JPH04211542A - 通信網におけるプリアンブル長調整方法及び独立同期型シリアルデータ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信ネットワークに
おけるプリアンブル長調整方法、及び該プリアンブル長
調整方法を採用した独立同期型シリアルデータ通信装置
に関し、特に、シリアルデータのフレーム毎に付加され
るプリアンブルを、いかなる場合も常に好適な長さの範
囲に維持することのできる方法及び装置の具現に関する
。

【０００２】

【従来の技術】一般に、通信ネットワークに接続される
ほとんどの送受信回路は、入力が現れてから有効な出力
が出るまでに数ビット時間かかるため、通常は、フレー
ムを構成する各データの前にプリアンブルと称されるビ
ット列を付加して、定常状態、すなわちこれら送受信回
路が有効な出力をシステムに送れる状態、になるまでの
時間補償を行うようにしている。なお、ＦＤＤＩ−ＩＩ
（エフ・ディー・ディー・アイ　　−　　ツゥー：　Ｆ
ｉｂｅｒ　Ｄｉｓｔｒｉｂｕｔｅｄ　Ｄａｔａ　Ｉｎｔ
ｅｒｆａｃｅ　−　ＩＩ）として定められている通信規
格においては、このプリアンブルの長さとして、５シン
ボル（１シンボル＝５ビット）が基準とされることが多
い。

【０００３】ところで、このような通信ネットワークに
あっては、該ネットワークに接続される各局が独立同期
にて動作することから、これら各局の周波数の微妙な違
いにより発生する伝送シリアルデータの累積位相差も無
視できないものとなる。この様子を図１５及び図１６に
示す。

【０００４】すなわち図１５において、第１局１〜第ｎ
局ｎは、上記通信ネットワークへの接続局であり、ここ
で仮定として、伝送周波数ｆ０　にて伝送されるシリア
ルデータＳ０を受入してこれをバッファメモリに一時貯
蔵しつつ、更にこの貯蔵データを次局に転送する第１局
１が、上記伝送周波数ｆ０　よりも僅かに低い内部周波
数ｆ１　にて、上記貯蔵データの読み出し（転送）動作
を行うものとし、この第１局１から転送されるシリアル
データＳ１（伝送周波数ｆ１　）を受入してこれをバッ
ファメモリに一時貯蔵しつつ、更にこの貯蔵データを次
局に転送する第２局２が、上記周波数ｆ１　よりも僅か
に高い内部周波数ｆ２　にて、上記貯蔵データの読み出
し（転送）動作を行うものとし、この第２局２から転送
されるシリアルデータＳ２（伝送周波数ｆ２　）を受入
してこれをバッファメモリに一時貯蔵しつつ、更にこの
貯蔵データを次局に転送する第３局３が、上記周波数ｆ
２　よりも僅かに高い内部周波数ｆ３　にて、上記貯蔵
データの読み出し（転送）動作を行うものとすると、上
記各シリアルデータＳ０〜Ｓ３の位相も自ずと、図１６
（ａ）〜（ｄ）に示されるようにばらついたものとなる
。そして、こうした位相差が累積されていった場合、後
段の接続局では、上記データ一時貯蔵用のバッファメモ
リにオーバーフロー、もしくはアンダーフローが生じる
こととなり、その正常な動作すら保証できない事態に陥
る。

【０００５】このため従来は、各局毎に、図１７に例示
するような装置を設け、該装置を通じて、上述したプリ
アンブル（図１６では各シリアルデータの斜線部ＰＡ）
の長さを増減することで、上記の位相差を吸収するよう
にしている。

【０００６】因みにこの図１７に示す装置において、内
部クロック源１１は、当該局の動作周波数を決定するク
ロック信号を発生する部分であり、エラスティックバッ
ファ１２及びスムージングバッファ１３はそれぞれ、上
記シリアルデータをＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ　Ｆｉ
ｒｓｔ−ｏｕｔ）形式にて一時貯蔵する部分であり、ク
ロック抽出部１４は、入力されるシリアルデータからそ
の伝送クロックを抽出し、該抽出したクロックＷＣ１　
に基づいて当該シリアルデータを上記エラスティックバ
ッファ１２に書き込む部分であり、使用バッファ量検出
部１５は、該エラスティックバッファ１２に書き込まれ
たデータの量、すなわち同バッファ１２の都度のバッフ
ァ使用量を検出する部分であり、クロック位相制御部１
６は、エラスティックバッファ１２を通じて上述した局
間の周波数差によるデータの位相ずれを吸収すべく、上
記内部クロック源１１から発生されるクロックの位相を
上記使用バッファ量検出部１５の検出出力に基づいて移
相（位相を進めるもしくは遅らせる）制御し、この制御
した位相のクロックＲＣ１　によって上記エラスティッ
クバッファ１２に貯蔵されているデータを読み出す部分
であり、プリアンブル長検出部１７は、このエラスティ
ックバッファ１２から読み出されたシリアルデータから
、同データに含まれるプリアンブルＰＡの長さを検出（
例えばプリアンブルＰＡを検出してその長さをカウント
）する部分であり、使用バッファ量検出部１８は、上記
スムージングバッファ１３についてその都度のバッファ
使用量を検出する部分であり、クロック位相制御部１９
は、スムージングバッファ１３を通じて上述したプリア
ンブルＰＡの長さを増減すべく、上記内部クロック源１
１から発生されるクロックの位相をこれらプリアンブル
長検出部１７及び使用バッファ量検出部１８の各検出出
力に基づいて移相制御し、この制御した位相のクロック
ＷＣ２　によって上記エラスティックバッファ１２から
読み出されたシリアルデータをスムージングバッファ１
３に書き込む部分である。こうしてスムージングバッフ
ァ１３に書き込まれたデータは、上記内部クロック源１
１から発生されるクロックＲＣ２　に基づいて読み出さ
れ、次局への転送データとして当該局から出力される。

【０００７】以下、この図１７に示す装置の、特に上記
クロック位相制御部１９によるスムージングバッファ１
３の制御方法、すなわちプリアンブル長の調整方法につ
いて、従来採用されている方法の主なものをいくつか示
し、各々その制御アルゴリズムを列記する。

【０００８】 ◆第１の方法（便宜上、以下「リミットスムーザ」とい
う）プリアンブルの長さが４シンボルから６シンボルの
場合はそのまま送信し、３シンボル以下、または７シン
ボル以上になったときにプリアンブルの長さを調整する
方法で、制御アルゴリズムは以下の通り。

【０００９】 （ａ）　ネットワークのリセット時にスムージングバッ
ファ１３を５０％使用状態にする。

【００１０】 （ｂ）　プリアンブル部分以外では、スムージングバッ
ファ１３にＦＩＦＯ動作させる。すなわち、該バッファ
１３からシンボルを取り出し、プリアンブルがくるまで
この取り出したシンボルを送信する。

【００１１】 （ｃ）　検出されたプリアンブルが３シンボル以下で次
のサイクルの開始デリミタ（サイクル先頭部の識別コー
ド）がバッファ１３の出力に見えた場合、バッファ１３
の使用率が１００％未満なら開始デリミタの代わりにプ
リアンブルを送信し、前局からの入力はバッファリング
する。このバッファ１３の使用率が１００％になったと
き、または送信プリアンブルが４シンボルになったとき
には、バッファ１３の先頭にある開始デリミタから次の
サイクルの送信を始める。

【００１２】 （ｄ）　送信しているプリアンブルのシンボル数を数え
、６個のシンボルを送信しても次のサイクルの開始デリ
ミタがバッファ１３の出力に出てこない場合、開始デリ
ミタが出てくるまでバッファ１３からプリアンブルを取
り出して捨てる。開始デリミタがまだバッファリングさ
れていない場合は、ここでバッファ１３が空になってし
まうため、プリアンブルを再送信しながら開始デリミタ
の到着を待つ。 ◆第２の方法（便宜上、以下「センタリングスムーザ」
という）上記リミットスムーザが４シンボルや６シンボ
ルのプリアンブルを送信するケースで、もしそれを５シ
ンボルにするとバッファ１３の使用率を５０％に近づけ
ることができるなら、次のように４シンボルや６シンボ
ルの代わりに５シンボルのプリアンブルを送信する。

【００１３】 （ａ）　ネットワークのリセット時にスムージングバッ
ファ１３を５０％使用状態にする。

【００１４】 （ｂ）　プリアンブル部分以外では、スムージングバッ
ファ１３にＦＩＦＯ動作させる。すなわち、該バッファ
１３からシンボルを取り出し、プリアンブルがくるまで
この取り出したシンボルを送信する。

【００１５】 （ｃ）　送信プリアンブルが３シンボル以下で次のサイ
クルの開始デリミタがバッファ１３の出力に見え、且つ
バッファ１３の使用率が１００％未満の場合、開始デリ
ミタの代わりにプリアンブルを送信し、前局からの入力
はバッファリングする。また、 ｃ−１）バッファ１３の使用率が１００％に達したとき
、または ｃ−２）バッファ１３の使用率が５０％を越えていて送
信プリアンブルが４シンボルになったとき、またはｃ−
３）バッファ１３の使用率が５０％以下で送信プリアン
ブルが５シンボルになったときには、バッファ１３の先
頭にある開始デリミタから、次のサイクルの送信を始め
る。

【００１６】 （ｄ）　送信しているプリアンブルのシンボル数を数え
、ｄ−１）５シンボルのプリアンブルを送信し、バッフ
ァ１３の使用率が５０％を越えていたら、バッファ１３
の使用率が５０％を越えている限り、開始デリミタがバ
ッファ１３の出力に見えてくるまで該バッファ１３に残
っているプリアンブルを読み捨てる。読み捨ての途中で
、バッファ１３の使用率が５０％（以下）になった場合
には、次のｄ−２）に進む。

【００１７】 ｄ−２）バッファ１３からプリアンブルを取り出して送
信する。もし通算してプリアンブルの長さが６シンボル
になったら、バッファ１３が空でない限り、開始デリミ
タが出てくるまでプリアンブルを読み捨てる。開始デリ
ミタがまだバッファリングされていない場合には、ここ
でバッファ１３が空になってしまうため、プリアンブル
を送信しながら開始デリミタの到着を待つ。

【００１８】 ◆第３の方法（便宜上、以下「ターゲットスムーザ」と
いう）プリアンブルの長さをバッファ１３の容量が許す
限り５シンボルに近づける方法であって、制御アルゴリ
ズムは以下の通り。

【００１９】 （ａ）　ネットワークのリセット時にスムージングバッ
ファ１３を５０％使用状態にする。

【００２０】 （ｂ）　プリアンブル部分以外では、スムージングバッ
ファ１３にＦＩＦＯ動作させる。すなわち、該バッファ
１３からシンボルを取り出し、プリアンブルがくるまで
この取り出したシンボルを送信する。

【００２１】 （ｃ）　プリアンブルが４シンボル以下で次のサイクル
の開始デリミタがバッファ１３の出力に見えて且つ、バ
ッファ１３の使用率が１００％未満の場合、開始デリミ
タの代わりにプリアンブルを送信し、前局からの入力は
バッファリングする。バッファ１３の使用率が１００％
になったときは、該バッファ１３の先頭にある開始デリ
ミタから次のサイクルの送信を始める。

【００２２】 （ｄ）　送信しているプリアンブルのシンボル数を数え
、５シンボルのプリアンブルを送信したら、バッファ１
３が空でない限り、開始デリミタが出てくるまでプリア
ンブルを読み捨てる。開始デリミタがまだバッファリン
グされていない場合は、ここでバッファ１３が空になっ
てしまうため、プリアンブルを送信しながら開始デリミ
タの到着を待つ。

【００２３】以上が、プリアンブル長調整方法として、
従来最も有力視されているものである。また、これらプ
リアンブル長調整方法に係わる文献としては、米国国内
規格協会（ＡＮＳＩ：Ａｍｅｒｉｃａｎ　Ｎａｔｉｏｎ
ａｌ　Ｓｔａｎｄａｒｄｓ　Ｉｎｓｔｉｔｕｔｅ　）ワ
ーキングペーパにある次のものが知られている。

【００２４】 （Ａ）　ドラフト・プロポーズド・ＡＮＳ「ＦＤＤＩハ
イブリッド・リング・コントロール」、１９８８年８月
１２日、３２頁−３８頁［ＤＲＡＦＴ　　ＰＲＯＰＯＳ
ＥＤ　　ＡＮＳ　　″ＦＤＤＩＨＹＢＲＩＤ　　ＲＩＮ
Ｇ　　ＣＯＮＴＲＯＬ″　　（Ａｕｇ．１２，１９８８
）　　Ｐ．３２−Ｐ．３８］ （Ｂ）　デビッド・ドッズ「ジッター・コントロール・
イン・ＦＤＤＩ−ＩＩシステムズ」、１９８７年９月３
０日［Ｄａｖｉｄ　　Ｄｏｄｄｓ　　″ＪＩＴＴＥＲ　
　ＣＯＮＴＲＯＬ　　ＩＮ　　ＦＤＤＩ−ＩＩ　　ＳＹ
ＳＴＥＭＳ″　　（Ｓｅｐｔ．３０，１９８７）］ （Ｃ）　デビッド・ドッズ「ジッター・コントロール・
イン・ＦＤＤＩ−ＩＩシステムズ・プログレス・レポー
ト」、１９８７年７月８日［Ｄａｖｉｄ　　Ｄｏｄｄｓ
　　″ＪＩＴＴＥＲ　　ＣＯＮＴＲＯＬ　　ＩＮ　　Ｆ
ＤＤＩ−ＩＩ　　ＳＹＳＴＥＭＳ　　Ｐｒｏｇｒｅｓｓ
　　Ｒｅｐｏｒｔ″　　（Ｊｕｌｙ　　８，１９８７）
］

【００２５】

【発明が解決しようとする課題】ところで、上記従来の
プリアンブル長調整方法は何れも、図１７からも明らか
なように、エラスティックバッファを通じて、局間の周
波数差によるデータの位相ずれを先ず吸収し、この位相
ずれの吸収によって極端に短く、または極端に長く調整
されたプリアンブル長を、その後スムージングバッファ
を通じて補正するようにしている。このためこの方法で
は、ある局に連続して短いプリアンブルのサイクル（フ
レーム）が到来したような場合、スムージングバッファ
は連続してそのプリアンブル長を元に戻すように働くこ
ととなり、数サイクルでそのバッファ許容量を使い切っ
てしまうことが予想される。すなわちこの場合、当該シ
リアルデータのその後のサイクルについては、何らの補
正もできないままにこれを次局に送り出さざるを得なく
なる。したがって、伝送されるシリアルデータが多数の
局を経由して、同じサイクルに上記の調整が重複するよ
うな場合には、当該サイクルにおけるプリアンブル長は
どんどん短くなり、ついには０シンボル（プリアンブル
無し）となってしまうこともあり得る。このことは、そ
れ以後の調整がデータ部分におよび、ひいてはデータ破
壊をも引き起こしかねないことを意味する。

【００２６】この発明は、こうした実情に鑑みてなされ
たものであり、いかに悪条件の重なる環境にあっても、
上記プリアンブルの長さを常に好適な長さの範囲に維持
して、通信ネットワーク上での安定したデータ伝送を保
証する通信網におけるプリアンブル長調整方法、及び該
プリアンブル長調整方法を採用して各接続局の信頼性高
い独立同期動作を支援する独立同期型シリアルデータ通
信装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】こうした目的を達成する
ため、この発明では、前記シリアルデータの累積位相差
を、該シリアルデータのフレーム毎に付されるプリアン
ブルの長さを増減することで調整吸収するに、同一フレ
ームに対するプリアンブルの長さの増減が、増方向或い
は減方向で同一方向に重複されるときには、当該フレー
ムに関するプリアンブルの長さの増減を控えるよう、各
接続局のプリアンブル長調整（増減制御）アルゴリズム
を組むようにする。

【００２８】なお、詳しくは、プリアンブルの長さの増
減は、前述の如くＦＩＦＯ形式による適宜のバッファを
通じて行われるものであり、該バッファの許容使用量を
±ｍ（ｍは整数）、該バッファに入力されるプリアンブ
ルの長さをＰＡｉ　、同バッファから出力するプリアン
ブルの長さをＰＡ、該プリアンブルの長さの基準値をｎ
（ｎは整数）、とするとき、バッファの使用量Ｂをもと
に、 （ａ）　−ｍ≦Ｂ≦＋ｍ　　のときＰＡ＝ＰＡｉ　（ｂ
）　Ｂ＜−ｍ　　のとき、ＰＡｉ　≦ｎ　　ならばＰＡ
＝ＰＡｉ　＋１ ＰＡｉ　＝ｎ＋１　　ならばＰＡ＝ＰＡｉ　（調整せず
）（ｃ）　Ｂ＞＋ｍ　　のとき、ＰＡｉ　≧ｎ　　なら
ばＰＡ＝ＰＡｉ　−１ ＰＡｉ　＝ｎ−１　　ならばＰＡ＝ＰＡｉ　（調整せず
）として前記プリアンブルの長さの調整（増減制御）を
実行する。

【００２９】またこの発明では、各接続局に配設される
独立同期型シリアルデータ通信装置として、こうしたプ
リアンブル長調整機能を有する装置を実現するに、（Ａ
）　シリアルデータ伝送のための所定周波数のクロック
を発生する内部クロック源。

【００３０】 （Ｂ）　シリアルデータをＦＩＦＯ形式にて一時貯蔵す
るバッファ手段。

【００３１】 （Ｃ）　入力されるシリアルデータからその伝送クロッ
クを抽出し、該抽出したクロックに基づいて当該シリア
ルデータを前記バッファ手段に書き込むクロック抽出手
段。

【００３２】 （Ｄ）　前記バッファ手段の都度のデータ貯蔵量を検出
する第１の検出手段。

【００３３】 （Ｅ）　前記入力されるシリアルデータに含まれるプリ
アンブルの長さを検出する第２の検出手段。

【００３４】 （Ｆ）　前記第１及び第２の検出手段による検出出力に
基づき、第１の検出手段の検出出力が所定の量を下回り
且つ第２の検出手段の検出出力が基準値以下であるとき
には、前記内部クロック源から発生されるクロックの位
相を遅らせ、第１の検出手段の検出出力が所定の量を上
回り且つ第２の検出手段の検出出力が基準値以上である
ときには、前記内部クロック源から発生されるクロック
の位相を進ませ、それ以外のときには、前記内部クロッ
ク源から発生されるクロックの位相をシリアルデータ伝
送のための標準位相に維持する制御を行い、この位相制
御したクロックに基づいて、前記バッファ手段に貯蔵さ
れているデータを次局への出力シリアルデータとして読
み出すクロック位相制御手段。

【００３５】をそれぞれ具えた装置としてこれを実現す
る。

【００３６】

【作用】先の従来のプリアンブル長調整アルゴリズムに
よれば、既に以前の局で、プリアンブルの長さを増す方
向、或いは減らす方向に同じ方向で調整済みのフレーム
（サイクル）があっても、当局自身の判定条件によって
該フレームのプリアンブル長を増すべき、或いは減らす
べきと判断された場合には、同プリアンブルの長さを更
に増す方向、或いは減らす方向に調整することになって
いる。しかし、この発明による上記のプリアンブル長調
整アルゴリズムでは、バッファ（従来でいうエラスティ
ックバッファに相当）に入力されてくるプリアンブルの
長さを監視して、そのフレームのプリアンブル長が、こ
のように同じ方向で以前に調整済みであると判断される
場合には、当該フレームについてのプリアンブル長の調
整を控え、次のフレーム（サイクル）へ、該次のフレー
ムも上記同様に同じ方向で以前にプリアンブル長調整済
みであると判断される場合には、更に次のフレームへ、
と該プリアンブル長の調整を繰り越すようになる。この
ためこの発明によるプリアンブル長調整アルゴリズムに
よれば、同一のフレームに対してプリアンブル長調整が
重複されることはなくなり、データ破壊に対する耐力も
格段に向上されることとなる。

【００３７】また、上記独立同期型シリアルデータ通信
装置にあっては、（Ｆ）　のクロック位相制御手段が、
（Ｂ）　のバッファ手段（従来でいうエラスティックバ
ッファに相当）を通じて、上記（ａ）　〜（ｃ）　のプ
リアンブル長調整アルゴリズムを実行するものであり、
こうした独立同期型シリアルデータ通信装置が、ネット
ワークによって結ばれた各接続局に配設されることによ
り、データ破壊等の生じない常に安定したデータ伝送が
実現されるようになる。

【００３８】なお、（Ｆ）　のクロック位相制御手段に
よる位相制御において、上記クロックの位相を進める制
御は、プリアンブル長の「減縮」に対応し、逆に、上記
クロックの位相を遅らせる（すなわち足踏み状態とする
）制御は、プリアンブル長の「増加」に対応する。

【００３９】

【実施例】図１に、この発明にかかる独立同期型シリア
ルデータ通信装置の一実施例を示す。

【００４０】この通信装置も、先の図１７に示した装置
と同様、通信ネットワークに接続された各局（図１５参
照）のそれぞれに配設されている。

【００４１】はじめに、この装置の構成、並びに各部の
機能について説明する。

【００４２】この図１に示す装置において、内部クロッ
ク源２１は、当該局の動作周波数を決定するクロック信
号を発生する部分である。このクロック周波数が、基本
的には各局とも全て同じ周波数に設定されるものの、実
際には、該クロック源２１を構成する部品のばらつき等
によってその精度にばらつきを生じ、各局の間では、僅
かながら周波数差が生じてしまうことは前述した通りで
ある。なおこうした周波数の偏差は、現状では、最大で
も±５０ｐｐｍ　程度までに抑えることができるように
なってきている。

【００４３】また、バッファ２２は、従来の装置（図１
７）でいえばエラスティックバッファ１２に相当するも
のの、同装置でいうスムージングバッファ１３としての
機能も兼ね備えたものであって、これらバッファ１２及
び１３同様、当局に入力されるシリアルデータをＦＩＦ
Ｏ形式にて一時的に貯蔵する部分である。因みにこの例
では、このバッファ２２のバッファ容量を±５ビット（
２シンボル）としている。

【００４４】また、クロック抽出部２３は、当局に入力
されるシリアルデータからその伝送クロックを抽出し、
該抽出したクロックＷＣに基づいて当該シリアルデータ
を上記バッファ２２に書き込む部分である。この回路構
成自体は、従来より周知である。

【００４５】また、使用バッファ量検出部２４は、上記
バッファ２２に書き込まれたデータの量、すなわち同バ
ッファ２２の都度のバッファ使用量を検出する部分であ
る。こうしたバッファ使用量の検出は例えば、バッファ
書き込みクロックとなる上記抽出クロックＷＣと後述す
るバッファ読み出しクロックＲＣとの位相差を検出する
ことで実現することができる。

【００４６】また、プリアンブル長検出部２５は、上記
当局に入力されるシリアルデータから、同データに含ま
れるプリアンブルＰＡ（図１６斜線部参照）の長さを検
出する部分である。こうしたプリアンブル長の検出は例
えば、同シリアルデータにおけるプリアンブルＰＡの開
始点を先ず検出し、その構成シンボル数（ビット数）を
カウンタで計数していくことで実現される。

【００４７】そして、クロック位相制御部２６は、これ
ら使用バッファ量検出部２４及びプリアンブル長検出部
２５による検出出力に基づき、所定のプリアンブル長調
整アルゴリズムに従って、上記内部クロック源２１から
発生されるクロックの位相を進ませる、或いは遅らせる
、また或いは維持する制御を実行し、この位相制御した
クロック（これがバッファ２２の読み出しクロックＲＣ
となる）によって、上記バッファ２２に貯蔵されている
データを読み出す部分である。この読み出されたデータ
が、次局へ転送されるシリアルデータとして当局から出
力されることとなる。

【００４８】ここで、このクロック位相制御部２６にお
いて実行される制御の核となるプリアンブル長調整アル
ゴリズムについて詳述する。

【００４９】まず、この実施例では、 （１）　当該ネットワークにおいて設定されるプリアン
ブルＰＡの長さ（以下では便宜上、この長さをも含めて
ＰＡと記す）の標準値は、前述の如く５シンボルである
。

【００５０】 （２）　このプリアンブル長ＰＡを ４≦ＰＡ≦６ の範囲に調整する。

【００５１】 （３）　バッファ２２は、上述のようにバッファ容量±
５ビットのバッファであって、このうちの ±３ビット を閾値として、プリアンブル長調整を実施する。

【００５２】ことを前提とする。なおこの場合、バッフ
ァの「０」はバッファ中心であり、その「＋」方向を出
力位相遅れと考える。

【００５３】さて、こうした前提において、バッファ２
２に入力されるプリアンブルの長さ、すなわち上記プリ
アンブル長検出部２５によって検出されるプリアンブル
長をＰＡｉ　［シンボル］、このプリアンブル長ＰＡｉ
　に対してこの装置が調整するプリアンブル長、すなわ
ちバッファ２２から実際に出力されるプリアンブルの長
さをＰＡ［シンボル］、また該バッファ２２の都度の使
用バッファ量、すなわち上記使用バッファ量検出部２４
によって検出されるバッファ使用量をＢ［ビット］とす
るとき、上記のクロック位相制御部２６では、（ａ）　
−３≦Ｂ≦＋３　　のときＰＡ＝ＰＡｉ　（ｂ）　Ｂ＜
−３　　のとき、ＰＡｉ　≦５　　ならばＰＡ＝ＰＡｉ
　＋１ ＰＡｉ　＝６　　ならばＰＡ＝ＰＡｉ　（調整せずに次
サイクルに繰り越す） （ｃ）　Ｂ＞＋３　　のとき、ＰＡｉ　≧５　　ならば
ＰＡ＝ＰＡｉ　−１ ＰＡｉ　＝４　　ならば ＰＡ＝ＰＡｉ　（調整せずに次サイクルに繰り越す）と
いったプリアンブル長調整が実現されるように、上述し
たクロックの位相制御を実行する。

【００５４】すなわち、こうしたプリアンブル長の調整
において、入力プリアンブル長ＰＡｉ　の「減縮」は、
上記読み出しクロックＲＣの位相を進める制御に対応し
、逆に、入力プリアンブル長ＰＡｉ　の「増加」は、同
読み出しクロックＲＣの位相を遅らせる（すなわち足踏
み状態とさせる）制御に対応し、そして入力プリアンブ
ル長ＰＡｉ　の「維持」は、上記内部クロック源２１か
ら発せられる当局としての動作クロックの位相を維持し
、この維持した位相のクロック（これがクロックＲＣと
なる）によってバッファ２２の一時貯蔵データ（プリア
ンブル）を読み出す制御に対応することから、当のクロ
ック位相制御部２６では、使用バッファ量検出部２４の
検出出力Ｂが上記閾値を下回り（Ｂ＜−３）、且つプリ
アンブル長検出部２５の検出出力ＰＡｉ　が基準値以下
（ＰＡｉ　≦５）であるときには、内部クロック源２１
から発生されるクロックの位相を、プリアンブルが１シ
ンボル増加される（ＰＡ＝ＰＡｉ　＋１）分だけ遅らせ
、使用バッファ量検出部２４の検出出力Ｂが上記閾値を
上回り（Ｂ＞＋３）、且つプリアンブル長検出部２５の
検出出力ＰＡｉ　が基準値以上（ＰＡｉ　≧５）である
ときには、内部クロック源２１から発生されるクロック
の位相を、プリアンブルが１シンボル減縮される（ＰＡ
＝ＰＡｉ　−１）分だけ進ませ、それ以外のときには、
内部クロック源２１から発生されるクロックの位相を当
局としての標準位相に維持する制御を行うこととなる。

【００５５】以上のような使用バッファ量Ｂ及び入力プ
リアンブル長ＰＡｉ　の値によって決まるプリアンブル
シンボル数の増減についてまとめると、図２のようにな
る。

【００５６】このため、この実施例装置の動作としては
、 （１）　当局への入力シリアルデータからある１フレー
ムに関してのプリアンブルが検出されて以後、使用バッ
ファ量検出部２４を通じて検出されるバッファ量Ｂが−
３≦Ｂ≦＋３ のように、閾値以内に収まる場合（上記アルゴリズムの
（ａ）　の場合）には、内部クロック源２１から発生さ
れるクロックがそのまま読み出しクロックＲＣとしてバ
ッファ２２に加えられる。したがってこの場合、当該フ
レームのプリアンブル長ＰＡｉ　は変更されずに、ＰＡ
＝ＰＡｉ　 としてそのまま次局に転送される。

【００５７】 （２）　同じく、使用バッファ量検出部２４を通じて検
出されるバッファ量Ｂが Ｂ＜−３ のように、下限閾値から下回って外れる場合（上記アル
ゴリズムの（ｂ）　の場合）には、プリアンブル長検出
部２５を通じて検出されるプリアンブル長ＰＡｉ　が更
に参照され、この値ＰＡｉ　がそれ以前、増加される方
向に調整されていなければ、すなわち ＰＡｉ　≦５ であれば、クロック位相制御部２６による上述した位相
制御を通じて、入力プリアンブル長ＰＡｉが１シンボル
だけ増加され、 ＰＡ＝ＰＡｉ　＋１（＝５または６） として次局に転送される。また、上記参照されるプリア
ンブル長ＰＡｉ　が、それ以前、同じく増加される方向
に調整されている旨認知される場合、すなわちＰＡｉ　
＝６ となっている場合には、こうした増加は行われずに、Ｐ
Ａ＝ＰＡｉ　（＝６） としてそのまま次局に転送される（図２における「＊１
」印の枠参照）。

【００５８】 （３）　同じく、使用バッファ量検出部２４を通じて検
出されるバッファ量Ｂが Ｂ＞＋３ のように、上限閾値から上回って外れる場合（上記アル
ゴリズムの（ｃ）　の場合）にも、プリアンブル長検出
部２５を通じて検出されるプリアンブル長ＰＡｉ　が更
に参照され、この値ＰＡｉ　がそれ以前、減縮される方
向に調整されていなければ、すなわち ＰＡｉ　≧５ であれば、クロック位相制御部２６による上述した位相
制御を通じて、入力プリアンブル長ＰＡｉが１シンボル
だけ減縮され、 ＰＡ＝ＰＡｉ　−１（＝５または４） として次局に転送される。また、上記参照されるプリア
ンブル長ＰＡｉ　が、それ以前、同じく減縮される方向
に調整されている旨認知される場合、すなわちＰＡｉ　
＝４ となっている場合には、こうした増加は行われずに、Ｐ
Ａ＝ＰＡｉ　（＝４） としてそのまま次局に転送される（図２における「＊２
」印の枠参照）。

【００５９】といった処理が、入力されるシリアルデー
タの各フレーム毎に繰り返されることとなる。

【００６０】図３は、こうした実施例装置が配設された
連続する３つの局を想定して、これら各局における上記
動作のもとに調整されるプリアンブル長ＰＡの推移を、
その都度のバッファ量Ｂに対応させて例示したものであ
る。

【００６１】この図３に示されるように、第１局で上記
のアルゴリズムに基づき調整されたプリアンブル長ＰＡ
（図３（ａ）参照）は、その各サイクル（フレーム）毎
に、第２局への入力プリアンブル長ＰＡｉ　として引き
継がれ、この第２局で更に、上記のアルゴリズムに基づ
く調整を受けることとなるが、同図３（ｂ）に「＊２」
印（図２における「＊２」印に対応）を付して示すよう
に、バッファ量Ｂが上限閾値（＋３ビット）を越えて、
従来であれば、「４シンボル」→「３シンボル」に調整
すべきところを、この実施例では、上記（３）　の「そ
れ以前、同じく減縮される方向に調整されている」旨の
認知のもとに、当該サイクル（フレーム）のプリアンブ
ル長に対する更なる減縮調整を控えるようになる。そし
て、バッファ量Ｂが上限閾値（＋３ビット）を越えてい
て且つ、入力プリアンブル長ＰＡｉ　がそれ以前、減縮
される方向に調整されていない条件が満足される次のサ
イクル（フレーム）に、このプリアンブル長減縮調整が
繰り越されるようになる。このため、プリアンブル長が
必要以上に短く（例えば３シンボル以下に）、或いは長
く（例えば７シンボル以上に）調整される可能性は極め
て低くなる。勿論、このプリアンブル長が必要以上に短
く調整されることさえなければ、前述したデータ破壊等
の起こる気遣いもない。

【００６２】なお、この図３において、バッファ量Ｂの
推移を示す線の推移角度θは、各々前段の局との周波数
差（各内部クロック源から発せられるクロックの周波数
差）に対応しており、この角度θが小さいほど、これら
局間での周波数差が小さく、同角度θが大きいほど、こ
れら局間での周波数差が大きい。因みに、該角度θが負
方向となる図３（ｃ）は、第３局の周波数が第２局の周
波数よりも高いことを示している。また、このバッファ
量推移を示す線に関して各々に付記するｍ１、ｍ２、ｍ
３は、各局間の周波数差による１サイクル当たりのバッ
ファ消費量を示している。

【００６３】ともあれ、この実施例によれば、同一のフ
レームに対してプリアンブル長調整が重複されることは
なくなり、データ破壊等に対する耐力も格段に向上され
ることがわかる。

【００６４】図４に、前記バッファ２２及びクロック位
相制御部２６の一部について、上述したアルゴリズムの
もとにプリアンブル長調整を具現する回路を参考までに
例示する。

【００６５】すなわちこの図４において、３０は、同図
に示されるようなＡ，Ｂ及びＣの３個のＤ−Ｆ／Ｆ（Ｄ
型フリップフロップ）からなるとするデータバッファ部
、３１は、前記クロック抽出部２３にて抽出される書き
込みクロックＷＣに基づいて、このデータバッファ部３
０の上記３個のＤ−Ｆ／Ｆへのクロック分配を行うＷＣ
（書き込みクロック）分配回路であり、この例の場合、
これらデータバッファ部３０及びＷＣ分配回路３１によ
って前記バッファ２２が構成される。ＷＣ分配回路３１
の構成については、図５にその一例を示している。

【００６６】また図４において、３２は、前記クロック
位相制御部２６に対応してその一部を構成するＲＣ（読
み出しクロック）分配制御回路であり、このＲＣ分配制
御回路３２では、クロック位相制御部２６における前記
のアルゴリズムに基づいて、データバッファ部３０を構
成する上記３個のＤ−Ｆ／Ｆ各々に対する出力イネーブ
ル信号（ＯＵＴ　　Ｅｎａｂｌｅ）を形成出力する。こ
のＲＣ分配制御回路３２の詳細については、図６にその
一例を例示している。

【００６７】因みに、図６に示すＲＣ分配制御回路３２
では、信号Ｓ０　及びＳ１　による制御モード切り替え
機能を具えたシフトレジスタと、そのシフトレジスタの
出力を前記読み出しクロックＲＣに基づいてラッチする
Ｄ−Ｆ／Ｆ（Ｄ型フリップフロップ）とで、その要求さ
れる機能を実現しており、その制御モードの設定態様と
各Ｄ−Ｆ／Ｆから出力される信号の内容との関係は図７
に示すテーブルの関係となっている。

【００６８】また、同図７のテーブルに示されるモード
設定信号Ｓ０　及びＳ１　の各論理内容”Ｌ（Ｌｏｗ　
），Ｈ（Ｈｉｇｈ）”，”Ｈ（Ｈｉｇｈ），Ｈ（Ｈｉｇ
ｈ）”，”Ｌ（Ｌｏｗ），Ｌ（Ｌｏｗ）”は、クロック
位相制御部２６に加えられる前記使用バッファ量Ｂ（使
用バッファ量検出部２４により検出される）、及び前記
入力データのプリアンブル長ＰＡｉ　（プリアンブル長
検出部２５により検出される）に応じて、図８に示すア
ルゴリズムに基づき設定されるようになっている。この
図８に示すアルゴリズムとは、クロック位相制御部２６
における前述したプリアンブル長調整アルゴリズムに外
ならない。こうしたアルゴリズムをもって上記モード設
定信号Ｓ０及びＳ１　の論理内容を設定する装置は、ソ
フトウェアによるものであれ、またハードウェアによる
ものであれ、任意のかたちで実現することができる。

【００６９】図９は、こうした図４〜図６に例示した回
路による動作例を総括して示したものである。

【００７０】すなわちいま、上記ＷＣ分配回路３１を通
じて、例えば図９（ａ）に示される態様で、データバッ
ファ部３０への入力データの書き込みがなされたとする
と、その通常の読み出し動作、すなわち先の図２におい
てシンボル数の調整が「０（ＰＡ＝ＰＡｉ　）」となる
際の読み出し動作においては、上記ＲＣ分配制御回路３
２（クロック位相制御部２６）による図７のシフト動作
を通じて、図９（ｂ）に示される態様で、書き込まれた
内容がそのままのかたちでデータバッファ部３０（バッ
ファ２２）から出力されることとなるが、先の図２にお
いてシンボル数を「−１（ＰＡ＝ＰＡｉ　−１）」に調
整する条件が満たされた場合、或いはシンボル数を「＋
１（ＰＡ＝ＰＡｉ　＋１）」に調整する条件が満たされ
た場合には、同ＲＣ分配制御回路３２（クロック位相制
御部２６）による図７のシフト動作を通じて、例えば図
９（ｃ）に示されるように、それぞれ逆シフト（位相を
進める）、或いは足踏み（位相を遅らせる）制御が行わ
れ、これによって、データバッファ部３０（バッファ２
２）から出力されるデータのプリアンブル長も、同図９
（ｃ）に示される態様で良好に調整されるようになる。

【００７１】次に、上述したプリアンブル長の調整方法
におけるプリアンブル消失の可能性について、以下に考
察してみる。

【００７２】 ◆考察１ いま、プリアンブル消失が起こり得る簡単なモデルとし
て、図１０に示すような、各局間の周波数差Δｆが全て
等しい場合を想定する。

【００７３】このとき、各局の局周波数の許容偏差を±
ΔＦｐｐｍ　とすると、第１局１の局周波数Ｆ１と第ｎ
局ｎの局周波数Ｆｎとでは、図１１に示されるように、
最大２ΔＦの周波数差となる。またこのとき、各局間の
周波数差Δｆは等しいことから、全ての局のバッファオ
ーバーフロー周期が一致し、ワーストケースでは、上述
したプリアンブル長調整の最大繰り越し数（例えば図３
（ｂ）における「＊２」印のような繰り越し処理が連続
して実行される数）は、これをＮとすると、（ｎ−１）
サイクルとなる。すなわち Ｎ＝ｎ−１＝２ΔＦ／Δｆ　　　　　　　　　　　　　
　　．．．（１）また、上記周波数差Δｆによるサイク
ル当たりのバッファ消費量ｍ（図３に示したｍ１、ｍ２
、ｍ３参照）は、１サイクルが通常、１５６２５　ビッ
トに設定されることから、 ｍ＝１．５６２５×０．０１×Δｆ　［ｂｉｔ／ｃｙｃ
ｌｅ］更に、プリアンブル長の調整単位を、前述のよう
に１シンボル（＝５ビット）とすると、プリアンブル長
の調整周期は、これをＴとして したがって、上記プリアンブル長調整の最大繰り越し数
（連続数）Ｎとこの調整周期Ｔとの比は、（１）　式、
（２）　式より、 となる。

【００７４】ここで、プリアンブル長ＰＡが４シンボル
よりも減少していかない条件は、上記調整周期Ｔ内のサ
イクル数（フレーム数）が上記調整の最大繰り越し数Ｎ
に対して余裕があることである。すなわち、上記の比Ｎ
／Ｔとは、この余裕度を表すものであり、一般的には、
この余裕度が Ｎ／Ｔ＜１　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　．．．（４）であれば、プリア
ンブル長ＰＡが４シンボルよりも減少していかない条件
が満たされることとなる。因みに上記（３）　式は、 ΔＦ＜±１６０ｐｐｍ であれば、プリアンブル長ＰＡは常に４〜６シンボルの
間に設定され、プリアンブル消失は起こり得ないことを
意味している。

【００７５】なお、（４）　式によれば、調整の繰り越
し数Ｎが増えるに従って、プリアンブル長を４〜６シン
ボルの間に維持するための余裕度が低下するように一見
みうけられるが、この調整の繰り越し数Ｎが増える条件
とはこの場合、各局の周波数差Δｆが小さくなることで
あり、こうして各局の周波数差Δｆが小さくなれば、こ
れに追従して上記調整の周期Ｔも長くなる（上記（２）
　式参照）。すなわちこのことは、上記調整の繰り越し
数Ｎがたとえ増えても、（４）　式が満足される条件で
許容される同繰り越し数Ｎの値も増えていくことを意味
し、先のアルゴリズムに従ってプリアンブル長調整がな
されている限り、現実には、この（４）　式の関係が崩
れることはないものとみられる。

【００７６】また、こうしたプリアンブル長調整方法に
おいて、プリアンブル長ＰＡの調整操作がｎサイクル連
続したときの、該プリアンブル長ＰＡの次サイクル繰り
越し調整に必要なバッファのビット数としては、最大２
ΔＦの許容偏差によって生じるビット数分を確保してい
ればよい。すなわち、 ΔＦ＜±１００ｐｐｍ とすると、このビット数は、これをｂとしてｂ＝１．５
６２５×２ΔＦ×０．０１＝４　［ｂｉｔ］となる。因
みに上記の例では、１シンボル（＝５ビット）調整を行
うときの最小の閾値ビット数は±３ビットであり、これ
にこのビット数ｂを加えることにより、上記実施例装置
のバッファ２２としての必要な最小ビット数は、±７ビ
ットとして求まることになる。

【００７７】ところで、この考察１によれば、上記のプ
リアンブル長調整方法を採用する限り、図１０及び図１
１に示したようなケースにあっても、プリアンブル消失
は起こり得ない旨の結論は得られたものの、ここで取り
上げたモデルが、必ずしも全ての状況下におけるワース
トケースとなっているわけでもない。つまり、図１０及
び図１１を引用すれば、上記周波数差Δｆが正極性とな
る局がｋ個（ｋ＜ｎ）連続し、その後（ｋ＋１）局目で
、該周波数差Δｆが一旦負極性になって局周波数が元に
戻る（第１局１の局周波数Ｆ１と同じ局周波数になる）
ようなことがあったとしても、それまで累積された繰り
越し数（連続数）Ｎは「０」にリセットされず、該累積
された値が、その後に続く局での繰り越し数（連続数）
Ｎに加算されるようになるからである。

【００７８】そこで、考察２として、以下のような場合
について更に考察する。

【００７９】 ◆考察２ ここでは、上記理由により、プリアンブル消失がより起
こり易いと考えられるモデルとして、図１２（Ａ）に示
すような、途中で１度、局周波数（すなわちシリアルデ
ータの伝送周波数）が元に戻る場合、及び図１２（Ｂ）
に示すような、途中で２度、局周波数が元に戻る場合、
をそれぞれ想定する。因みに、局周波数が途中で元に戻
る回数が多くなれば、それだけ全体としての周波数差Δ
ｆが大きくなることから、上記調整周期Ｔが短くなり（
上記（２）　式参照）、ひいてはプリアンブル消失に対
する余裕度も小さくなる（上記（４）　式参照）。ただ
し、こうして周波数が戻る回数は、上記調整繰り越し数
（連続数）Ｎの減少にも貢献することから、単にこの戻
る回数が多いからといって最悪のケースになるとは限ら
ず、該戻り回数がある特定の回数となるときに、最悪の
ケースになるものと考えられる。

【００８０】そこでまず、図１２（Ａ）に示すモデル、
すなわち途中で１度、局周波数が元に戻る場合について
考察してみる。

【００８１】まず、先の図１１及びこの図１２（Ａ）の
関係から、 Δｆ・ａ１＋Δｆ・ａ２−Δｆｂ≦２ΔＦであり、ワー
ストケースでも、途中周波数が元に戻る際の周波数差Δ
ｆｂは、 Δｆｂ＝（ｎ−２）Δｆ−２ΔＦ となる。

【００８２】したがって、同図１２（Ａ）に示される態
様で周波数が元に戻って、プリアンブル長の調整がリセ
ットされる周期をＴｂとすると、この周期Ｔｂは、先の
（２）　式より となり、周波数差Δｆは、 Δｆ＝（３２０／Ｔｂ＋２ΔＦ）／（ｎ−２）　　　　
　．．．（５）である。

【００８３】一方、この場合のプリアンブル長の調整周
期Ｔは、これも先の（２）　式より であるから、上記（５）　式に基づきこれを整理すると
Ｔ＝（ｎ−２）／（１／Ｔｂ＋２ΔＦ／３２０）　　　
　　．．．（６）となる。

【００８４】ここで、この場合のプリアンブル長調整の
最大繰り越し数（連続数）を先のようにＮとすると、該
繰り越し数Ｎは、図１２（Ａ）及び図１３から明らかな
ように、 Ｎ＝ａ１＋ａ２−Ｎ／Ｔｂしたがって、Ｎ＝（ａ１＋ａ
２）Ｔｂ／（１＋Ｔｂ）　　　　　　　　　　　．．．
（７）となることから、先の余裕度を求めるべくこれら
調整繰り越し数Ｎと調整周期Ｔとの比をとると、（６）
　式、（７）　式により となる。

【００８５】ところでこれは、ΔＦ＜１６０　のとき単
調減少を示すものであり、周波数が２ΔＦ戻るとき、す
なわち Ｔｂ＝５／（１．５６２５×０．０１×２ΔＦ）の最小
値をとるとき、該比Ｎ／Ｔは最小値（ワースト）となる
。よってこの場合、 となり、この場合であっても、先の（４）　式の条件、
すなわち Ｎ／Ｔ＜１ が満たされることがわかる。

【００８６】次に、図１２（Ｂ）に示すモデル、すなわ
ち途中で２度、局周波数が元に戻る場合について考察す
る。

【００８７】この場合は、２回目に戻るときのリセット
周期をＴｂ’とすることで、図１２（Ａ）に示したモデ
ルの延長として同様に考えられるから、この場合もプリ
アンブル長調整の最大繰り越し数（連続数）をＮとする
と、該繰り越し数Ｎは、図１２（Ｂ）及び図１３から明
らかなように、 Ｎ＝ａ１＋ａ２＋ａ３−Ｎ／Ｔｂ−Ｎ／Ｔｂ′したがっ
て、 Ｎ＝（ａ１＋ａ２＋ａ３）／（１＋１／Ｔｂ＋１／Ｔｂ
′）　　　　　　　　　　　　　　　　．．．（９） となる。

【００８８】ここで、上記の図１２（Ａ）に示したモデ
ルの場合から類推すると、この図１２（Ｂ）に示すモデ
ルの場合には、 のときに、上記の比Ｎ／Ｔが最小値（ワースト）になる
ものと考えられる。そしてこのとき、上記繰り越し数Ｎ
は、 Ｎ＝（ａ１＋ａ２＋ａ３）Ｔｂ／（Ｔｂ＋２）であり、
また周波数差Δｆは、先の（５）　式に準じてΔｆ＝（
６４０／Ｔｂ＋２ΔＦ）／（ｎ−３）となることから、
結局、この場合の余裕度、すなわち調整繰り越し数Ｎと
調整周期Ｔとの比Ｎ／Ｔは、となる。これまでの例に比
べてＮ／Ｔ＝１に近くはなるものの、この場合も、先の
（４）　式の条件は満たされる。

【００８９】以上、この考察２による結果をもとに、周
波数がｘ回戻る場合として、上記比Ｎ／Ｔの値を一般化
すると、 Ｎ／Ｔ（ｘ）＝（ｘ＋１）／（ｘ＋１６０／ΔＦ）　　
　　．．．（１１）として表される。

【００９０】この（１１）式によれば、Ｎ／Ｔの値は、
ｘの増加とともに「１」に近づくが、 ΔＦ＜１６０ の範囲であれば、決して「１」より大きくなることはな
いことがわかる。

【００９１】結局、前述したアルゴリズムによるこの発
明にかかるプリアンブル長調整方法によれば、ネットワ
ークに接続される各局の局周波数許容偏差ΔＦが、±１
００ｐｐｍ　以下でありさえすれば、全ての場合におい
て常に、プリアンブル長ＰＡを４〜６シンボルの範囲に
調整、設定することができる。すなわち、プリアンブル
消失は起こり得ない。

【００９２】こうした考察結果の裏付けとして、最後に
、先の図１に示した実施例装置による各種条件のもとで
のシミュレーション結果を図１４に示す。なおここでは
、比較のために、従来の「リミットスムーザ」及び「セ
ンタリングスムーザ」による同条件のもとでのシミュレ
ーション結果をも併せ示している。

【００９３】この図１４から明かなように、従来の「リ
ミットスムーザ」では、シミュレーション条件１の、局
クロック偏差（局周波数偏差）が±５０ｐｐｍでランダ
ムとなる条件でも、プリアンブル長ＰＡが１〜３シンボ
ルとなることもあり得、また従来の「センタリングスム
ーザ」にしろ、シミュレーション条件２の如き局クロッ
ク偏差の組み合わせによっては、プリアンブル消失が３
％発生するのに対し、上記実施例の装置にあっては、こ
うしたシミュレーション条件１及び２はもとより、シミ
ュレーション条件３或いは４などの、条件的に更に不利
な環境にあっても、全ての局の、全てのサイクルにおい
て、プリアンブル長ＰＡは４〜６シンボルの範囲に収ま
るようになる。

【００９４】以上の結果からも、この発明にかかるプリ
アンブル長調整方法が、データ破壊は勿論、プリアンブ
ル長の過度な減縮すら招かない、非常に信頼性の高い方
法であることが証明された。

【００９５】なお、上記の実施例においては、（１）　
プリアンブル長ＰＡの標準値は、５シンボルである。

【００９６】 （２）　このプリアンブル長ＰＡを、４≦ＰＡ≦６の範
囲に調整する。

【００９７】 （３）　バッファ２２は、バッファ容量±５ビット（先
の考察によれば±７ビットが必要最小ビット数として求
められた）のバッファであって、このうちの±３ビット
を閾値として、プリアンブル長調整を実施する。

【００９８】ことを前提としたが、これらプリアンブル
長の標準値として定めるシンボル数、或いはビット数、
該プリアンブル長の調整範囲、使用するバッファのバッ
ファ容量、そして更には、そのプリアンブル長調整実施
のための閾値、等々の設定はこれに限定されるものでは
なく、適用されるネットワーク、或いは適用される局の
実情に応じて任意に定めることができる。

【００９９】また、図１に例示した装置自体も、その実
現手法は任意であり、ハードウェアによるものであれ、
或いはソフトウェアによるものであれ、基本的に各部の
上述した機能が満足されるものでありさえすれば、図４
〜図６に示した例に限られることなく、いかなるかたち
でこれを実現してもよい。

【０１００】

【発明の効果】このように、この発明によれば、入力フ
レームに含まれるプリアンブルの長さを監視して、プリ
アンブルの長さを増す方向、或いは減らす方向に同じ方
向で調整済みのフレームがあると判断された場合、当該
フレームについてのプリアンブル長の調整を控え、次の
フレームへ、該次のフレームも上記同様に同じ方向でプ
リアンブル長調整済みであると判断される場合には、更
に次のフレームへ、と該プリアンブル長の調整を繰り越
すようになることから、同一のフレームに対してプリア
ンブル長調整が重複されることはなくなり、いかなる場
合も、上記プリアンブルの長さを好適な長さの範囲に維
持することができるようになる。これにより、バッファ
メモリのオーバーフローやアンダーフローはもとより、
データ破壊等の一切生じない常に安定したトークンパッ
シングが実現されるようになる。

【０１０１】またこの発明によれば、こうした優れた機
能を、より簡単、小規模な構成で実現することができる
ようにもなる。

【図面の簡単な説明】

【図１】この発明にかかる独立同期型シリアルデータ通
信装置の一実施例を示すブロック図である。

【図２】図１に示した装置によって実施されるプリアン
ブル長の調整態様を表として一覧する図表である。

【図３】図１に示した装置が、ネットワークへの各接続
局に適用された場合の、連続する３局間でのプリアンブ
ル長調整動作例を示すタイムチャートである。

【図４】図１に示されるバッファ及びクロック位相制御
部の一部についてその具体構成例を示すブロック図であ
る。

【図５】図４に示されるＷＣ（書き込みクロック）分配
回路の一構成例を示すブロック図である。

【図６】図４に示されるＲＣ（読みだしクロック）分配
制御回路の一構成例を示すブロック図である。

【図７】このＲＣ分配制御回路の動作特性を示すテーブ
ルである。

【図８】同ＲＣ分配制御回路（シフトレジスタ）の動作
モード設定態様を示すフローチャートである。

【図９】図４〜図６に示される回路の動作例を示すタイ
ムチャートである。

【図１０】考察のためのモデルとして、複数局間での各
局周波数差Δｆを定義するブロック図である。

【図１１】プリアンブル消失が起こり得るケースとして
、上記局周波数差Δｆが全て等しい場合を想定した周波
数偏差累積態様を模式的に示すタイムチャートである。

【図１２】更にプリアンブル消失が起こり易いケースと
して、局周波数が途中で元に戻る場合を想定した周波数
偏差累積態様を模式的に示すタイムチャートである。

【図１３】図１２に示したケースにおけるプリアンブル
長調整最大繰り越し数Ｎとプリアンブル長調整周期Ｔと
の関係を示すタイムチャートである。

【図１４】図１に示した装置のプリアンブル長調整に関
するシミュレーション結果を一覧する図表である。

【図１５】各局が独立同期で動作する通信網において各
局の局周波数が完全には一致しない実情を例示するブロ
ック図である。

【図１６】上記一致しない局周波数によって各局間の伝
送シリアルデータに位相のずれが生じることを例示する
タイムチャートである。

【図１７】従来の独立同期型シリアルデータ通信装置に
ついてその一構成例を示すブロック図である。

【符号の説明】

Claims (3)

【特許請求の範囲】
1. 【請求項１】通信ネットワークに接続された複数の局が
   独立同期で動作するときの、各局の周波数の違いに起因
   して発生するシリアルデータの累積位相差を、該シリア
   ルデータのフレーム毎に付されるプリアンブルの長さを
   増減することで調整吸収する通信網におけるプリアンブ
   ル長調整方法において、前記各局は、同一フレームに対
   する前記プリアンブルの長さの増減が、増方向或いは減
   方向で同一方向に重複されるとき、当該フレームに関す
   る前記プリアンブルの長さの増減を控えることを特徴と
   する通信網におけるプリアンブル長調整方法。
2. 【請求項２】前記プリアンブルの長さの増減はＦＩＦＯ
   形式による適宜のバッファを通じて行われ、該バッファ
   の許容使用量を±ｍ（ｍは整数）、該バッファに入力さ
   れるプリアンブルの長さをＰＡｉ　、同バッファから出
   力するプリアンブルの長さをＰＡ、該プリアンブルの長
   さの基準値をｎ（ｎは整数）、とするとき、前記プリア
   ンブルの長さの増減は、バッファの使用量Ｂが、（ａ）
   　−ｍ≦Ｂ≦＋ｍ　　のときＰＡ＝ＰＡｉ　（ｂ）　Ｂ
   ＜−ｍ　　のとき、ＰＡｉ　≦ｎ　　ならばＰＡ＝ＰＡ
   ｉ　＋１ ＰＡｉ　＝ｎ＋１　　ならばＰＡ＝ＰＡｉ　（ｃ）　Ｂ
   ＞＋ｍ　　のとき、ＰＡｉ　≧ｎ　　ならばＰＡ＝ＰＡ
   ｉ　−１ ＰＡｉ　＝ｎ−１　　ならばＰＡ＝ＰＡｉ　として実行
   される請求項１記載の通信網におけるプリアンブル長調
   整方法。
3. 【請求項３】シリアルデータ伝送のための所定周波数の
   クロックを発生する内部クロック源と、シリアルデータ
   をＦＩＦＯ形式にて一時貯蔵するバッファ手段と、入力
   されるシリアルデータからその伝送クロックを抽出し、
   該抽出したクロックに基づいて当該シリアルデータを前
   記バッファ手段に書き込むクロック抽出手段と、前記バ
   ッファ手段の都度のデータ貯蔵量を検出する第１の検出
   手段と、前記入力されるシリアルデータに含まれるプリ
   アンブルの長さを検出する第２の検出手段と、前記第１
   及び第２の検出手段による検出出力に基づき、第１の検
   出手段の検出出力が所定の量を下回り且つ第２の検出手
   段の検出出力が基準値以下であるときには、前記内部ク
   ロック源から発生されるクロックの位相を遅らせ、第１
   の検出手段の検出出力が所定の量を上回り且つ第２の検
   出手段の検出出力が基準値以上であるときには、前記内
   部クロック源から発生されるクロックの位相を進ませ、
   それ以外のときには、前記内部クロック源から発生され
   るクロックの位相をシリアルデータ伝送のための標準位
   相に維持する制御を行い、この位相制御したクロックに
   基づいて、前記バッファ手段に貯蔵されているデータを
   次局への出力シリアルデータとして読み出すクロック位
   相制御手段と、を具える独立同期型シリアルデータ通信
   装置。