JPH0421214B2 - - Google Patents

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JPH0421214B2
JPH0421214B2 JP1154019A JP15401989A JPH0421214B2 JP H0421214 B2 JPH0421214 B2 JP H0421214B2 JP 1154019 A JP1154019 A JP 1154019A JP 15401989 A JP15401989 A JP 15401989A JP H0421214 B2 JPH0421214 B2 JP H0421214B2
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JP
Japan
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gate electrode
mos transistor
reference voltage
impurity
conductivity type
Prior art date
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JP1154019A
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Japanese (ja)
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JPH02230305A (en
Inventor
Shinji Morozumi
Tatsuji Asakawa
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路(IC)に内蔵可能な
基準電圧装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a reference voltage device that can be built into a semiconductor integrated circuit (IC).

〔従来の技術〕[Conventional technology]

従来IC内基準電圧装置はツエナーダイオード
により構成される例が主であつた。この場合ツエ
ナー電圧のバラツキは多く、温度特性が悪いので
必ず外付調整端子、補償素子を必要としていた。
又特開昭53−47953号ではチヤネルドープによる
シキイ値電圧の差を基準電圧装置とする実施例が
記載されている。
Conventional IC internal reference voltage devices have mainly been constructed from Zener diodes. In this case, there are many variations in the Zener voltage and the temperature characteristics are poor, so external adjustment terminals and compensation elements are always required.
Furthermore, Japanese Patent Laid-Open No. 53-47953 describes an embodiment in which the difference in threshold voltage due to channel doping is used as a reference voltage device.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

特開昭53−47953号の方法によれば、チヤネル
に対するドーズ量とゲート膜厚のバラツキが影響
し、基準電圧のバラツキ量は大きくなるため、完
全に無調整で所望の基準電圧を得ることは難し
く、何らかの調整機能を外部に必要とし、使う上
で非常に煩わしかつた。
According to the method of JP-A No. 53-47953, it is not possible to obtain the desired reference voltage completely without adjustment because the variation in the dose amount for the channel and the variation in the gate film thickness affects the variation in the reference voltage. It was difficult, required some sort of external adjustment function, and was extremely troublesome to use.

本発明の目的はこのような欠点を除去するもの
であり、製造プロセスによるバラツキを極少とす
るために、MOSトランジスタのゲート電極とシ
リコン基板の仕事関数の差に基づき互いに異なる
シキイ値電圧を設定し、このシキイ値電圧の差を
基準電圧として発生して完全に調整不要で量産化
に適した基準電圧装置を提供することにある。
The purpose of the present invention is to eliminate such drawbacks, and in order to minimize variations due to the manufacturing process, different threshold voltages are set based on the difference in work function between the gate electrode of the MOS transistor and the silicon substrate. The object of the present invention is to provide a reference voltage device which generates the difference between the threshold voltages as a reference voltage, completely requires no adjustment, and is suitable for mass production.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の基準電圧装置は、第1導電型の不純物
が導入されたポリシリコンの第1のゲート電極を
有する第1のMOSトランジスタ、 第1導電型の不純物及び比較的に不純物濃度の
濃い第2導電型の不純物が共に導入されたポリシ
リコンの第2のゲート電極を有し、且つ前記第1
のMOSトランジスタと同極性である第2のMOS
トランジスタを備え、 前記第1及び第2のMOSトランジスタの互い
に異なるシキイ値電圧の差に基づき基準電圧を発
生することを特徴とする。
The reference voltage device of the present invention includes a first MOS transistor having a first gate electrode made of polysilicon into which a first conductivity type impurity is introduced, a second MOS transistor having a first conductivity type impurity and a relatively high impurity concentration. a second gate electrode made of polysilicon into which conductivity type impurities are introduced;
A second MOS transistor with the same polarity as the MOS transistor of
A reference voltage is generated based on a difference between different threshold voltages of the first and second MOS transistors.

〔実施例〕〔Example〕

第1図は基準電圧装置を電子時計用の電池電圧
検出回路に利用した例である。MOSトランジス
タ1,2,3,4により構成される基準電圧装置
は先の特開昭53−47953号に詳しく述べられてお
りMOSトランジスタ3とMOSトランジスタ4は
そのシキイ値電圧が異なるペアーとして、このシ
キイ値電圧の差がA点に出力される。MOSトラ
ンジスタ5はクロツクφによりスイツチングさ
れ、サンプリング動作を行なう。抵抗6と抵抗7
は電源電圧を分割して、所望する電源電圧が印加
されている時のB点の電位が基準電圧出力である
A点の電位と同じになるように設計される。従つ
てコンパレータ11の出力は初期の電源電圧にお
いてはB点の電位がA点の電位より高いのでレベ
ル“1”となる。又電源電圧が低下してくるとA
点の電位はB点より高くなり、コンパレータ11
の出力はレベル“0”となる。このコンパレータ
の出力をラツチ12でクロツクφにより記憶して
いる。
FIG. 1 shows an example in which a reference voltage device is used in a battery voltage detection circuit for an electronic watch. The reference voltage device composed of MOS transistors 1, 2, 3, and 4 is described in detail in the aforementioned Japanese Patent Laid-Open No. 53-47953, and MOS transistors 3 and 4 are considered as a pair with different threshold voltages. The difference between the threshold voltages is output to point A. MOS transistor 5 is switched by clock φ and performs a sampling operation. Resistor 6 and Resistor 7
is designed so that the potential at point B when a desired power supply voltage is applied is the same as the potential at point A, which is the reference voltage output, by dividing the power supply voltage. Therefore, the output of the comparator 11 is at level "1" because the potential at point B is higher than the potential at point A at the initial power supply voltage. Also, when the power supply voltage decreases, A
The potential at point becomes higher than point B, and comparator 11
The output becomes level "0". The output of this comparator is stored in latch 12 by clock φ.

この装置においては問題となるのは、基準電圧
を発生させるためのMOSトランジスタ3とMOS
トランジスタ4のシキイ値電圧を異ならせるため
の構造である。
The problem with this device is the MOS transistor 3 and MOS transistor 3 for generating the reference voltage.
This is a structure for varying the threshold voltage of the transistor 4.

第2図は本発明の基準電圧装置のMOSトラン
ジスタの基本構成を示す図である。本発明ではシ
キイ値電圧の差は、ゲート電極の材料とシリコン
基板の仕事関数差により得るものである。MOS
トランジスタのシキイ値電圧Vthは次の式により
決定する。
FIG. 2 is a diagram showing the basic configuration of a MOS transistor of the reference voltage device of the present invention. In the present invention, the difference in threshold voltage is obtained by the difference in work function between the material of the gate electrode and the silicon substrate. M.O.S.
The threshold voltage V th of the transistor is determined by the following formula.

Vth=φG−φS+2φF+QD/CO+QSS/CO ここでφGはゲート電極の仕事関数、φSはシリ
コン基板の仕事関数、φFはシリコンの表面のフ
エルミレベル、QDはシリコン表面の電荷量、QSS
は界面準位、COはゲートの単位面積当りの容量
を表す。このφGゲートの材料により一義的に決
定されるものであり、シリコンゲート構造とする
と、ゲート電極への不純物のドーピング量とタイ
プによりφGは任意に決定しうる。又シリコン側
のφS,φFも不純物分布が一定ならばやはり一義
的に定まる。
V thG −φ S +2φ F +Q D /C O +Q SS /C O where φ G is the work function of the gate electrode, φ S is the work function of the silicon substrate, φ F is the fermi level of the silicon surface, Q D is the amount of charge on the silicon surface, Q SS
is the interface level, and C O is the capacitance per unit area of the gate. This φ G is uniquely determined by the material of the gate, and in the case of a silicon gate structure, φ G can be arbitrarily determined depending on the amount and type of impurity doped into the gate electrode. Furthermore, φ S and φ F on the silicon side are also uniquely determined if the impurity distribution is constant.

第2図ではシリコンゲート構造のNチヤネル
MOSトランジスタ対を示している。第2図の
MOSトランジスタ32は第1図4に、MOSトラ
ンジスタ33は第1図3に各々対応する。N-
板26中にはP-ウエル25が形成されており、
21〜24はソース、ドレインとなる拡散層であ
る。27はSiO2の絶縁層であり28〜31は電
極用のAlである。ゲート電極は34,35であ
りこの下はゲート酸化膜を介して導電チヤネルを
形成する。通常の工程によりMOSトランジスタ
32の方のゲート電極34にはソース、ドレイン
と同じN+がドドープされる。一方、MOSトラン
ジスタ33のゲート電極35にはソース、ドレイ
ンと逆タイプのP+がドープされる。この場合ゲ
ート電極35のφGは真性フエルミを基準とする
と+0.3〜+0.5V、ゲート電極34のφGは−0.3〜
−0.5Vとなる。
Figure 2 shows an N-channel with a silicon gate structure.
A pair of MOS transistors is shown. Figure 2
The MOS transistor 32 corresponds to that shown in FIG. 1, and the MOS transistor 33 corresponds to that shown in FIG. 1, respectively. A P - well 25 is formed in the N - substrate 26,
21 to 24 are diffusion layers serving as sources and drains. 27 is an insulating layer of SiO2 , and 28 to 31 are Al for electrodes. The gate electrodes are 34 and 35, and a conductive channel is formed below these through a gate oxide film. The gate electrode 34 of the MOS transistor 32 is doped with the same N + as the source and drain through a normal process. On the other hand, the gate electrode 35 of the MOS transistor 33 is doped with P + of the opposite type to the source and drain. In this case, φ G of the gate electrode 35 is +0.3 to +0.5 V based on the intrinsic Fermi, and φ G of the gate electrode 34 is −0.3 to +0.5 V.
It becomes -0.5V.

従つてφS,2φF,QD/CO,QSS/COが工程間で
のバラツキが大きくても、この同一基板に同時に
作られるMOSトランジスタには共通に影響する
ので、シキイ値電圧の差をとると、ゲート電極へ
のドーピング量に依存して0.6〜1.0V程度の基準
電圧が発生できる。通常ドーピング量はかなり安
定にコントロール可能であり、又多少バラツイて
も±10mV以内に入る。
Therefore, even if there are large variations in φ S , 2φ F , Q D /C O , and Q SS /C O between processes, it will affect the MOS transistors manufactured simultaneously on the same substrate, so the threshold voltage By taking the difference between the two, a reference voltage of about 0.6 to 1.0 V can be generated depending on the amount of doping to the gate electrode. Normally, the doping amount can be controlled fairly stably, and even if there is some variation, it is within ±10 mV.

第3図は本発明の基準電圧装置におけるソー
ス、ドレインと逆タイプの不純物をゲート電極に
ドープしたMOSトランジスタの構造を示す実施
例である。第3図のMOSトランジスタはPチヤ
ネルMOSトランジスタによる実施例であるが、
第2図の33と同じくゲート電極にソース、ドレ
インと逆タイプの不純物のドープを行つたMOS
トランジスタの構造となつている。第3図a,
b,cは工程順を示す。aまず基板53に酸化膜
52をつけて、更にポリシリコン51をデポジツ
トする。この時ポリシリコンにはN型の不純物を
必要となる領域58のみに濃くドープしてN++
する。bその後ポリシリコンをエツチングしてゲ
ート電極54を形成する。cその後酸化膜52の
必要外の部分を除去してゲート酸化膜55を形成
し、全体にP+をドープしてソース・ドレイン5
6,57を形成する。ゲート電極は、あらかじめ
ソース・ドレインと逆タイプの不純物が濃くドー
プされてN++となつているので、P+がドープさ
れても変化しない。従つて、この構造をなした
MOSトランジスタとソース・ドレインと同一タ
イプの不純物をゲート電極にドープしたMOSト
ランジスタとのシキイ値電圧の差に基づいて基準
電圧を発生させる基準電圧装置が構成できる。
FIG. 3 is an embodiment showing the structure of a MOS transistor in which the gate electrode is doped with impurities of the opposite type to the source and drain in the reference voltage device of the present invention. The MOS transistor in Fig. 3 is an example of a P-channel MOS transistor.
A MOS in which the gate electrode is doped with impurities of the opposite type to the source and drain, similar to 33 in Figure 2.
It has a transistor structure. Figure 3a,
b and c indicate the order of steps. a First, an oxide film 52 is applied to a substrate 53, and then polysilicon 51 is deposited. At this time, the polysilicon is heavily doped with an N type impurity only in the necessary region 58 to form N ++ . b The polysilicon is then etched to form a gate electrode 54. c After that, unnecessary parts of the oxide film 52 are removed to form a gate oxide film 55, and the entire area is doped with P + to form the source/drain 5.
6,57 is formed. The gate electrode is preliminarily heavily doped with an impurity of the opposite type to the source/drain to become N ++ , so it does not change even if it is doped with P + . Therefore, this structure was made
A reference voltage device can be constructed that generates a reference voltage based on the difference in threshold voltage between a MOS transistor and a MOS transistor whose gate electrode is doped with impurities of the same type as the source and drain.

また、第3図の構成によれば、ゲート電極に不
純物を導入すると同時に近隣のシリコン基板に不
純物を導入するため、ゲート電極をマスクとして
ソース・ドレイン42,43が自己整合的に形成
できる。
Furthermore, according to the configuration shown in FIG. 3, since impurities are introduced into the gate electrode and at the same time into the adjacent silicon substrate, the sources and drains 42 and 43 can be formed in a self-aligned manner using the gate electrode as a mask.

〔発明の効果〕〔Effect of the invention〕

本発明は安定なゲートの仕事関数を利用してシ
キイ値電圧の異なる2つのMOSトランジスタを
形成し、異なるシキイ値電圧の差に基づく安定な
基準電圧を発生させたものである。本発明によれ
ば製造工程でのバラツキの原因となるゲート下の
要因はすべて取り除かれるためかなり安定な基準
電圧が得ることができ、基準電圧を調整するため
の調整端子を不要とすることができる。更に、ゲ
ート電極のポリシリコンにドープする不純物が通
常工程のソース・ドレインの拡散に用いられるタ
イプの不純物がドープされる構造であるため、通
常の工程に於いて簡単にシキイ値電圧の異なる
MOSトランジスタを構成でき、量産化に優れた
基準電圧装置を提供できる。
The present invention utilizes a stable gate work function to form two MOS transistors with different threshold voltages, and generates a stable reference voltage based on the difference between the different threshold voltages. According to the present invention, all factors under the gate that cause variations in the manufacturing process are removed, so a fairly stable reference voltage can be obtained, and an adjustment terminal for adjusting the reference voltage can be eliminated. . Furthermore, since the structure is such that the impurity doped into the polysilicon of the gate electrode is the same type of impurity used for source/drain diffusion in the normal process, it is easy to cause differences in threshold voltages in the normal process.
A reference voltage device that can be configured as a MOS transistor and is suitable for mass production can be provided.

また、ゲート電極にドープする不純物のタイプ
とドーピング量に基づきシキイ値電圧が設定され
るため、発生する基準電圧を所望の値にすること
が容易である。
Further, since the threshold voltage is set based on the type and amount of impurity doped into the gate electrode, it is easy to set the generated reference voltage to a desired value.

また、ゲート電極をマスクとしてソース・ドレ
インが形成されるため、MOSトランジスタの微
細化が可能である。
Furthermore, since the source and drain are formed using the gate electrode as a mask, it is possible to miniaturize the MOS transistor.

本発明は例えば電子時計用の電池電圧検出回路
用の基準電圧として用いると、無調整でかつ、
IC内に簡単に内蔵できる点で、使用する上での
煩わしさを完全に除去し、小型化、工程削減、量
産化に対する寄与は大きい。
For example, when the present invention is used as a reference voltage for a battery voltage detection circuit for an electronic watch, it requires no adjustment and
Since it can be easily incorporated into an IC, it completely eliminates the hassle of using it, making a major contribution to miniaturization, process reduction, and mass production.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は基準電圧装置を利用した電子時計用電
池電圧検出回路図。第2図は本発明の基本構成で
あるシキイ値電圧の異なるトランジスタペアの構
造図。第3図a〜cは本発明の基準電圧装置にお
ける高シキイ値電圧を有するシリコンゲートトラ
ンジスタの製造工程実施例を示す図。 3……高シキイ値を有するMOSトランジスタ、
4……通常のシキイ値のMOSトランジスタ、3
4……N+がドープされたゲート電極、35……
P+がドープされたゲート電極。
FIG. 1 is a diagram of a battery voltage detection circuit for an electronic watch using a reference voltage device. FIG. 2 is a structural diagram of a pair of transistors with different threshold voltages, which is the basic configuration of the present invention. 3a to 3c are diagrams showing an embodiment of the manufacturing process of a silicon gate transistor having a high threshold voltage in a reference voltage device of the present invention. 3...MOS transistor with high threshold value,
4... Normal high value MOS transistor, 3
4...N + doped gate electrode, 35...
P + doped gate electrode.

Claims (1)

【特許請求の範囲】 1 第1導電型の不純物が導入されたポリシリコ
ンの第1のゲート電極を有する第1のMOSトラ
ンジスタ、 第1導電型の不純物及び比較的に不純物濃度の
濃い第2導電型の不純物が共に導入されたポリシ
リコンの第2のゲート電極を有し、且つ前記第1
のMOSトランジスタと同極性である第2のMOS
トランジスタを備え、 前記第1及び第2のMOSトランジスタの互い
に異なるシキイ値電圧の差に基づき基準電圧を発
生することを特徴とする基準電圧装置。 2 前記第1のMOSトランジスタは前記第1導
電型の不純物を基板に導入して形成されたソー
ス・ドレイン領域を有し、前記第2のMOSトラ
ンジスタは前記第2のゲート電極に前記第1導電
型の不純物を導入すると同時に該第2のゲート電
極に近隣する基板に該第1導電型の不純物を導入
して形成されたソース・ドレイン領域を有するこ
とを特徴とする特許請求の範囲第1項記載の基準
電圧装置。
[Scope of Claims] 1. A first MOS transistor having a first gate electrode made of polysilicon into which impurities of a first conductivity type are introduced; an impurity of the first conductivity type and a second conductivity transistor having a relatively high impurity concentration; a second gate electrode made of polysilicon into which type impurities are introduced;
A second MOS transistor with the same polarity as the MOS transistor of
A reference voltage device comprising a transistor, and generating a reference voltage based on a difference between different threshold voltages of the first and second MOS transistors. 2. The first MOS transistor has a source/drain region formed by introducing impurities of the first conductivity type into the substrate, and the second MOS transistor has the first conductivity type impurity introduced into the second gate electrode. Claim 1 characterized in that the source/drain region is formed by introducing an impurity of the first conductivity type into the substrate adjacent to the second gate electrode at the same time as introducing an impurity of the first conductivity type. Reference voltage device as described.
JP1154019A 1989-06-16 1989-06-16 Reference voltage source Granted JPH02230305A (en)

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