JPH04212438A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH04212438A JPH04212438A JP3044840A JP4484091A JPH04212438A JP H04212438 A JPH04212438 A JP H04212438A JP 3044840 A JP3044840 A JP 3044840A JP 4484091 A JP4484091 A JP 4484091A JP H04212438 A JPH04212438 A JP H04212438A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型トランジ
スタで構成された論理セルを備えた半導体集積回路にお
けるトランジスタの配置およびサイズに関し、特にスタ
ンダードセルの構成に関するものである。
スタで構成された論理セルを備えた半導体集積回路にお
けるトランジスタの配置およびサイズに関し、特にスタ
ンダードセルの構成に関するものである。
【０００２】
【従来の技術】従来、図２に示すような絶縁ゲート型ト
ランジスタで構成された論理回路を備えた半導体集積回
路のスタンダードセルの構成は、論理セル毎に手作業で
設計されていた。図２の論理回路は、Ｐチャンネル絶縁
ゲート型トランジスタ（Ｐｃｈ−Ｔｒ）１０１、１０２
および１０５、Ｎチャンネル絶縁ゲート型トランジスタ
（Ｎｃｈ−Ｔｒ）１１１、１１２および１１５により、
トランジスタ１０１、１０２、１１１および１１２を入
力トランジスタとし、トランジスタ１０５および１１５
を出力トランジスタとして構成されている。この論理回
路は、入力端子１３１および１３２を持つ２入力の回路
であり、Ｐｃｈ−Ｔｒの入力トランジスタ１０１と１０
２とが直列に接続されたＯＲ回路で、この回路の出力端
子１３５は、集積回路内の他のセルにＡｌ配線で接続さ
れる。
ランジスタで構成された論理回路を備えた半導体集積回
路のスタンダードセルの構成は、論理セル毎に手作業で
設計されていた。図２の論理回路は、Ｐチャンネル絶縁
ゲート型トランジスタ（Ｐｃｈ−Ｔｒ）１０１、１０２
および１０５、Ｎチャンネル絶縁ゲート型トランジスタ
（Ｎｃｈ−Ｔｒ）１１１、１１２および１１５により、
トランジスタ１０１、１０２、１１１および１１２を入
力トランジスタとし、トランジスタ１０５および１１５
を出力トランジスタとして構成されている。この論理回
路は、入力端子１３１および１３２を持つ２入力の回路
であり、Ｐｃｈ−Ｔｒの入力トランジスタ１０１と１０
２とが直列に接続されたＯＲ回路で、この回路の出力端
子１３５は、集積回路内の他のセルにＡｌ配線で接続さ
れる。
【０００３】図２に示すような、入力トランジスタが直
列２段に接続されている論理回路のセルを、手作業で設
計した場合は、図２に示したＯＲ回路に限らず図８に示
すような各トランジスタが上下左右に入り組み配置され
ているものが一般的であった。図８は、図２に示したＯ
Ｒ回路のレイアウト図であり、入力および出力トランジ
スタは、電源電位ＶＤＤおよび接地電位ＶＳＳを供給す
る電源配線の間に、入力トランジスタ１０１、１０２、
１１１および１１２を内側に、出力トランジスタ１０５
および１１５を外側に配置されている。Ｎチャンネル絶
縁ゲート型トランジスタ（Ｎｃｈ−Ｔｒ）１１１、１１
２および１１５はＰ型のウェルの領域に形成されている
。このセルの２つに入力端子１３１および１３２は、ト
ランジスタ１０１、１０２、１１１および１１２のゲー
ト電極１２０に接続されている。そして、トランジスタ
群１０１〜１１５、ポリシリコン製のゲート電極１２０
、Ａｌ配線１４３およびコンタクト１４５により、ＯＲ
回路が構成されており、出力トランジスタ１０５、１１
５のドレインが出力端子１３５に接続されている。
列２段に接続されている論理回路のセルを、手作業で設
計した場合は、図２に示したＯＲ回路に限らず図８に示
すような各トランジスタが上下左右に入り組み配置され
ているものが一般的であった。図８は、図２に示したＯ
Ｒ回路のレイアウト図であり、入力および出力トランジ
スタは、電源電位ＶＤＤおよび接地電位ＶＳＳを供給す
る電源配線の間に、入力トランジスタ１０１、１０２、
１１１および１１２を内側に、出力トランジスタ１０５
および１１５を外側に配置されている。Ｎチャンネル絶
縁ゲート型トランジスタ（Ｎｃｈ−Ｔｒ）１１１、１１
２および１１５はＰ型のウェルの領域に形成されている
。このセルの２つに入力端子１３１および１３２は、ト
ランジスタ１０１、１０２、１１１および１１２のゲー
ト電極１２０に接続されている。そして、トランジスタ
群１０１〜１１５、ポリシリコン製のゲート電極１２０
、Ａｌ配線１４３およびコンタクト１４５により、ＯＲ
回路が構成されており、出力トランジスタ１０５、１１
５のドレインが出力端子１３５に接続されている。
【０００４】
【発明が解決しようとする課題】図２に示すような論理
回路において、動作速度を向上させようとする場合は、
絶縁ゲート型トランジスタのチャネル幅Ｗを広げる必要
がある。例えば、Ｐｃｈ−Ｔｒの立ち上がりにおける過
渡時間ｔｒ は以下の式で近似できる。
回路において、動作速度を向上させようとする場合は、
絶縁ゲート型トランジスタのチャネル幅Ｗを広げる必要
がある。例えば、Ｐｃｈ−Ｔｒの立ち上がりにおける過
渡時間ｔｒ は以下の式で近似できる。
【０００５】
ｔｒ ＝４×Ｃ／（βＰ０×Ｗ／ｎ × ＶＤ
Ｄ） ・・・・ （１）ここで、Ｃは負荷
容量、βＰ０はＰｃｈ−Ｔｒの単位長さ当たりの電流増
幅率、Ｗはチャネル幅、ｎは入力トランジスタの直列段
数、ＶＤＤは電源電位である。すなわち、過渡時間ｔｒ
は、チャネル幅Ｗに反比例するので、チャネル幅Ｗを
広げれば、過渡時間ｔｒ を短縮することができる。
Ｄ） ・・・・ （１）ここで、Ｃは負荷
容量、βＰ０はＰｃｈ−Ｔｒの単位長さ当たりの電流増
幅率、Ｗはチャネル幅、ｎは入力トランジスタの直列段
数、ＶＤＤは電源電位である。すなわち、過渡時間ｔｒ
は、チャネル幅Ｗに反比例するので、チャネル幅Ｗを
広げれば、過渡時間ｔｒ を短縮することができる。
【０００６】しかしながら、図８に示すような、従来の
手作業による構成では、トランジスタ１０５および１１
５を上下に移動し、トランジスタ１０１、１０２、１０
５、１１１、１１２および１１５のチャネル幅Ｗを広げ
る必要がある。これにともない、Ａｌ配線１４３、およ
びゲート電極であるポリシリコン１２０の配置を変更し
、さらに、Ａｌ配線１４３とポリシリコン１２０などの
コンタクト１４５、および一層目のＡｌと二層目のＡｌ
のスルーホールなどを全て、移動、修正しなければ成ら
ない。また、これらの修正のチェックにも多大な時間と
労力を必要とする。
手作業による構成では、トランジスタ１０５および１１
５を上下に移動し、トランジスタ１０１、１０２、１０
５、１１１、１１２および１１５のチャネル幅Ｗを広げ
る必要がある。これにともない、Ａｌ配線１４３、およ
びゲート電極であるポリシリコン１２０の配置を変更し
、さらに、Ａｌ配線１４３とポリシリコン１２０などの
コンタクト１４５、および一層目のＡｌと二層目のＡｌ
のスルーホールなどを全て、移動、修正しなければ成ら
ない。また、これらの修正のチェックにも多大な時間と
労力を必要とする。
【０００７】一方、このような修正を容易に、短時間で
行うために、近年、図７に示すようなゲートアレイ手法
がスタンダードセルの構成に採用されている。ゲートア
レイ手法は、同一サイズのトランジスタを横一列に配置
してセルを構成しており、上記のような修正は、トラン
ジスタ１０１、１０２、１０５、１１１、１１２および
１１５のチャネル幅Ｗを広げるのみで対応できる。図７
は、図２に示したＯＲ回路のトランジスタのレイアウト
図である。同一サイズのＰｃｈ−Ｔｒ１０１、１０２お
よび１０５が電源配線１４１に沿って形成され、さらに
同一サイズのＮｃｈ−Ｔｒ１１１、１１２および１１５
が電源配線１４２に沿って形成されて全体としてアレイ
状の配置となっている。このため、チャネル幅の増加な
どの修正に対し、ゲート電極やＡｌ配線をそれ程修正せ
ずに柔軟に対応できる。
行うために、近年、図７に示すようなゲートアレイ手法
がスタンダードセルの構成に採用されている。ゲートア
レイ手法は、同一サイズのトランジスタを横一列に配置
してセルを構成しており、上記のような修正は、トラン
ジスタ１０１、１０２、１０５、１１１、１１２および
１１５のチャネル幅Ｗを広げるのみで対応できる。図７
は、図２に示したＯＲ回路のトランジスタのレイアウト
図である。同一サイズのＰｃｈ−Ｔｒ１０１、１０２お
よび１０５が電源配線１４１に沿って形成され、さらに
同一サイズのＮｃｈ−Ｔｒ１１１、１１２および１１５
が電源配線１４２に沿って形成されて全体としてアレイ
状の配置となっている。このため、チャネル幅の増加な
どの修正に対し、ゲート電極やＡｌ配線をそれ程修正せ
ずに柔軟に対応できる。
【０００８】しかしながら、同一サイズのトランジスタ
を使用しているため、出力トランジスタ１０５および１
１５のチャネル幅に合わせて、入力トランジスタ１０１
、１０２、１１１、１１２のチャネル幅も広がってしま
い、作動時にトランジスタを充放電する貫通電流Ｉｓが
大きくなり、消費する電力が増大する。たとえば、Ｐｃ
ｈ−Ｔｒの貫通電流Ｉｓは以下の式で近似できる。
を使用しているため、出力トランジスタ１０５および１
１５のチャネル幅に合わせて、入力トランジスタ１０１
、１０２、１１１、１１２のチャネル幅も広がってしま
い、作動時にトランジスタを充放電する貫通電流Ｉｓが
大きくなり、消費する電力が増大する。たとえば、Ｐｃ
ｈ−Ｔｒの貫通電流Ｉｓは以下の式で近似できる。
【０００９】
Ｉｓ＝１／８× βＰ０×Ｗ／ｎ ×（Ｖ
ＤＤ−２×Ｖｔｈ）２ ・・・（２）ここで、Ｖｔｈは
トランジスタの作動限界電位で、他の記号については（
１）式と同様である。このように、貫通電流Ｉｓは、チ
ャネル幅Ｗに比例しているので、チャネル幅Ｗが広がる
と貫通電流Ｉｓは増大してしまう。
ＤＤ−２×Ｖｔｈ）２ ・・・（２）ここで、Ｖｔｈは
トランジスタの作動限界電位で、他の記号については（
１）式と同様である。このように、貫通電流Ｉｓは、チ
ャネル幅Ｗに比例しているので、チャネル幅Ｗが広がる
と貫通電流Ｉｓは増大してしまう。
【００１０】特に、集積回路の作動速度を向上させるた
めには、あるセルの出力から、その出力の接続されてい
る次のセルに信号が到達するまでの時間Ｔｔｒａｎｓ
をどの程度短縮できるかが課題となる。この時間Ｔｔｒ
ａｎｓ は、そのセルと次のセル間をつなぐＡｌ配線の
容量、そのセルに接続されているセルの数、すなわちフ
ァインアウトの数（ＦＯ数）による容量などのそのセル
の出力に寄生している容量の総和ＣＬ と、上記（１）
式の関係で求められる。Ａｌ配線の容量は、集積回路の
チップサイズと相関があり、チップサイズの大きい集積
回路ほどこの容量は大きい。また、ＦＯ数もチップサイ
ズから想定でき、以上の要素とこのチップが使用される
周波数帯域より、Ｔｔｒａｎｓ を考慮して、そのセル
の出力トランジスタのチャネル幅ＷＯ は決定される。 従来のゲートアレイ手法においては、上記のように決定
されるセルに寄生している容量の総和であるＣＬ に、
見合った出力トランジスタのチャネル幅と、同一のチャ
ネル幅で入力トランジスタが構成されるため、このセル
の貫通電流が非常に増大する。このように、従来のゲー
トアレイ手法による論理セルを備えた集積回路は、作動
時間を短くしようとすると、消費電力が非常に大きな集
積回路となってしまう。
めには、あるセルの出力から、その出力の接続されてい
る次のセルに信号が到達するまでの時間Ｔｔｒａｎｓ
をどの程度短縮できるかが課題となる。この時間Ｔｔｒ
ａｎｓ は、そのセルと次のセル間をつなぐＡｌ配線の
容量、そのセルに接続されているセルの数、すなわちフ
ァインアウトの数（ＦＯ数）による容量などのそのセル
の出力に寄生している容量の総和ＣＬ と、上記（１）
式の関係で求められる。Ａｌ配線の容量は、集積回路の
チップサイズと相関があり、チップサイズの大きい集積
回路ほどこの容量は大きい。また、ＦＯ数もチップサイ
ズから想定でき、以上の要素とこのチップが使用される
周波数帯域より、Ｔｔｒａｎｓ を考慮して、そのセル
の出力トランジスタのチャネル幅ＷＯ は決定される。 従来のゲートアレイ手法においては、上記のように決定
されるセルに寄生している容量の総和であるＣＬ に、
見合った出力トランジスタのチャネル幅と、同一のチャ
ネル幅で入力トランジスタが構成されるため、このセル
の貫通電流が非常に増大する。このように、従来のゲー
トアレイ手法による論理セルを備えた集積回路は、作動
時間を短くしようとすると、消費電力が非常に大きな集
積回路となってしまう。
【００１１】現在、需要の増加しているラップトップ型
のコンピュータ等においては、電池などの容量の限られ
た電源を使用しているため、作動速度が早くかつ低消費
電力の集積回路が要求されている。しかしながら、上記
のように、従来のゲートアレイ手法によるセル構成では
その実現は困難であり、また、手作業によるセルの構成
では修正などに多大な時間を浪費し、非現実的である。
のコンピュータ等においては、電池などの容量の限られ
た電源を使用しているため、作動速度が早くかつ低消費
電力の集積回路が要求されている。しかしながら、上記
のように、従来のゲートアレイ手法によるセル構成では
その実現は困難であり、また、手作業によるセルの構成
では修正などに多大な時間を浪費し、非現実的である。
【００１２】そこで、本発明はこのような問題点を解決
するものであり、その課題は、セルの修正が容易なゲー
トアレイ手法の長所を生かし、かつ、作動速度の向上に
伴う消費電力の増加が低く抑えられた論理セルを有する
半導体集積回路を提供することにある。
するものであり、その課題は、セルの修正が容易なゲー
トアレイ手法の長所を生かし、かつ、作動速度の向上に
伴う消費電力の増加が低く抑えられた論理セルを有する
半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、第１導電型の絶縁ゲート型
トランジスタ群、および第２導電型の絶縁ゲート型トラ
ンジスタ群で構成される論理セルを備えた半導体集積回
路において、このトランジスタ群は出力トランジスタと
、この出力トランジスタに印加される信号を生成する入
力トランジスタで構成されており、これらのトランジス
タを電源配線に沿って一定の間隔で配置形成し、さらに
、電源配線に対し、これらの出力および入力トランジス
タのチャネル幅方向が直角に成るように形成することで
ある。そして、入力トランジスタのチャネル幅を、出力
トランジスタのチャネル幅より狭くなるように形成する
ことである。
に、本発明の講じた手段は、第１導電型の絶縁ゲート型
トランジスタ群、および第２導電型の絶縁ゲート型トラ
ンジスタ群で構成される論理セルを備えた半導体集積回
路において、このトランジスタ群は出力トランジスタと
、この出力トランジスタに印加される信号を生成する入
力トランジスタで構成されており、これらのトランジス
タを電源配線に沿って一定の間隔で配置形成し、さらに
、電源配線に対し、これらの出力および入力トランジス
タのチャネル幅方向が直角に成るように形成することで
ある。そして、入力トランジスタのチャネル幅を、出力
トランジスタのチャネル幅より狭くなるように形成する
ことである。
【００１４】また、上記論理セルが直列に接続された入
力トランジスタを含んでいるときは、この直列段数の増
加に従って、上記入力トランジスタのチャネル幅を増幅
して形成することが望ましい。この場合、上記入力トラ
ンジスタを、そのチャネル幅ＷＩ を前記出力トランジ
スタのチャネル幅ＷＯ と、前記直列段数ｎとを変数と
した相関関数Ｋ（ＷＯ ，ｎ）で、ＷＩ ＝Ｋ（ＷＯ
，ｎ）で規格化して形成することが有効である。
力トランジスタを含んでいるときは、この直列段数の増
加に従って、上記入力トランジスタのチャネル幅を増幅
して形成することが望ましい。この場合、上記入力トラ
ンジスタを、そのチャネル幅ＷＩ を前記出力トランジ
スタのチャネル幅ＷＯ と、前記直列段数ｎとを変数と
した相関関数Ｋ（ＷＯ ，ｎ）で、ＷＩ ＝Ｋ（ＷＯ
，ｎ）で規格化して形成することが有効である。
【００１５】さらに、上記の半導体集積回路の製造方法
において、半導体基板を製造する過程で使用されるマス
クパターンの形成工程で、前記入力トランジスタおよび
出力トランジスタのマスクパターンには、前記規格に従
って規格化されたパターンを使用することが望ましい。
において、半導体基板を製造する過程で使用されるマス
クパターンの形成工程で、前記入力トランジスタおよび
出力トランジスタのマスクパターンには、前記規格に従
って規格化されたパターンを使用することが望ましい。
【００１６】
【作用】上記手段によれば、論理セルのトランジスタ群
は修正が容易なように、電源配線に沿って一定の間隔で
形成される。さらに、トランジスタのチャネル幅方向が
電源配線と直角に成るように配置されているため、トラ
ンジスタ群の配置されている間隔を修正することなく、
各トランジスタのチャネル幅を変更できる。このような
配置の論理セルにおいて、このセルの入力トランジスタ
のチャネル幅を出力トランジスタのチャネル幅より狭く
することにより、（２）式に示すように、入力トランジ
スタの貫通電流が低減でき、セルの消費電力を低く押さ
えることができる。
は修正が容易なように、電源配線に沿って一定の間隔で
形成される。さらに、トランジスタのチャネル幅方向が
電源配線と直角に成るように配置されているため、トラ
ンジスタ群の配置されている間隔を修正することなく、
各トランジスタのチャネル幅を変更できる。このような
配置の論理セルにおいて、このセルの入力トランジスタ
のチャネル幅を出力トランジスタのチャネル幅より狭く
することにより、（２）式に示すように、入力トランジ
スタの貫通電流が低減でき、セルの消費電力を低く押さ
えることができる。
【００１７】一方、論理セルの作動時間においては、セ
ルの入力トランジスタに寄生している容量ＣＩ は、
セル内の配線容量と次のトランジスタの容量のみで、出
力トランジスタに寄生している容量の総和であるＣＬ
に比べて非常に小さい。すなわち、セルの作動時間は、
出力トランジスタの作動時間で律則され、入力トランジ
スタの作動時間の寄与は少ない。従って、（１）式に示
すように、入力トランジスタのチャネル幅の減少に伴い
、入力トランジスタの作動時間は遅くなるが、入力トラ
ンジスタに寄生している容量ＣＩ は小さいためセルの
作動時間の遅れは小さい。このため、入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅より狭
く形成することにより、作動時間が短縮され、かつ消費
電力の増加が抑えられた半導体集積回路が形成される。
ルの入力トランジスタに寄生している容量ＣＩ は、
セル内の配線容量と次のトランジスタの容量のみで、出
力トランジスタに寄生している容量の総和であるＣＬ
に比べて非常に小さい。すなわち、セルの作動時間は、
出力トランジスタの作動時間で律則され、入力トランジ
スタの作動時間の寄与は少ない。従って、（１）式に示
すように、入力トランジスタのチャネル幅の減少に伴い
、入力トランジスタの作動時間は遅くなるが、入力トラ
ンジスタに寄生している容量ＣＩ は小さいためセルの
作動時間の遅れは小さい。このため、入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅より狭
く形成することにより、作動時間が短縮され、かつ消費
電力の増加が抑えられた半導体集積回路が形成される。
【００１８】また、入力トランジスタが直列に接続され
ている論理セルにおいては、（１）式に示すように直列
段数ｎの増加に伴って、入力トランジスタの作動時間の
遅れが大きくなる。そこで、この作動時間の遅れを補償
するために、直列段数の増加に従って入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅に達し
ない範囲で広げることが望ましい。
ている論理セルにおいては、（１）式に示すように直列
段数ｎの増加に伴って、入力トランジスタの作動時間の
遅れが大きくなる。そこで、この作動時間の遅れを補償
するために、直列段数の増加に従って入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅に達し
ない範囲で広げることが望ましい。
【００１９】さらに、上記のように、直列段数の増加に
より、広げられる入力トランジスタのチャネル幅ＷＩ
を、出力トランジスタのチャネル幅ＷＯ と直列段数ｎ
とを変数とした相関関数Ｋ（ＷＯ ，ｎ）で規格化する
ことにより、半導体基板を製造する過程で使用されるマ
スクパターンの修正が容易となる。すなわち、トランジ
スタのチャネル幅を修正し製造する場合は、マスクパタ
ーンの修正が必要であるが、その際、上記相関関数Ｋ（
ＷＯ，ｎ）で規格化されたチャネル幅のトランジスタの
マスクパターンを予め用意しておくことにより、マスク
パターンの修正はこの規格化されたマスクパターンを置
き換えることで済み、修正にかかる時間が大幅に短縮さ
れる。
より、広げられる入力トランジスタのチャネル幅ＷＩ
を、出力トランジスタのチャネル幅ＷＯ と直列段数ｎ
とを変数とした相関関数Ｋ（ＷＯ ，ｎ）で規格化する
ことにより、半導体基板を製造する過程で使用されるマ
スクパターンの修正が容易となる。すなわち、トランジ
スタのチャネル幅を修正し製造する場合は、マスクパタ
ーンの修正が必要であるが、その際、上記相関関数Ｋ（
ＷＯ，ｎ）で規格化されたチャネル幅のトランジスタの
マスクパターンを予め用意しておくことにより、マスク
パターンの修正はこの規格化されたマスクパターンを置
き換えることで済み、修正にかかる時間が大幅に短縮さ
れる。
【００２０】
【実施例】次に本発明の実施例を図面に基づいて説明す
る。
る。
【００２１】図１は、本発明の実施例に係る、絶縁ゲー
ト型トランジスタを備えた半導体集積回路上に形成され
た、論理セルの構成を示すレイアウト図である。本図に
示すように、Ｐｃｈ−Ｔｒの入力トランジスタ１０１、
１０２および出力トランジスタ１０５と、Ｐ型ウェルに
形成されているＮｃｈ−Ｔｒの入力トランジスタ１１１
、１１２および出力トランジスタ１１５とは、電源電位
ＶＤＤおよび接地電位ＶＳＳを供給する電源配線１４１
および１４２に沿って、一定の間隔Ｌで配列されている
。 さらに、これらのトランジスタ１０１〜１１５は、各チ
ャネル幅ＷＩＰ、ＷＯＰ、ＷＩＮおよびＷＯＮの方向が
電源配線１４１および１４２と直角になるように配置さ
れている。本図に示す論理回路は、図２に示すＯＲ回路
であり、２つの入力信号は入力端子１３１、１３２を経
てゲート電極１２０により、直列に接続されたＰｃｈ−
Ｔｒの入力トランジスタ１０１および１０２に印加され
、また並列に接続されたＮｃｈ−Ｔｒの入力トランジス
タ１１１および１１２に印加される。
ト型トランジスタを備えた半導体集積回路上に形成され
た、論理セルの構成を示すレイアウト図である。本図に
示すように、Ｐｃｈ−Ｔｒの入力トランジスタ１０１、
１０２および出力トランジスタ１０５と、Ｐ型ウェルに
形成されているＮｃｈ−Ｔｒの入力トランジスタ１１１
、１１２および出力トランジスタ１１５とは、電源電位
ＶＤＤおよび接地電位ＶＳＳを供給する電源配線１４１
および１４２に沿って、一定の間隔Ｌで配列されている
。 さらに、これらのトランジスタ１０１〜１１５は、各チ
ャネル幅ＷＩＰ、ＷＯＰ、ＷＩＮおよびＷＯＮの方向が
電源配線１４１および１４２と直角になるように配置さ
れている。本図に示す論理回路は、図２に示すＯＲ回路
であり、２つの入力信号は入力端子１３１、１３２を経
てゲート電極１２０により、直列に接続されたＰｃｈ−
Ｔｒの入力トランジスタ１０１および１０２に印加され
、また並列に接続されたＮｃｈ−Ｔｒの入力トランジス
タ１１１および１１２に印加される。
【００２２】これらの入力トランジスタの出力は、Ｐｃ
ｈ−Ｔｒの出力トランジスタ１０５およびＮｃｈ−Ｔｒ
の入力トランジスタ１１５に印加され、これらのトラン
ジスタのドレインは出力端子１３５に、Ａｌ配線１４３
により接続されている。このようにトランジスタ群は、
ポリシリコン製のゲート電極１２０、Ａｌ製の配線１４
３、入力端子１３１および１３２、出力端子１３５とコ
ンタクト１４５で図２に示す論理回路を構成している。
ｈ−Ｔｒの出力トランジスタ１０５およびＮｃｈ−Ｔｒ
の入力トランジスタ１１５に印加され、これらのトラン
ジスタのドレインは出力端子１３５に、Ａｌ配線１４３
により接続されている。このようにトランジスタ群は、
ポリシリコン製のゲート電極１２０、Ａｌ製の配線１４
３、入力端子１３１および１３２、出力端子１３５とコ
ンタクト１４５で図２に示す論理回路を構成している。
【００２３】配列の間隔Ｌは、プロセス固有のデザイン
により決定され、本実施例では、５μｍである。Ｐｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷＯＰと、Ｎｃ
ｈ−Ｔｒの出力トランジスタのチャネル幅ＷＯＮは、こ
の論理セルの出力が駆動するＡｌ配線の寄生容量や、Ｆ
Ｏ数を想定して決定され、本実施例においては、ＷＯＰ
が２０μｍ、ＷＯＮが１２μｍである。これに対し、Ｐ
ｃｈ−Ｔｒの入力トランジスタのチャネル幅ＷＩＰは１
２μｍで、Ｎｃｈ−Ｔｒの入力トランジスタのチャネル
幅ＷＩＮは４μｍで設定されている。
により決定され、本実施例では、５μｍである。Ｐｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷＯＰと、Ｎｃ
ｈ−Ｔｒの出力トランジスタのチャネル幅ＷＯＮは、こ
の論理セルの出力が駆動するＡｌ配線の寄生容量や、Ｆ
Ｏ数を想定して決定され、本実施例においては、ＷＯＰ
が２０μｍ、ＷＯＮが１２μｍである。これに対し、Ｐ
ｃｈ−Ｔｒの入力トランジスタのチャネル幅ＷＩＰは１
２μｍで、Ｎｃｈ−Ｔｒの入力トランジスタのチャネル
幅ＷＩＮは４μｍで設定されている。
【００２４】本実施例のＰｃｈ−Ｔｒの入力トランジス
タの貫通電流Ｉｓは、前述した（２）式を用いて以下の
通り算出できる。
タの貫通電流Ｉｓは、前述した（２）式を用いて以下の
通り算出できる。
【００２５】
Ｉｓ＝１／８× βＰ０×ＷＩＰ／ｎ ×
（ＶＤＤ−２×Ｖｔｈ）２ ＝１／８
×１５μ×１２／２×（５−２×０．５）２
＝１８０ μＡ
・・・
（３）ここで単位長さ当たりのＰｃｈ−Ｔｒの入力ト
ランジスタの電流増幅率βＰ０は、１５μＡ／Ｖ２ ／
μｍとし、電源電位ＶＤＤは５Ｖ、作動限界電位Ｖｔｈ
は０．１×ＶＤＤとした。これに対し、図７に示す、入
力トランジスタのチャネル幅ＷＩＰが、出力トランジス
タのチャネル幅ＷＯＰと等しく２０μｍのＰｃｈ−Ｔｒ
の入力トランジスタの貫通電流Ｉｓは以下の通り算出さ
れる。
（ＶＤＤ−２×Ｖｔｈ）２ ＝１／８
×１５μ×１２／２×（５−２×０．５）２
＝１８０ μＡ
・・・
（３）ここで単位長さ当たりのＰｃｈ−Ｔｒの入力ト
ランジスタの電流増幅率βＰ０は、１５μＡ／Ｖ２ ／
μｍとし、電源電位ＶＤＤは５Ｖ、作動限界電位Ｖｔｈ
は０．１×ＶＤＤとした。これに対し、図７に示す、入
力トランジスタのチャネル幅ＷＩＰが、出力トランジス
タのチャネル幅ＷＯＰと等しく２０μｍのＰｃｈ−Ｔｒ
の入力トランジスタの貫通電流Ｉｓは以下の通り算出さ
れる。
【００２６】
Ｉｓ＝１／８×１５μ×２０／２×（５−２×
０．５）２ ＝３００ μＡ
・・・ （４）このように、本実施例
において、貫通電流Ｉｓを従来に比べ約４０％も減らす
ことができる。
０．５）２ ＝３００ μＡ
・・・ （４）このように、本実施例
において、貫通電流Ｉｓを従来に比べ約４０％も減らす
ことができる。
【００２７】一方、この論理セルの入力から出力までの
遅延時間は、下式で表される。
遅延時間は、下式で表される。
【００２８】
Ｔｄｒ ＝ Ｔｉｆ ＋ Ｔ
ｏｒ Ｔｄｆ ＝ Ｔｉｒ ＋
Ｔｏｆ ・・・
（５）ここで、Ｔｄｒ、Ｔｄｆは入力から出力まで
の立ち上がり、立ち下がりの遅延時間を示す。また、Ｔ
ｉｆ、Ｔｉｒは入力トランジスタの立ち上がり、立ち下
がりの遅延時間、Ｔｏｒ、Ｔｏｆは出力トランジスタの
立ち上がり、立ち下がりの遅延時間を示す。各トランジ
スタの遅延時間は過渡時間ｔと、トランジスタ単体の遅
延時間Ｔｏとで表され、各々のトランジスタ単体の遅延
時間が同一と仮定すると、立ち下がりの遅延時間Ｔｄｆ
は以下のようになる。
ｏｒ Ｔｄｆ ＝ Ｔｉｒ ＋
Ｔｏｆ ・・・
（５）ここで、Ｔｄｒ、Ｔｄｆは入力から出力まで
の立ち上がり、立ち下がりの遅延時間を示す。また、Ｔ
ｉｆ、Ｔｉｒは入力トランジスタの立ち上がり、立ち下
がりの遅延時間、Ｔｏｒ、Ｔｏｆは出力トランジスタの
立ち上がり、立ち下がりの遅延時間を示す。各トランジ
スタの遅延時間は過渡時間ｔと、トランジスタ単体の遅
延時間Ｔｏとで表され、各々のトランジスタ単体の遅延
時間が同一と仮定すると、立ち下がりの遅延時間Ｔｄｆ
は以下のようになる。
【００２９】
Ｔｄｆ ＝ ｔｒ ＋
ｔｆ ＋ ３×Ｔｏ ・・・ （６
）ここで、前述した過渡時間の近似式（１）を導入する
と、Ｔｄｆは以下の通り表される。
ｔｆ ＋ ３×Ｔｏ ・・・ （６
）ここで、前述した過渡時間の近似式（１）を導入する
と、Ｔｄｆは以下の通り表される。
【００３０】
Ｔｄｆ ＝ ４×ＣＩ ／（βＰ
０×ＷＩＰ／ｎ × ＶＤＤ）
＋ ４×ＣＬ ／（βＮ０×ＷＯＮ／
ｎ × ＶＤＤ）
＋ ３×Ｔｏ
・・・ （７）上記において、Ｃ
Ｉ は入力トランジスタに寄生している容量でセル内の
配線容量と次のトランジスタの容量の和である。ＣＬ
は、出力トランジスタに寄生している容量の総和で、次
のセルとをつなぐＡｌ配線の容量、このセルに接続され
ているセルの数、すなわちＦＯ数による容量などのこの
セルの出力に寄生している容量の総和である。βＮ０は
単位長さ当たりのＮｃｈ−Ｔｒの入力トランジスタの電
流増幅率で、３０μＡ／Ｖ２ ／μｍとする。 ＣＩ を０．１ｐＦ、ＣＬ を１ｐＦ、Ｔｏを０．３ｎ
ｓとし、さらに、前述したＰｃｈ−Ｔｒの入力トランジ
スタの電流増幅率βＰ０の値、１５μＡ／Ｖ２ ／μｍ
、電源電位ＶＤＤの値５Ｖを用いて（７）式によりＴｄ
ｆを算出すると、 Ｔｄｆ ＝ ４×０．１／（１５
μ×１２／２ × ５）
＋ ４×１．０／（３０μ×１２／１ ×
５） ＋ ３×
０．３ ＝ ４．０
ｎｓ ・
・・ （８）なお、ここでＰｃｈ−Ｔｒの入力トラン
ジスタのチャネル幅ＷＩＰは１２μｍ、Ｎｃｈ−Ｔｒの
出力トランジスタのチャネル幅ＷＯＰも１２μｍである
。
０×ＷＩＰ／ｎ × ＶＤＤ）
＋ ４×ＣＬ ／（βＮ０×ＷＯＮ／
ｎ × ＶＤＤ）
＋ ３×Ｔｏ
・・・ （７）上記において、Ｃ
Ｉ は入力トランジスタに寄生している容量でセル内の
配線容量と次のトランジスタの容量の和である。ＣＬ
は、出力トランジスタに寄生している容量の総和で、次
のセルとをつなぐＡｌ配線の容量、このセルに接続され
ているセルの数、すなわちＦＯ数による容量などのこの
セルの出力に寄生している容量の総和である。βＮ０は
単位長さ当たりのＮｃｈ−Ｔｒの入力トランジスタの電
流増幅率で、３０μＡ／Ｖ２ ／μｍとする。 ＣＩ を０．１ｐＦ、ＣＬ を１ｐＦ、Ｔｏを０．３ｎ
ｓとし、さらに、前述したＰｃｈ−Ｔｒの入力トランジ
スタの電流増幅率βＰ０の値、１５μＡ／Ｖ２ ／μｍ
、電源電位ＶＤＤの値５Ｖを用いて（７）式によりＴｄ
ｆを算出すると、 Ｔｄｆ ＝ ４×０．１／（１５
μ×１２／２ × ５）
＋ ４×１．０／（３０μ×１２／１ ×
５） ＋ ３×
０．３ ＝ ４．０
ｎｓ ・
・・ （８）なお、ここでＰｃｈ−Ｔｒの入力トラン
ジスタのチャネル幅ＷＩＰは１２μｍ、Ｎｃｈ−Ｔｒの
出力トランジスタのチャネル幅ＷＯＰも１２μｍである
。
【００３１】一方、図７に示す従来の論理セル構成にお
いては、Ｐｃｈ−Ｔｒの入力トランジスタのチャネル幅
ＷＩＰは、出力トランジスタのチャネル幅ＷＯＰと等し
く２０μｍであり、上記と同様に計算すると、
Ｔｄｆ ＝ ４×０．１／（１５μ×２０
／２ × ５）
＋ ４×１．０／（３０μ×１２／１ × ５）
＋ ３×０．３
＝ ３．６ ｎｓ
・・・
（９）となり、本実施例と比較し１０％ほど遅延時間を
短縮すつことが可能である。しかしながら、上記（８）
、（９）式において、ＣＩ ／ＣＬ は０．１程度とし
ているが、実際の集積回路では比較にならない程小さい
。従って、遅延時間の差は上記数値より小さいものとな
る。このように、本実施例に係る論理セルでは、従来の
構成の論理セルに対し、消費電力の増加を抑えながら、
ほぼ同等の遅延時間を実現できると考えられる。
いては、Ｐｃｈ−Ｔｒの入力トランジスタのチャネル幅
ＷＩＰは、出力トランジスタのチャネル幅ＷＯＰと等し
く２０μｍであり、上記と同様に計算すると、
Ｔｄｆ ＝ ４×０．１／（１５μ×２０
／２ × ５）
＋ ４×１．０／（３０μ×１２／１ × ５）
＋ ３×０．３
＝ ３．６ ｎｓ
・・・
（９）となり、本実施例と比較し１０％ほど遅延時間を
短縮すつことが可能である。しかしながら、上記（８）
、（９）式において、ＣＩ ／ＣＬ は０．１程度とし
ているが、実際の集積回路では比較にならない程小さい
。従って、遅延時間の差は上記数値より小さいものとな
る。このように、本実施例に係る論理セルでは、従来の
構成の論理セルに対し、消費電力の増加を抑えながら、
ほぼ同等の遅延時間を実現できると考えられる。
【００３２】さらに、図６に示すような複雑な論理回路
を実現するセルにおいては、入力トランジスタには、入
力信号のみを扱うトランジスタに加えて、この入力信号
により中間の論理を構成する中間のトランジスタも含ま
れている。このようなセルにおいては、中間のトランジ
スタのチャネル幅も狭くなることにより、中間のトラン
ジスタの貫通電流が減少する。さらに、入力信号を扱う
トランジスタに寄生する容量も減少するため、入力信号
を扱うトランジスタの遅延時間は、従来の構成のセルと
ほぼ同等に短縮される。このように、複雑な論理回路を
実現するセルに本発明を適用する場合には、従来のセル
に比べ消費電力の増加が非常に抑制され、かつ遅延時間
が短縮されたセルを提供できる。また、トランジスタの
チャネル幅を狭くすることにより、セル内部の充放電流
および短絡電流の減少も見込まれ、半導体チップとして
の消費電力は、従来の半分程度になると考えられる。
を実現するセルにおいては、入力トランジスタには、入
力信号のみを扱うトランジスタに加えて、この入力信号
により中間の論理を構成する中間のトランジスタも含ま
れている。このようなセルにおいては、中間のトランジ
スタのチャネル幅も狭くなることにより、中間のトラン
ジスタの貫通電流が減少する。さらに、入力信号を扱う
トランジスタに寄生する容量も減少するため、入力信号
を扱うトランジスタの遅延時間は、従来の構成のセルと
ほぼ同等に短縮される。このように、複雑な論理回路を
実現するセルに本発明を適用する場合には、従来のセル
に比べ消費電力の増加が非常に抑制され、かつ遅延時間
が短縮されたセルを提供できる。また、トランジスタの
チャネル幅を狭くすることにより、セル内部の充放電流
および短絡電流の減少も見込まれ、半導体チップとして
の消費電力は、従来の半分程度になると考えられる。
【００３３】図３は、本実施例に係る３入力ＯＲ回路の
論理セルのレイアウを示している。
論理セルのレイアウを示している。
【００３４】本図の論理セルは、図４に示す３入力ＯＲ
回路を構成している。このＯＲ回路においては、Ｐｃｈ
−Ｔｒの入力トランジスタ１０１、１０２および１０３
は直列に接続されている。このため、図３に示すように
セルの構成においても、入力トランジスタが１段追加さ
れ、３段となっており、さらに、入力トランジスタのチ
ャネル幅ＷＩＰは１６μｍと、図１に示した論理セルの
ＷＩＰより、大きく設定している。その他の構成につい
ては、図１に示した論理セルと同等につき説明を省略す
る。ＷＩＰを図１の論理セルより大きくした理由は、こ
の回路のＰｃｈ−Ｔｒの直列段数ｎは３段であり、（１
）式に示したように、過渡時間ｔｒ は、βＰ０×ＷＩ
Ｐ／ｎに反比例するため、ｎの増加に従い大きくなり、
この過渡時間ｔｒ の増加を補償するためである。
回路を構成している。このＯＲ回路においては、Ｐｃｈ
−Ｔｒの入力トランジスタ１０１、１０２および１０３
は直列に接続されている。このため、図３に示すように
セルの構成においても、入力トランジスタが１段追加さ
れ、３段となっており、さらに、入力トランジスタのチ
ャネル幅ＷＩＰは１６μｍと、図１に示した論理セルの
ＷＩＰより、大きく設定している。その他の構成につい
ては、図１に示した論理セルと同等につき説明を省略す
る。ＷＩＰを図１の論理セルより大きくした理由は、こ
の回路のＰｃｈ−Ｔｒの直列段数ｎは３段であり、（１
）式に示したように、過渡時間ｔｒ は、βＰ０×ＷＩ
Ｐ／ｎに反比例するため、ｎの増加に従い大きくなり、
この過渡時間ｔｒ の増加を補償するためである。
【００３５】このように、直列段数ｎの増加に従って、
入力トランジスタのチャネル幅を、出力トランジスタの
チャネル幅の範囲内で増加させることが望ましい。さら
に、本実施例においては、ＷＩＰを以下の相関関数にて
規格化して、トランジスタを形成している。
入力トランジスタのチャネル幅を、出力トランジスタの
チャネル幅の範囲内で増加させることが望ましい。さら
に、本実施例においては、ＷＩＰを以下の相関関数にて
規格化して、トランジスタを形成している。
【００３６】
ＷＯＰ ＝ ｋ（ｎ）× ＷＩ
Ｐ ・・・ （１０
）ここで、ｋ（ｎ）は相関係数で、ｎ＝１の時２．５、
ｎ＝２の時１．６７、ｎ＝３の時１．２５、さらに、ｎ
＝４の時１．０としている。なお、本実施例では直列段
数は４段が最大と仮定して係数を設定しているが、直列
段数の最大値およびその他のファクターにより、この係
数は変更されるものである。
Ｐ ・・・ （１０
）ここで、ｋ（ｎ）は相関係数で、ｎ＝１の時２．５、
ｎ＝２の時１．６７、ｎ＝３の時１．２５、さらに、ｎ
＝４の時１．０としている。なお、本実施例では直列段
数は４段が最大と仮定して係数を設定しているが、直列
段数の最大値およびその他のファクターにより、この係
数は変更されるものである。
【００３７】上記式（１０）により各サイズのトランジ
スタは、図５に示すような基本セルに規格化される。図
５において、基本セル４０５はｎ＝１の時でＷＩＰが８
μｍ、基本セル４０６はｎ＝２の時でＷＩＰが１２μｍ
、基本セル４０７はｎ＝３の時でＷＩＰが１６μｍ、基
本セル４０８はｎ＝４の時でＷＩＰが２０μｍで出力ト
ランジスタの基本セルを兼ねている。Ｎｃｈ−Ｔｒにつ
いても、同様の基本セル群４１６〜４１９が用意でき、
さらに、上記の基本セルに応じたソースおよびドレイン
となるセル群４０１〜４０４および４１１〜４１５、ゲ
ート電極であるポリシリコン電極のセル群４２１〜４２
６を事前に用意することが可能となる。このような基本
セルを使用し、論理セルを構成することにより、この論
理セルの構成を変える場合に、すでに用意してあるセル
群から、対応するセルを選択することができる。従って
、半導体集積回路を製造する際に使用されるマスクパタ
ーンの形成工程において、上記の基本セルに対応するマ
スクパターンを準備しておくことができる。そして、論
理セルの構成が変更となったときは、準備しておいたマ
スクパターンを使用し、短時間で容易に修正したマスク
パターンを形成でき、構成の変更に柔軟に対応できる。
スタは、図５に示すような基本セルに規格化される。図
５において、基本セル４０５はｎ＝１の時でＷＩＰが８
μｍ、基本セル４０６はｎ＝２の時でＷＩＰが１２μｍ
、基本セル４０７はｎ＝３の時でＷＩＰが１６μｍ、基
本セル４０８はｎ＝４の時でＷＩＰが２０μｍで出力ト
ランジスタの基本セルを兼ねている。Ｎｃｈ−Ｔｒにつ
いても、同様の基本セル群４１６〜４１９が用意でき、
さらに、上記の基本セルに応じたソースおよびドレイン
となるセル群４０１〜４０４および４１１〜４１５、ゲ
ート電極であるポリシリコン電極のセル群４２１〜４２
６を事前に用意することが可能となる。このような基本
セルを使用し、論理セルを構成することにより、この論
理セルの構成を変える場合に、すでに用意してあるセル
群から、対応するセルを選択することができる。従って
、半導体集積回路を製造する際に使用されるマスクパタ
ーンの形成工程において、上記の基本セルに対応するマ
スクパターンを準備しておくことができる。そして、論
理セルの構成が変更となったときは、準備しておいたマ
スクパターンを使用し、短時間で容易に修正したマスク
パターンを形成でき、構成の変更に柔軟に対応できる。
【００３８】なお、本実施例におけるゲート電極はポリ
シリコンであるが、これが他の金属であっても良く、配
置間隔Ｌおよび各チャネル幅を限定するものでもない。 さらに、相関関数Ｋ（Ｗｏ，ｎ）を特定するものでもな
い。また、Ｐｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒの配置が逆であ
っても、ウェル領域がＰｃｈ側であってもよく、さらに
論理回路はＯＲ回路に限らず、種々の論理回路に対し本
発明は適用できる。
シリコンであるが、これが他の金属であっても良く、配
置間隔Ｌおよび各チャネル幅を限定するものでもない。 さらに、相関関数Ｋ（Ｗｏ，ｎ）を特定するものでもな
い。また、Ｐｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒの配置が逆であ
っても、ウェル領域がＰｃｈ側であってもよく、さらに
論理回路はＯＲ回路に限らず、種々の論理回路に対し本
発明は適用できる。
【００３９】
【発明の効果】以上説明したように、本発明は、論理セ
ルのトランジスタ群を電源配線に沿って一定の間隔で形
成し、入力トランジスタのチャネル幅を、出力トランジ
スタのチャネル幅より狭く設定するものであり、従来の
構成による論理セルに比べ、消費電力の増加を抑えなが
ら作動時間の高速化を図ることができる。この論理セル
を備えた半導体集積回路は消費電力の低減が可能であり
、ラップトップ型コンピュータなどの供給電力の限られ
た用途に最適な半導体集積回路を供給できる。
ルのトランジスタ群を電源配線に沿って一定の間隔で形
成し、入力トランジスタのチャネル幅を、出力トランジ
スタのチャネル幅より狭く設定するものであり、従来の
構成による論理セルに比べ、消費電力の増加を抑えなが
ら作動時間の高速化を図ることができる。この論理セル
を備えた半導体集積回路は消費電力の低減が可能であり
、ラップトップ型コンピュータなどの供給電力の限られ
た用途に最適な半導体集積回路を供給できる。
【００４０】さらに、トランジスタのチャネル幅を相関
関数で規格化した基本セルで、論理セルを構成すること
により、論理セルの構成の修正に容易、かつ迅速に対応
することができる。
関数で規格化した基本セルで、論理セルを構成すること
により、論理セルの構成の修正に容易、かつ迅速に対応
することができる。
【図１】 本発明の一実施例に係る論理セルの構成を
示すレイアウト図である。
示すレイアウト図である。
【図２】 図１に示す論理セルの回路（ＯＲ回路）図
である。
である。
【図３】 本発明の他の実施例に係る論理セルの構成
を示すレイアウト図である。
を示すレイアウト図である。
【図４】 図３に示す論理セルの回路（ＯＲ回路）図
である。
である。
【図５】 図１および図３に示す論理セルのトランジ
スタを構成する基本セルの外形を示す平面図である。
スタを構成する基本セルの外形を示す平面図である。
【図６】 多段の入力および中段トランジスタを含む
論理回路を示す回路図である。
論理回路を示す回路図である。
【図７】 従来のゲートアレイ手法による論理セル（
ＯＲ回路）の構成を示す平面図である。
ＯＲ回路）の構成を示す平面図である。
【図８】 従来の手作業による論理セル（ＯＲ回路）
の構成を示す平面図である。
の構成を示す平面図である。
１０１，１０２，１０３・・・Ｐチャンネル型の入力ト
ランジスタ １０５ ・・・Ｐチャ
ンネル型の出力トランジスタ １１１，１１２，１１３・・・Ｎチャンネル型の入力ト
ランジスタ １１５ ・・・Ｎチャ
ンネル型の出力トランジスタ １２０ ・・・ポリシ
リコン製ゲート電極 １３１，１３２，１３３・・・入力端子１３５
・・・出力端子１４１，１４
２ ・・・電源配線１４３
・・・Ａｌ配線１４５
・・・コンタクト１５０
・・・ウェル領域４０１〜
４０４ ・・・Ｐチャンネル型トランジ
スタのソース／ドレイン 用基本セル ４０５〜４０８ ・・・Ｐチャンネル型
トランジスタの基本セル ４１１〜４１５ ・・・Ｎチャンネル型
トランジスタのソース／ドレイン 用基本セル ４１６〜４１９ ・・・Ｎチャンネル型
トランジスタの基本セル ４２１〜４２５ ・・・ゲート電極用の
基本セル５０１〜５０６ ・・・インバ
ータ回路５０７〜５１０ ・・・トラン
スミッション回路５１１，５１２ ・・
・２入力ＮＡＮＤ回路５１３
・・・リセット入力端子５１４
・・・データ入力端子５１５
・・・クロック入力端子５
１６，５１７ ・・・出力端子ＷＩＰ，
ＷＩＮ ・・・入力トランジス
タのチャネル幅 ＷＯＰ，ＷＯＮ ・・・出力ト
ランジスタのチャネル幅
ランジスタ １０５ ・・・Ｐチャ
ンネル型の出力トランジスタ １１１，１１２，１１３・・・Ｎチャンネル型の入力ト
ランジスタ １１５ ・・・Ｎチャ
ンネル型の出力トランジスタ １２０ ・・・ポリシ
リコン製ゲート電極 １３１，１３２，１３３・・・入力端子１３５
・・・出力端子１４１，１４
２ ・・・電源配線１４３
・・・Ａｌ配線１４５
・・・コンタクト１５０
・・・ウェル領域４０１〜
４０４ ・・・Ｐチャンネル型トランジ
スタのソース／ドレイン 用基本セル ４０５〜４０８ ・・・Ｐチャンネル型
トランジスタの基本セル ４１１〜４１５ ・・・Ｎチャンネル型
トランジスタのソース／ドレイン 用基本セル ４１６〜４１９ ・・・Ｎチャンネル型
トランジスタの基本セル ４２１〜４２５ ・・・ゲート電極用の
基本セル５０１〜５０６ ・・・インバ
ータ回路５０７〜５１０ ・・・トラン
スミッション回路５１１，５１２ ・・
・２入力ＮＡＮＤ回路５１３
・・・リセット入力端子５１４
・・・データ入力端子５１５
・・・クロック入力端子５
１６，５１７ ・・・出力端子ＷＩＰ，
ＷＩＮ ・・・入力トランジス
タのチャネル幅 ＷＯＰ，ＷＯＮ ・・・出力ト
ランジスタのチャネル幅
Claims (4)
- 【請求項１】 第１導電型の絶縁ゲート型トランジス
タ群、および第２導電型の絶縁ゲート型トランジスタ群
で構成される論理セルを備えた半導体集積回路において
、前記トランジスタ群は出力トランジスタと、この出力
トランジスタへ印加される信号を生成する入力トランジ
スタとで構成されており、これらのトランジスタは、電
源配線に沿って一定の間隔で、この電源配線に対し、前
記出力および入力トランジスタのチャネル幅方向が直角
に成るように形成されており、前記入力トランジスタの
チャネル幅は、前記出力トランジスタのチャネル幅より
狭いことを特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路にお
いて、前記論理セルは直列に接続された入力トランジス
タを有しており、この直列段数の増加に従って、前記入
力トランジスタは、そのチャネル幅が拡幅されて形成さ
れていることを特徴とする半導体集積回路。 - 【請求項３】 請求項２に記載の半導体集積回路にお
いて、前記入力トランジスタは、そのチャネル幅ＷＩ
が前記出力トランジスタのチャネル幅ＷＯ と、前記直
列段数ｎとを変数とした相関関数Ｋ（ＷＯ 、ｎ）で規
格化されて形成されていることを特徴とする半導体集積
回路。 - 【請求項４】 請求項３に記載の半導体集積回路基板
を製造する過程で使用されるマスクパターンの形成工程
において、前記入力トランジスタおよび出力トランジス
タのマスクパターンとしては、前記相関関数で規格化さ
れたパターンが使用されることを特徴とする半導体集積
回路の製造方法。
Priority Applications (4)
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|---|---|---|---|
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| EP91303458A EP0453279B1 (en) | 1990-04-20 | 1991-04-18 | Semi-conductor integrated circuit |
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| KR1019910006195A KR910019208A (ko) | 1990-04-20 | 1991-04-18 | 반도체 집적회로 및 그 제조방법 |
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Family Applications (1)
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|---|---|---|---|
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