JP2003158189A - マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法 - Google Patents

マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法

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JP2003158189A JP2001356864A JP2001356864A JP2003158189A JP 2003158189 A JP2003158189 A JP 2003158189A JP 2001356864 A JP2001356864 A JP 2001356864A JP 2001356864 A JP2001356864 A JP 2001356864A JP 2003158189 A JP2003158189 A JP 2003158189A
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Abstract

(57)【要約】 【課題】マクロセルに仮想電源供給線及び高しきい値電
圧のリーク電流遮断用ＭＩＳトランジスタを備える必要
がないようにする。 【解決手段】仮想電源供給線及び高しきい値電圧のリー
ク電流遮断用ＭＯＳトランジスタを含まないマクロセル
２０Ａと、高しきい値電圧のリーク電流遮断用ＭＯＳト
ランジスタセル５１とがチップ５０上に配置されてい
る。トランジスタセル５１は、そのゲートライン５１Ｇ
が長手方向であり、マクロセル２０Ａの矩形セル枠の一
辺に沿って配置され、そのドレイン領域５１Ｄが外部接
続用ＶＤＤパッド６０及び６１に接続され、ゲートライ
ン５１ＧがＩ／Ｏセル７３に接続され、ソース領域５１
Ｓがマクロセル２０ＡのＶＤＤ端子に接続されている。
このＶＤＤ端子は仮想電源供給線Ｖ＿ＶＤＤの端子とし
て機能する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチスレショー
ルド電圧ＭＩＳ集積回路装置及びその回路設計方法に係
り、特に低しきい値電圧ＭＩＳトランジスタを備えた回
路とスタンバイ時に該回路に流れるリーク電流を遮断す
るための高しきい値電圧ＭＩＳトランジスタとを備えた
マルチスレショールド電圧ＭＩＳ（特にＣＭＯＳ）集積
回路装置及びその回路設計方法に関する。
【０００２】
【従来の技術】近年、携帯電子機器の高速化、及び、長
時間バッテリー駆動するための低消費電力化が要求され
ている。ＣＭＯＳ ＬＳＩでは、消費電力が電源電圧の
２乗に比例するので、電源電圧を下げることにより低消
費電力化を達成することができる。しかし、電源電圧を
下げると、ＭＯＳトランジスタの動作速度が低下する。
そこで、ＭＯＳトランジスタのしきい値電圧を低下させ
ることによりこの動作速度を向上させている。
【０００３】しかし、しきい値電圧を低下させると、ス
タンバイ時におけるＭＯＳトランジスタのリーク電流が
増加するので、低消費電力化が妨げられる。この問題を
解決するために、図７（Ａ）又は図７（Ｂ）に示すよう
なＭＴＣＭＯＳ（Multithreshold Voltage CMOS）回路
が用いられている。
【０００４】図７（Ａ）の回路では、仮想電源電位Ｖ＿
ＶＤＤ供給線とグランド電位ＶＳＳ供給線との間に、低
しきい値電圧のＭＯＳトランジスタを備えた論理回路１
０が接続され、仮想電源電位Ｖ＿ＶＤＤ供給線と電源電
位ＶＤＤ供給線との間に、高しきい値電圧のリーク電流
遮断用ＰＭＯＳトランジスタＴ１が接続されている。ア
クティブ時には電力制御信号＊ＰＣＮＴが低レベルにさ
れてＰＭＯＳトランジスタＴ１がオンになり、これによ
りＶ＿ＶＤＤ供給線の電位がＶＤＤ、例えば１．８Ｖと
なり、スタンバイ時には電力制御信号＊ＰＣＮＴが高レ
ベルにされてＰＭＯＳトランジスタＴ１がオフになり、
これにより論理回路１０のリーク電流が遮断される。
【０００５】図７（Ｂ）の回路では、仮想電源電位Ｖ＿
ＶＤＤ供給線と電源電位ＶＤＤ供給線との間に、高しき
い値電圧のリーク電流遮断用ＰＭＯＳトランジスタＴ２
が接続され、さらに、仮想グランド電位Ｖ＿ＶＳＳ供給
線とグランド電位ＶＳＳ供給線との間に、高しきい値電
圧のリーク電流遮断用ＮＭＯＳトランジスタＴ３が接続
されている。アクティブ時には相補的な電力制御信号＊
ＰＣＮＴ及びＰＣＮＴがそれぞれ低レベル及び高レベル
にされてＰＭＯＳトランジスタＴ２及びＮＭＯＳトラン
ジスタＴ３がオンになり、スタンバイ時には電力制御信
号＊ＰＣＮＴ及びＰＣＮＴがそれぞれ高レベル及び低レ
ベルにされてＰＭＯＳトランジスタＴ２及びＮＭＯＳト
ランジスタＴ３がオフになり、これにより論理回路１０
のリーク電流が遮断される。
【０００６】以下、図７（Ａ）のリーク電流遮断回路を
有する場合について説明するが、図７（Ｂ）のリーク電
流遮断回路を有する場合についても同様である。
【０００７】図８に示す如く、マクロ２０は、Ｎ個のセ
ル列２１〜２Ｎを備え、各セル列は例えば、図９に示す
如くゲートに＊ＰＣＮＴが供給される高しきい値電圧の
リーク電流遮断用ＰＭＯＳトランジスタと低しきい値電
圧のＭＯＳトランジスタからなる論理ゲートとを備えた
多数のスタンダードセル３１、３２、３３、・・・、又
は、図１０に示す如く高しきい値電圧のリーク電流遮断
用ＰＭＯＳトランジスタのみ備えたスタンダードセル３
０と低しきい値電圧のＭＯＳトランジスタからなるＮＡ
ＮＤゲートセル３１Ａ、インバータセル３２Ａ、・・・
などのスタンダードセルとで構成されている。リーク電
流遮断用スタンダードセル３０は、１つのセル列に複数
個配置されている。
【０００８】
【発明が解決しようとする課題】マクロをＩＰ（Intell
ectual Property）として他社から購入した場合、これ
にリーク電流遮断用ＭＯＳトランジスタが含まれていな
ければ図９又は図１０に示すようにこれを挿入しなけれ
ばならず、マクロがリーク電流遮断用ＭＯＳトランジス
タを備えている場合であっても、スタンバイ時の低消費
電力化を犠牲にして高集積化を図るためには各セルから
リーク電流遮断用ＭＯＳトランジスタを削除し又は各セ
ル列からリーク電流遮断用セルを削除しなければならな
い。
【０００９】また、図９の回路の場合、論理ゲート毎
に、高速化を妨げないようこれに流れる電流にマージン
を考慮してリーク電流遮断用ＭＯＳトランジスタのゲー
ト幅が決定されるので、回路全体としてマージンが必要
以上に大きくなって、マクロの基板上占有面積が増大す
る。図１０の回路の場合には、リーク電流遮断用セルに
論理ゲートが備えられていないので、無駄な領域が増え
て、マクロの基板上占有面積が増大する。
【００１０】本発明の目的は、このような問題点に鑑
み、マクロに仮想電源供給線及び高しきい値電圧のリー
ク電流遮断用ＭＩＳトランジスタを備える必要がないマ
ルチスレショールド電圧ＭＩＳ集積回路装置及びその回
路設計方法を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】本発明
によるマルチスレショールド電圧ＭＩＳ集積回路装置の
一態様では、しきい値電圧Ｖｔｈ１のＭＩＳトランジス
タを含む内部回路と、該内部回路に接続された仮想電源
供給線とを含むマクロと、ゲートラインが長手方向であ
り、該マクロのマクロ枠の辺に沿って形成され、しきい
値電圧が該Ｖｔｈ１と異なり、電流路の一端及び他端が
それぞれ電源供給線及び該仮想電源供給線に接続され、
該ゲートラインが電力制御線に接続されたリーク電流遮
断用ＭＩＳトランジスタセルと、が基板上に配置されて
いる。
【００１２】この構成によれば、仮想電源供給線及びリ
ーク電流遮断用ＭＩＳトランジスタを備えていないマク
ロの電源供給線を仮想電源供給線として用いることがで
きる。また、これにより、マルチスレショールド電圧Ｍ
ＩＳ集積回路装置の設計時間を短縮することができる。
さらに、マクロの消費電流に応じてリーク電流遮断用Ｍ
ＩＳトランジスタセルの長さなどのサイズを適当に定め
ることにより、従来よりも基板上占有面積を低減するこ
とが可能である。
【００１３】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００１５】［第１実施形態］図１は、本発明の第１実
施形態のマルチスレショールド電圧ＭＯＳ集積回路装置
のチップ上概略レイアウト図である。
【００１６】半導体チップ５０上には、マクロ２０Ａ、
２０Ｂ及び２０Ｃが配置され、これらはいずれも図７
（Ａ）又は（Ｂ）のようなリーク電流遮断回路を含ま
ず、例えばＩＰとして他社から購入したものである。マ
クロ２０Ａ〜２０Ｃはそれぞれ例えばメモリ、ＤＳＰ及
びＣＰＵである。本発明では、マクロ２０Ａ〜２０Ｃ内
の電源電位ＶＤＤ及びＶＳＳの供給線をそれぞれ仮想電
源電位Ｖ＿ＶＤＤ及びＶ＿ＶＳＳの供給線として用いる
かどうかは、これらをこれらと独立なリーク電流遮断回
路に接続するかどうかにより定まる。本第１実施形態で
は、マクロ２０Ａ〜２０Ｃ内のＶＤＤ供給線がＶ＿ＶＤ
Ｄ供給線として用いられるので、これらのＶＤＤをＶ＿
ＶＤＤと表記する。
【００１７】マクロ２０Ａ〜２０Ｃのマクロ枠はいずれ
も矩形であり、各マクロ枠の辺に沿って高しきい値電圧
のリーク電流遮断用ＮＭＯＳトランジスタセルが配置さ
れている。
【００１８】すなわち、マクロ２０Ａのマクロ枠の外周
部には、このマクロ枠の３辺に沿ってＰＭＯＳトランジ
スタセル５１〜５３が配置されている。セル５１は、マ
クロ２０Ａのマクロ枠の一辺に平行なゲートライン５１
Ｇと、ゲートライン５１Ｇの両側のバルクに形成された
ソース領域５１Ｓ及びドレイン領域５１Ｄとを備え、セ
ル５１の長手方向がゲートライン５１Ｇの方向に一致し
ている。半導体チップ５０の縁部に記載された各矩形は
Ｉ／Ｏセルであり、外部電源電位供給用パッド、又は、
外部信号Ｉ／Ｏパッド及びＩ／Ｏバッファゲートであ
る。
【００１９】ＰＭＯＳトランジスタセル５１とマクロ２
０Ａとの関係は、図７（Ａ）のＰＭＯＳトランジスタＴ
１と論理回路１０との関係と同じであり、ＰＭＯＳトラ
ンジスタセル５１のソース領域５１Ｓは外部接続用ＶＤ
Ｄパッド６０及び６１に接続され、ゲートライン５１Ｇ
はＩ／Ｏセル７３に接続され、ドレイン領域５１Ｄはマ
クロ２０ＡのＶ＿ＶＤＤ端子に接続されている。Ｉ／Ｏ
セル７３は、パッド７３ａと、入力端がパッド７３ａに
接続され出力端がゲートライン５１Ｇに接続されたバッ
ファゲート７３ｂとからなる。マクロ２０Ａ内の不図示
のＶＳＳ供給線は、半導体チップ５０の縁部に形成され
たＶＳＳパッドに接続されている。
【００２０】パッド７３ａには外部から電力制御信号＊
ＰＣＮＴが供給され、アクティブ時には電力制御信号＊
ＰＣＮＴが低レベルにされてＰＭＯＳトランジスタセル
５１がオンになり、ＶＤＤパッド６０及び６１に印加さ
れた電源電位ＶＤＤはＰＭＯＳトランジスタセル５１を
介しマクロ２０Ａ内のＶ＿ＶＤＤ線に供給される。スタ
ンバイ時には、電力制御信号＊ＰＣＮＴが低レベルにさ
れてＰＭＯＳトランジスタセル５１がオフになり、マク
ロ２０Ａ内のオフ状態の低しきい値電圧ＭＯＳトランジ
スタにリーク電流が流れるのが阻止される。
【００２１】ＰＭＯＳトランジスタセル５２〜５４につ
いてもＰＭＯＳトランジスタセル５１と同様である。
【００２２】マクロ２０Ｂ及び２０Ｃについてもマクロ
２０Ａと同様であり、マクロ２０Ｂのマクロ枠の３辺に
沿ってそれぞれＰＭＯＳトランジスタセル５４〜５６が
配置され、マクロ２０Ｃの４辺に沿ってそれぞれＰＭＯ
Ｓトランジスタセル５７、５８、５９Ａ及び５３が配置
されている。ＰＭＯＳトランジスタセル５３は、マクロ
２０Ａと２０Ｃとに共通に用いられ、また、マクロ２０
Ｃの消費電流が比較的大きいことから、ＰＭＯＳトラン
ジスタセル５９Ａに平行にＰＭＯＳトランジスタセル５
９Ｂが配置され、マクロ２０ＣとＶＤＤパッド６９との
間にＰＭＯＳトランジスタセル５９Ａ及び５９Ｂが並列
接続されている。ＰＭＯＳトランジスタセル５１〜５９
Ｂのゲートラインは、互いに共通に接続されている。Ｖ
ＤＤパッド６２〜７２は、対応するＰＭＯＳトランジス
タセルのソース領域に接続されている。
【００２３】図２は、図１中のＰＭＯＳトランジスタセ
ル５１とその付近のより詳細なレイアウトを示す図であ
る。
【００２４】図２において、Ｘ方向及びＹ方向のメタル
配線は互いに異なる配線層の配線であり、符号中のＡ及
びＢはそれぞれ第１メタル配線層及びその上方の第２メ
タル配線層の配線であることを示している。異なる配線
層の配線間は図中に○で示すコンタクトホール内の導体
を介して接続されている。図２中の電位ＶＤＤ及びＶ＿
ＶＤＤの配線には、ハッチングが施されている。マクロ
２０Ａ及びＩ／Ｏセルの縁部に記載された小さな矩形
は、マクロ２０Ａ及びＩ／Ｏセルをブラックボックスと
して見たときの端子であり、マクロ及びＩ／Ｏセルの相
互間自動配線設計において用いられる。ＶＤＤ供給線８
０Ａ及びＶＳＳ供給線８１Ａはそれぞれ、図１中に点線
で示すＶＤＤ供給リング８０及びＶＳＳ供給リング８１
の一部である。この点線は、簡単化のために、ＶＤＤと
ＶＳＳのリングを代表している。
【００２５】ＶＤＤパッド６０とＶＤＤ供給線８０Ａと
の間にはＶＤＤ供給線８２Ｂ１が接続され、ＶＤＤ供給
線８０Ａとソース領域５１Ｓとの間にはＶＤＤ供給線８
２Ｂ２及び８２Ｂ３が接続されている。また、ドレイン
領域５１Ｄとマクロ２０Ａの複数のＶ＿ＶＤＤ端子との
間にはそれぞれＶＤＤ供給線８３Ｂ１、８３Ｂ２及び８
３Ｂ３が接続されている。ＶＳＳ供給線８１Ａは、一方
では不図示のＶＳＳパッドに接続され、他方ではＶＳＳ
供給線８４Ｂ１及び８４Ａを通りＶＳＳ供給線８４Ｂ２
及び８４Ｂ３を介してそれぞれマクロ２０Ａの複数のＶ
ＳＳ端子に接続されている。バッファゲート７３ｂの出
力端は、制御信号線８５Ｂ１、８５Ａ１、８５Ｂ２及び
８５Ａ２を介してゲートライン５１Ｇに接続されてい
る。図２では簡単化のために、これら制御信号線が中心
線で描かれている。
【００２６】図３は、図１中のマクロ２０Ａの一部の内
部詳細を示すレイアウト図である。
【００２７】マクロ２０Ａの第１セル列は、スタンダー
ドセルであるＮＡＮＤゲートセル３１Ａ及びインバータ
セル３２Ａを含んでいる。ＮＡＮＤゲートセル３１Ａ及
びインバータセル３２Ａの回路は図１０のそれらと同一
であり、両者間が信号線３４で接続されている。図３で
は簡単化のために、信号線が中心線で描かれている。第
１セル列に電源電圧を供給するために、Ｖ＿ＶＤＤ供給
線８３Ｂ１Ｘ及びＶＳＳ供給線８４Ｂ２Ｘがそれぞれこ
のセル列の一端側及び他端側に沿って形成されている。
Ｖ＿ＶＤＤ供給線８３Ｂ２Ｘは第２セル列用である。Ｖ
＿ＶＤＤ供給線８３Ｂ１Ｘ、ＶＳＳ供給線８４Ｂ２Ｘ及
びＶ＿ＶＤＤ供給線８３Ｂ２Ｘはそれぞれ、図２のＶ＿
ＶＤＤ供給線８３Ｂ１、ＶＳＳ供給線８４Ｂ２及びＶ＿
ＶＤＤ供給線８３Ｂ２と接続される。各セル列のＶ＿Ｖ
ＤＤ供給線は、これと直角な方向のＶ＿ＶＤＤ供給線８
６Ａに接続され、同様に、各セル列のＶＳＳ供給線は、
これと直角な方向のＶＳＳ供給線８７Ａに接続されてい
る。
【００２８】本第１実施形態のマルチスレショールド電
圧ＭＯＳ集積回路装置によれば、マクロのマクロ枠の辺
に沿って高しきい値電圧のリーク電流遮断用ＰＭＯＳト
ランジスタセルが配置されているので、図９に示すよう
に既存のマクロ内の各スタンダードセルに高しきい値電
圧のリーク電流遮断用ＰＭＯＳトランジスタＴ１を配置
したり、図１０に示すように各セル列に複数のリーク電
流遮断用スタンダードセル３０を配置したりする必要が
ないので、設計時間を短縮することができる。また、マ
クロの消費電流に応じてリーク電流遮断用ＰＭＯＳトラ
ンジスタセルの長さなどのサイズを適当に定めることに
より、各セル列の各セルにＰＭＯＳトランジスタＴ１を
形成したり複数のセル毎にリーク電流遮断用スタンダー
ドセル３０を形成することによるチップ上占有面積の増
大を抑制することができる。
【００２９】［第２実施形態］図４は、本発明の第２実
施形態のマルチスレショールド電圧ＭＯＳ集積回路装置
のチップ上概略レイアウト図である。
【００３０】この半導体チップ５０Ａでは、外部接続用
ＶＤＤパッドからマクロ２０Ｄに直接、電源電位ＶＤＤ
及びＶＳＳが供給される。マクロ２０Ｄは、高しきい値
電圧の電源遮断用ＭＯＳトランジスタを備えていない。
マクロ２０Ｄは電力制御信号＊ＰＣＮＴを出力し、その
端子は、制御信号線９０を介してＰＭＯＳトランジスタ
セル５１〜５３及び５７〜５９Ｂのゲートラインに接続
されている。マクロ２０Ｄは、外部信号又は内部状態に
応じて、電力制御信号＊ＰＣＮＴによりＰＭＯＳトラン
ジスタセル５１〜５３及び５７〜５９Ｂのオン／オフを
制御する。
【００３１】他の点は上記第１実施形態と同一である。
【００３２】［第３実施形態］図５は、本発明の第３実
施形態のマルチスレショールド電圧ＭＯＳ集積回路装置
のチップ上概略レイアウト図である。
【００３３】この半導体チップ５０Ｂでは、マクロ２０
Ａのマクロ枠の辺に沿って配置された図４のリーク電流
遮断用ＰＭＯＳトランジスタセル５１が、セルライブラ
リに登録されている所定長さ、例えば１００μｍのＰＭ
ＯＳトランジスタセル５１１〜５１３で構成されてい
る。隣り合うＰＭＯＳトランジスタセル５１１〜５１３
のゲートラインは、互いに接続されている。マクロ２０
Ａに必要なＰＭＯＳトランジスタセル５１１〜５１３の
個数は、アクティブ時におけるマクロ２０Ａの消費電流
に基づいて決定される。他のＰＭＯＳトランジスタセル
についても同様である。但し、図５では図４のＰＭＯＳ
トランジスタセル５９Ｂに相当するものが省略されてい
る。
【００３４】他の点は上記第２実施形態と同一である。
【００３５】本第３実施形態によれば、セルライブラリ
に登録された単一のトランジスタセルを用いて各マクロ
に対するリーク電流遮断用ＰＭＯＳトランジスタセルを
形成することができる。
【００３６】なお、このような所定長さのトランジスタ
セルを隙間無く連続して配置することにより、図１及び
図４のようなリーク電流遮断用ＮＭＯＳトランジスタセ
ルを形成してもよい。
【００３７】［第４実施形態］図６は、本発明の第３実
施形態のマルチスレショールド電圧ＭＯＳ集積回路装置
のチップ上概略レイアウト図である。
【００３８】この半導体チップ５０Ｃでは、各マクロ内
のＶＤＤ供給線及びＶＳＳ供給線がそれぞれＶ＿ＶＤＤ
供給線及びＶ＿ＶＳＳ供給線として用いられ、図７
（Ｂ）のようにＶＤＤ供給線側及びＶＳＳ供給線側にリ
ーク電流遮断回路を形成するために、外部接続用ＶＤＤ
パッドとマクロのＶ＿ＶＤＤ端子との間に高しきい値電
圧のリーク電流遮断用ＰＭＯＳトランジスタセル５１
Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰが接続され、外部Ｖ
ＳＳパッドとマクロのＶ＿ＶＳＳ端子との間に高しきい
値電圧のリーク電流遮断用ＰＭＯＳトランジスタセル５
２、５７及び５８が接続されている。ＰＭＯＳトランジ
スタセル５１Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰのゲー
トライン及びＰＭＯＳトランジスタセル５２、５７及び
５８のゲートラインはそれぞれ、制御信号線９１及び９
０を介してマクロ２０Ｅの電力制御信号＊ＰＣＮＴ及び
ＰＣＮＴ端子に接続されている。
【００３９】マクロ２０Ｅは、外部信号又は内部状態に
応じて、相補的な電力制御信号ＰＣＮＴ及び＊ＰＣＮＴ
をそれぞれ高レベル及び低レベルにすることよりＮＭＯ
Ｓトランジスタセル５２、５７、５８及びＰＭＯＳトラ
ンジスタセル５１Ｐ、５３Ｐ、５９ＡＰ及び５９ＢＰを
オンにし、逆に低レベル及び高レベルにすることよりこ
れらをオフにする。
【００４０】なお、本発明には外にも種々の変形例が含
まれる。
【００４１】例えばリーク電流遮断用トランジスタセル
は、ＰＭＯＳの替わりにＮＭＯＳを用いた構成であって
もよい。
【００４２】また、図４に示す半導体チップ５０Ａで
は、マクロ２０Ｄによりマクロ２０Ａ及び２０Ｃに対す
る全てのリーク電流遮断用ＰＭＯＳトランジスタセルを
同時にオン／オフ制御しているが、マクロ２０Ａに対す
るリーク電流遮断用ＰＭＯＳトランジスタセルとマクロ
２０Ｃに対するリーク電流遮断用ＰＭＯＳトランジスタ
セルとを独立にマクロ２０Ｄでオン／オフ制御する構成
であってもよい。
【００４３】さらに、低しきい値電圧のトランジスタ回
路は、ＭＩＳトランジスタを含むものであればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のマルチスレショールド
電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図で
ある。
【図２】図１中のＰＭＯＳトランジスタセル５１とその
付近のより詳細なレイアウトを示す図である。
【図３】図１中のマクロ２０Ａの一部の内部詳細を示す
レイアウト図である。
【図４】本発明の第２実施形態のマルチスレショールド
電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図で
ある。
【図５】本発明の第３実施形態のマルチスレショールド
電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図で
ある。
【図６】本発明の第４実施形態のマルチスレショールド
電圧ＭＯＳ集積回路装置のチップ上概略レイアウト図で
ある。
【図７】（Ａ）及び（Ｂ）はいずれも従来のマルチスレ
ショールド電圧ＣＭＯＳ回路を示す図である。
【図８】スタンダードセルアレイレで構成された従来の
マクロのイアウト図である。
【図９】図８中の１つのセル列の一部を示す回路図であ
る。
【図１０】図８中の１つのセル列の一部の他の構成を示
す回路図である。
【符号の説明】
２０Ａ〜２０Ｅ マクロ ３１Ａ ＮＡＮＤゲートセル ３２Ａ インバータセル ５１〜５８、５９Ａ、５９Ｂ、５１Ｐ、５３Ｐ、５９Ａ
Ｐ、５９ＢＰ ＰＭＯＳトランジスタセル ５１Ｓ ソース領域 ５１Ｄ ドレイン領域 ５１Ｇ ゲートライン ６０〜７２ 外部接続用ＶＤＤパッド ７３ Ｉ／Ｏセル ７３ａ パッド ７３ｂ バッファゲート ８０ ＶＤＤ供給リング ８１ ＶＳＳ供給リング ８０Ａ、８２Ｂ１〜８２Ｂ３、８３Ｂ１〜８３Ｂ３ Ｖ
ＤＤ供給線 ８１Ａ、８４Ａ、８４Ｂ１〜８４Ｂ３、８４Ｂ２Ｘ、８
７Ａ ＶＳＳ供給線 ８３Ｂ１Ｘ、８３Ｂ２Ｘ、８６Ａ Ｖ＿ＶＤＤ供給線 ８５Ａ１、８５Ａ２、８５Ｂ１、８５Ｂ２、９０、９１
制御信号線 ＰＣＮＴ 電力制御信号
フロントページの続き Ｆターム(参考） 5F038 AV06 BE07 CA02 CA03 CA10 CD02 DF04 DF05 DF08 DF14 EZ20 5F048 AA07 AB02 AB03 AC01 AC03 BB14 BB15 5F064 AA06 BB05 BB07 BB27 BB28 BB35 CC09 DD10 DD20 DD44 EE02 EE22 EE27 EE52 HH12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 しきい値電圧Ｖｔｈ１のＭＩＳトランジ
    スタを含む第１内部回路と、該第１内部回路に接続され
    た第１仮想電源供給線とを含む第１マクロと、 ゲートラインが長手方向であり、該第１マクロのマクロ
    枠の辺に沿って形成され、しきい値電圧が該Ｖｔｈ１と
    異なり、電流路の一端及び他端がそれぞれ第１電源供給
    線及び該第１仮想電源供給線に接続され、該ゲートライ
    ンが第１電力制御線に接続されたリーク電流遮断用第１
    ＭＩＳトランジスタセルと、 が基板上に配置されていることを特徴とするマルチスレ
    ショールド電圧ＭＩＳ集積回路装置。
  2. 【請求項２】 上記第１ＭＩＳトランジスタセルは、所
    定サイズを有し、上記第１マクロのマクロ枠の一辺に沿
    って複数配置され、隣り合う第１ＭＩＳトランジスタセ
    ルのゲートラインが互いに接続されていることを特徴と
    する請求項１記載のマルチスレショールド電圧ＭＩＳ集
    積回路装置。
  3. 【請求項３】 上記第１マクロのマクロ枠は矩形であ
    り、上記第１ＭＩＳトランジスタセルは、該マクロ枠の
    少なくとも２辺に沿って配置されていることを特徴とす
    る請求項１又は２記載のマルチスレショールド電圧ＭＩ
    Ｓ集積回路装置。
  4. 【請求項４】 上記第１マクロは、上記第１内部回路に
    接続された第２仮想電源供給線をさらに含み、 ゲートラインが長手方向であり、上記第１マクロのマク
    ロ枠の辺に沿って形成され、しきい値電圧が上記Ｖｔｈ
    １と異なり、電流路の一端及び他端がそれぞれ第２電源
    供給線及び該第２仮想電源供給線に接続され、このゲー
    トラインが第２電力制御線に接続されたリーク電流遮断
    用第２ＭＩＳトランジスタセル、 をさらに有することを特徴とする請求項１乃至３のいず
    れか１つに記載のマルチスレショールド電圧ＭＩＳ集積
    回路装置。
  5. 【請求項５】 上記第１電源供給線は、上記基板の外部
    接続用パッドに接続されていることを特徴とする請求項
    １乃至４のいずれか１つに記載のマルチスレショールド
    電圧ＭＩＳ集積回路装置。
  6. 【請求項６】 上記第２電源供給線は、上記基板の外部
    接続用パッドに接続されていることを特徴とする請求項
    ４記載のマルチスレショールド電圧ＭＩＳ集積回路装
    置。
  7. 【請求項７】 上記第１電源供給線は、上記第１マクロ
    及び上記第１ＭＩＳトランジスタセルの外周に形成され
    た電源リングを有することを特徴とする請求項１乃至６
    のいずれか１つに記載のマルチスレショールド電圧ＭＩ
    Ｓ集積回路装置。
  8. 【請求項８】 上記第１電力制御線は上記基板の外部接
    続用パッドに接続されていることを特徴とする請求項１
    乃至７のいずれか１つに記載のマルチスレショールド電
    圧ＭＩＳ集積回路装置。
  9. 【請求項９】 上記第１電力制御線に制御信号を供給す
    る第２内部回路と、該第２内部回路及び上記基板の外部
    接続用パッドに接続された第１電源供給線とを含む第２
    マクロ、 をさらに有することを特徴とする請求項１乃至７のいず
    れか１つに記載のマルチスレショールド電圧ＭＩＳ集積
    回路装置。
  10. 【請求項１０】 しきい値電圧Ｖｔｈ１のＭＩＳトラン
    ジスタを含む内部回路と、該内部回路に接続された仮想
    電源供給線とを含むマクロを配置し、 しきい値電圧が該Ｖｔｈ１と異なりゲートラインが長手
    方向であるリーク電流遮断用ＭＩＳトランジスタセルを
    該マクロのマクロ枠の辺に沿って配置し、 該ＭＩＳトランジスタセルの電流路の一端及び他端をそ
    れぞれ電源供給線及び該仮想電源供給線に接続し、該ゲ
    ートラインを電力制御線に接続する、 ことを特徴とするマルチスレショールド電圧ＭＩＳ集積
    回路設計方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
JP2005268695A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路とその設計装置、設計方法および設計プログラム
JP2007042925A (ja) * 2005-08-04 2007-02-15 Sony Corp 半導体集積回路、電源スイッチセル、および、電源スイッチ付き回路セル
KR100780750B1 (ko) * 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
JP2008251835A (ja) * 2007-03-30 2008-10-16 Renesas Technology Corp 半導体装置
US7456659B2 (en) 2004-03-10 2008-11-25 Sony Corporation Semiconductor integrated circuit
US7940080B2 (en) 2007-09-18 2011-05-10 Sony Corporation Semiconductor integrated circuit
US8191026B2 (en) 2008-01-17 2012-05-29 Sony Corporation Semiconductor integrated circuit and switch arranging and wiring method
JP2013138233A (ja) * 2013-02-18 2013-07-11 Sony Corp 半導体集積回路

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3986393B2 (ja) * 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
US8553113B2 (en) * 2003-08-20 2013-10-08 At&T Intellectual Property I, L.P. Digital image capturing system and method
US6842714B1 (en) * 2003-08-22 2005-01-11 International Business Machines Corporation Method for determining the leakage power for an integrated circuit
US7590962B2 (en) * 2003-12-17 2009-09-15 Sequence Design, Inc. Design method and architecture for power gate switch placement
CN1950941A (zh) * 2004-04-27 2007-04-18 皇家飞利浦电子股份有限公司 用于虚拟电源的集成电路布局
US7279926B2 (en) * 2004-05-27 2007-10-09 Qualcomm Incoporated Headswitch and footswitch circuitry for power management
EP1638145A1 (en) 2004-09-20 2006-03-22 Infineon Technologies AG Embedded switchable power ring
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
JP2007266078A (ja) * 2006-03-27 2007-10-11 Fujitsu Ltd 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法
US8010317B1 (en) 2007-03-01 2011-08-30 National Semiconductor Corporation System and method for providing hardware performance monitors for adaptive voltage scaling with a plurality of VT logic libraries
US7868479B2 (en) * 2007-06-27 2011-01-11 Qualcomm Incorporated Power gating for multimedia processing power management
US7921312B1 (en) 2007-09-14 2011-04-05 National Semiconductor Corporation System and method for providing adaptive voltage scaling with multiple clock domains inside a single voltage domain
JP4636077B2 (ja) 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
US20090224792A1 (en) * 2008-03-04 2009-09-10 International Business Machines Corporation Method to reduce test probe damage from excessive device leakage currents
JP5254093B2 (ja) * 2009-03-19 2013-08-07 ルネサスエレクトロニクス株式会社 電源制御可能領域を有する半導体集積回路
JP2011114198A (ja) * 2009-11-27 2011-06-09 Renesas Electronics Corp プリミティブセル及び半導体装置
JP5565456B2 (ja) * 2010-02-16 2014-08-06 株式会社デンソー 集積回路及びその使用方法
US8289051B2 (en) * 2010-11-17 2012-10-16 Lsi Corporation Input/output core design and method of manufacture therefor
KR102374846B1 (ko) * 2015-12-14 2022-03-16 삼성전자주식회사 파워 메쉬 변경 방법
KR102439700B1 (ko) * 2018-01-11 2022-09-02 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2987532B2 (ja) 1991-07-22 1999-12-06 ヤマハ発動機株式会社 自動二輪車の変速制御装置
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
JP3112047B2 (ja) 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
JPH06350435A (ja) 1993-06-02 1994-12-22 Nippon Telegr & Teleph Corp <Ntt> パワーダウン回路
JP3245663B2 (ja) 1994-01-19 2002-01-15 日本電信電話株式会社 論理回路
US5633573A (en) * 1994-11-10 1997-05-27 Duracell, Inc. Battery pack having a processor controlled battery operating system
JPH10125878A (ja) 1996-10-21 1998-05-15 Nippon Telegr & Teleph Corp <Ntt> ゲートアレイ
JPH10201093A (ja) 1997-01-14 1998-07-31 Kawasaki Steel Corp 半導体装置
US6016277A (en) * 1997-06-27 2000-01-18 Cypress Semiconductor Corporation Reference voltage generator for reading a ROM cell in an integrated RAM/ROM memory device
JPH11145397A (ja) 1997-11-11 1999-05-28 Mitsubishi Electric Corp 半導体集積回路装置
TW392307B (en) * 1998-01-13 2000-06-01 Mitsubishi Electric Corp A method of the manufacture and the setup of the semiconductor apparatus
JPH11306754A (ja) 1998-04-15 1999-11-05 Nec Corp 半導体集積回路
WO1999054937A1 (en) * 1998-04-23 1999-10-28 Matsushita Electric Industrial Co., Ltd. Method of designing power supply circuit and semiconductor chip
JP3209972B2 (ja) * 1999-01-14 2001-09-17 沖電気工業株式会社 半導体集積回路装置
WO2000065650A1 (fr) * 1999-04-22 2000-11-02 Hitachi, Ltd. Dispositif semi-conducteur et procede de fabrication
JP2000323688A (ja) 1999-05-07 2000-11-24 Nec Ic Microcomput Syst Ltd 半導体集積回路装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456659B2 (en) 2004-03-10 2008-11-25 Sony Corporation Semiconductor integrated circuit
US7459934B2 (en) 2004-03-10 2008-12-02 Sony Corporation Semiconductor integrated circuit
US7696788B2 (en) 2004-03-10 2010-04-13 Hiromi Ogata Semiconductor integrated circuit
USRE48694E1 (en) 2004-03-10 2021-08-17 Sony Corporation Semiconductor integrated circuit
USRE48373E1 (en) 2004-03-10 2020-12-29 Sony Corporation Semiconductor integrated circuit
USRE43912E1 (en) 2004-03-10 2013-01-08 Sony Corporation Semiconductor integrated circuit
JP2005268695A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路とその設計装置、設計方法および設計プログラム
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
JP2007042925A (ja) * 2005-08-04 2007-02-15 Sony Corp 半導体集積回路、電源スイッチセル、および、電源スイッチ付き回路セル
KR100780750B1 (ko) * 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
US8400806B2 (en) 2007-03-30 2013-03-19 Renesas Electronics Corporation Semiconductor device
JP2008251835A (ja) * 2007-03-30 2008-10-16 Renesas Technology Corp 半導体装置
US9058979B2 (en) 2007-09-18 2015-06-16 Sony Corporation Semiconductor integrated circuit having a switch, an electrically-conductive electrode line and an electrically-conductive virtual line
US8890568B2 (en) 2007-09-18 2014-11-18 Sony Corporation Semiconductor integrated circuit
US9252763B2 (en) 2007-09-18 2016-02-02 Sony Corporation Semiconductor integrated circuit having a switch, an electrically- conductive electrode line and an electrically-conductive virtual line
US9735775B2 (en) 2007-09-18 2017-08-15 Sony Corporation Semiconductor integrated circuit having a switch, an electrically- conductive electrode line and an electrically-conductive virtual line
US10263617B2 (en) 2007-09-18 2019-04-16 Sony Corporation Semiconductor integrated circuit having a switch, an electrically-conductive electrode line and an electrically-conductive virtual line
US8143914B2 (en) 2007-09-18 2012-03-27 Sony Corporation Semiconductor integrated circuit
US7940080B2 (en) 2007-09-18 2011-05-10 Sony Corporation Semiconductor integrated circuit
US8191026B2 (en) 2008-01-17 2012-05-29 Sony Corporation Semiconductor integrated circuit and switch arranging and wiring method
JP2013138233A (ja) * 2013-02-18 2013-07-11 Sony Corp 半導体集積回路

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