JPH04212522A

JPH04212522A - 周波数合成装置

Info

Publication number: JPH04212522A
Application number: JP3022975A
Authority: JP
Inventors: Brian M Miller; ブライアン・エム・ミラー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1990-01-23
Filing date: 1991-01-23
Publication date: 1992-08-04
Also published as: EP0438867B1; EP0438867A3; EP0438867A2; DE69023219T2; DE69023219D1; CA2019297A1; KR910015116A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、信号シンセサ
イザに関するものであり、とりわけ、フラクショナル（
ｆｒａｃｔｉｏｎａｌ）Ｎ技法を利用して、Ｎが除数の
整数部分で、Ｆが端数部分である有理除数Ｎ．Ｆによっ
て、基準周波数に関連づけられた出力周波数を発生する
周波数シンセサイザに関するものである。

【０００２】

【従来の技術】周波数シンセサイザは、基準周波数の正
確な倍数である周波数を有する出力信号を発生する装置
であり、この出力信号の正確さは、基準周波数源の正確
さと安定性によって決まるのが普通である。位相ロック
・ループ（ＰＬＬ）を利用して、選択可能で、精確な、
安定した周波数を備えた出力信号を発生する周波数シン
セサイザが、当該技術においては周知のところである。ＰＬＬには、その出力が位相コンパレータによって既知
の基準信号にロックされる、電圧制御発振器（ＶＣＯ）
のような同調可能発振器が含まれているのが普通である
。位相コンパレータは、既知の基準信号とＶＣＯ出力信
号の間の位相差に比例した出力電圧または電流を発生す
る。位相コンパレータの出力は、ＶＣＯの入力に結合さ
れ、ＶＣＯが所望の周波数に同調され、ロックされる。これによって、ＶＣＯの出力が基準信号と同じ周波数を
備えることになる。可変出力周波数を備えた周波数シン
セサイザを得るために、ＶＣＯの出力と位相コンパレー
タの間には、基準周波数との比較前に、ＶＣＯ出力周波
数が選択可能な除数によって割られる除数回路が挿入さ
れる。従って、ＶＣＯ出力周波数は、基準周波数の正確
な倍数になる。除数Ｎが整数の場合、ＶＣＯ出力周波数
値における最小のインクリメントは、必然的に基準周波
数自体の大きさに等しくなる。従って、隣接する出力周
波数間におけるステップ・サイズの小さい周波数シンセ
サイザを得るには、ごく低い基準周波数が必要になる。しかし、ごく低い基準周波数を用いると、周波数範囲が
制限されたり、セトリング時間が長くなるといった、Ｐ
ＬＬにとって許容できない影響が生じることになる。

【０００３】しばしば、フラクショナルＮ合成として知
られる技法を利用して、基準周波数の有理倍数である周
波数を備えた出力信号を合成する。一般に、分周回路は
、整数値で割るだけの方法で実現されており、割算サイ
クルを進める間に、除数の整数値を一時的に変更するこ
とによって分数割算をシミュレートすることが必要にな
る。非整数の割算比は、比例数の割算サイクルについて
、例えば、Ｎの代りにＮ＋１で割って、所望の有理除数
に近似した平均割算比を得ることによって実現される。例えば、所望の有理除数をＮ．１とすると、９回の割算
サイクルについては、割る値がＮ、１０番目の割算サイ
クルについては、Ｎ＋１になる。従って、１０サイクル
にわたって平均すると、割算係数は、Ｎ．１に等しく、
ＶＣＯ出力周波数は、基準周波数のＮ、１倍になる。こ
うした分数・Ｎ分周器は、周波数合成に広く用いられて
いるが、異なる除数値間でスイッチすると、望ましくな
い位相エラーすなわち所望の搬送周波数に近い位相“ジ
ッタ”が生じる。隣接する整数割算比間でスイッチする
と、平均割算比は正しいが、瞬時割算比は決して正しく
ならないので、位相検出器の出力に位相エラーが生じる
。この位相エラーによって、ＶＣＯに位相変調が加えら
れ、位相ジッタとして知られるスプリアス信号が生じる
。一般に、ジッタの問題を軽減するため、位相エラー補
正信号を発生し、総和して、ＰＬＬに加えられる。位相
補間として知られる技法は、必要な補正信号を精確に発
生する能力によって制限が加えられる。例えば、ジッタ
を−７０ｄＢｃまで減少させるには、エラーが０．０３
パーセント未満の位相補間信号が必要になる。必要な正
確度を有する補正信号を発生するのは極めて困難であり
、こうした回路構成は、複雑で、高価なため、このフラ
クショナルＮ技法のジッタ性能が制限される。

【０００４】１９８６年９月２日にＪｏｈｎ　　Ｎ．Ｗ
ｅｌｌｓに対して付与された米国特許第４，６０９，８
８１号には、除数値のステップ変更によって生じる位相
ノイズが、それぞれ、総和するとゼロになり、パスカル
の三角形における順次行を表わす複数のシーケンスの項
に従って除数値を変更することによって除去される、フ
ラクショナルＮ周波数シンセサイザについて記載がある
。各シーケンスは、所定の順序に配置されたいくつかの所
定の遅延によって形成される。所定の各シーケンスによ
って、除数値が、周期的に、所定の値ずつ、所定の回数
だけ変更されるので、結果として位相コンパレータに生
じる位相差の総和は、ゼロになる。

【０００５】

【発明が解決しようとする課題】本発明の課題は、スプ
リアス・ノイズあるいはジッタ・ノイズの少ない出力信
号を発生することのできる位相ロック・ループを、簡単
な構造で、低コストで実現することである。

【０００６】

【課題を解決するための手段】本発明の原理に基づいて
作られる周波数シンセサイザは、基準周波数の有理倍数
である選択可能な出力周波数を備えた、位相ループに接
続された可変周波数発振器から構成される。可変周波数
発振器の出力は、可変整数除数分周器を介して位相検出
器に結合され、基準周波数と比較される。位相検出器は
、可変周波数発振器の出力周波数を割った後の出力と基
準周波数との位相差の関数である制御信号を発生する。この制御信号は、ループ増幅器及び低域通過フィルタを
介して可変周波数発振器の制御入力に結合されており、
該発振器の周波数に制御を加え、ＰＬＬを選択された周
波数にロックする。入力における分数除数値に応答する
被刻時アキュムレータとして構成された第１の変調器回
路が、分周器に結合される係数制御信号を発生し、周期
的に分周器の整数除数値を比例して増加させ、選択され
た発振器の出力周波数に対応する平均除数値が得られる
ようにする。複数の追加変調器セルが、第１の変調器回
路にカスケード接続され、係数制御信号と総和されるゼ
ロ平均変調信号を発生し、周期的に、その公称値につい
て除数値を＋１または−１といった小振幅だけ変動させ
る。個々の変調器セルは、総和器を介して微分回路に結
合されるあふれ（ｏｖｅｒｆｌｏｗ）信号を発生する積
分器から構成される。各あふれ信号が発生する毎に、微
分器は、正のパルスを発生し、次のクロック・パルス時
には、負のパルスを発生する。微分器回路の出力は、先
行変調器セルの総和器に結合され、先行積分器で生じた
あふれ信号と総和される。積分器の出力は、次に続く変
調器セルの積分器の入力に結合される。第２の変調器セ
ルに関する微分器回路の出力は、第１の変調器のあふれ
出力と総和され、係数制御信号が得られる。

【０００７】追加変調器セルによって生じる分周器の除
数値の変動は、総和するとゼロになり、平均除数値に影
響しないが、フラクショナルＮ技法によって生じるＶＣ
Ｏの位相変調のために、瞬時除数値、及び、ＰＬＬ出力
信号のノイズすなわちジッタ成分を変化させることにな
る。可変周波数発振器の出力周波数は、基準周波数の正
確な倍数であり、その乗数は、ループ分周器の平均除数
である。除数値の変動によって、位相検出器に位相エラ
ーが生じ、これによって、さらに、発振器の出力信号に
スプリアス・ノイズが発生する。変調器セルによって発
生する信号による位相エラーの瞬時変動は、従来の（単
一変調器）フラクショナルＮ合成に比較して、所望の出
力周波数からのオフセットが大きいと、発振器のスプリ
アス・ノイズ含有量が増大するが、所望の出力周波数か
らのオフセットが小さくなると、スプリアス・ノイズは
大幅に減少する。利用する変調器セルの数を増すと、発
振器の出力周波数の付近におけるスプリアス・ノイズす
なわちジッタは、さらに減少する。

【０００８】本発明の複数カスケード変調器は、デジタ
ル回路またはソフト・ウェアにおいて実現し、単一の一
体式セル構造から成り、制御シーケンスの事前決定を必
要としない。変調器セル構造は、単純で、高度に構築さ
れたハード・ウェアまたはファーム・ウェアの実施に適
用可能であり、同様の複雑さのアナログ機能に比べれば
、はるかに実施が容易である。本発明は、スプリアス・
ノイズあるいはジッタ・ノイズの少ない選択可能な出力
周波数を合成し、アナログ位相補間補正信号を発生する
コスト及び複雑さを不要にするフラクショナルＮ位相ロ
ック式ループを提供する。

【０００９】

【実施例】ここで図１及び図２を参照すると、周波数シ
ンセサイザには、入力端子２３の制御信号による制御を
受けて、出力端子１２から所望の出力周波数Ｆｏｕｔ　
を送り出す、電圧制御同調式発振器（ＶＣＯ）のような
可変周波数発振器１１から成る位相ロック・ループ（Ｐ
ＬＬ）が含まれている。ＶＣＯ１１の出力は、また、可
変比分周器１３を介して位相コンパレータ１５の入力の
一方に結合される。分周器１３は、位相検出器１５にお
けるライン１６の基準周波数（Ｆｒｅｆ　）との比較前
に、例えば、整数Ｎまたは分数値Ｎ．Ｆといった有理数
によって、ＶＣＯ出力周波数Ｆｏｕｔ　を割る。割られ
たＶＣＯ出力信号と、位相検出器１５に加えられる基準
信号との位相または周波数の差によって、ＶＣＯ１１の
入力端子２３に加えられるエラーまたは制御電圧が発生
する。位相検出器１５の出力は、その入力間における位
相差に比例した電圧である。普通、位相検出器１５とＶ
ＣＯ１１の間には、増幅段１７が含まれている。増幅器
１７は、基準信号とＶＣＯ出力信号との位相差を表わす
エラー信号を増幅して、同調電圧としてＶＣＯに加える
。一般に、ループ増幅器１７には、ＰＬＬ帯域幅を規定
するだけでなく、位相検出器の出力から非直流成分を除
去する低域通過フィルタが含まれている。

【００１０】ＰＬＬ１０は、ＶＣＯ出力信号Ｆｏｕｔ　
の位相を基準信号Ｆｒｅｆ　の位相にロックするフィー
ド・バック制御システムから構成される。位相検出器１
５によって発生するエラー信号は、ＶＣＯ１１の出力周
波数を制御して、位相検出器１５に対して入力される入
力信号ＦＩ　及びＦｒｅｆ　の周波数を等しい状態に保
つ。ＶＣＯ１１の出力周波数Ｆｏｕｔ　は、基準周波数
Ｆｒｅｆ　の正確な倍数である。ライン２２の周波数指
令に応答するコントローラ１８は、ライン１９及び２１
に指令信号を送り出し、分周器１３を適正な除数にセッ
トして、ＶＣＯ１１にとって所望の出力周波数が得られ
るようにする。分周器１３は、整数除数値だけしか得ら
れないように、従って、基準周波数の整数倍の出力周波
数Ｆｏｕｔ　が生じるように実現することも可能である
。この場合、出力周波数Ｆｏｕｔ　は、除数値Ｎによっ
て決まり、出力周波数間のステップ・サイズすなわち間
隔は、基準周波数の値によって決まる。上述のように、
ステップ・サイズの小さい出力周波数の範囲を設定する
には、基準周波数が低くなければならない。代替案とし
て、上述のフラクショナルＮ技法のような周知の技法を
利用して、周波数間のステップが小さい広周波数範囲を
、極めて低い基準周波数を用いた場合でも、悪影響を生
ずることなしに実現することも可能である。

【００１１】フラクショナルＮ合成は、分数除数Ｎ．Ｆ
を利用して、基準周波数の有理倍数である出力周波数を
得るものである。分数Ｎ．Ｆ除数値を得るため、Ｎの値
は、単一の割算サイクルの間に周期的に変更を受け、分
数値Ｎ．Ｆがシミュレートされる。例えば、Ｎ．１の平
均割算比を得るには、基準信号周波数Ｆｒｅｆ　の１０
サイクル毎に、そのうちの１サイクルについて除数Ｎを
１だけ増す必要がある。

【００１２】実際に実現される可変比すなわち可変係数
分周回路は、利用される分周器のタイプの関数である。一般に、分周器は、デジタル・カウンタによって実施さ
れるが、他の周知の方法も利用される。分周器には、固
定整数比でしか割れないように作られたものもある。他
の分周器は、いくつかの整数割算比の１つを可能にする
構成も可能である。さらに、しばしば、分周器の入力信
号と出力信号との関係の完全性を保つため、割算比を変
更することの可能な正確な時点に対する制限もある。利
用される分数分周回路は、固定係数分周器と可変係数分
周器の組合せである。例えば、分周回路は、２で割る回
路が後続する、６ビットのリング・カウンタであるプリ
・スケーラで構成することができる。通常動作の場合、
リング・カウンタは、係数５の割算に合わせてセット・
アップされており、２で割る回路が後続しているため、
除数は１０に等しくなる。さらに、分数分周回路には、
Ｎで割る可変整数カウンタが後続する。リング・カウン
タ係数は、１サイクルの間に５から６に一時的にリセッ
トし、次に、後続のサイクルについて５に戻すことがで
き、結果として、Ｎで割るカウンタに対する入力からＶ
ＣＯ出力信号の１つのパルスまたは累積された移相の２
πを有効に除去する１１で割る演算が行なわれることに
なる。同様に、リング・カウンタ係数を１サイクルにつ
いて４に変更し、次のサイクルについて係数５に戻すこ
とができ、結果として、Ｎで割るカウンタの入力に対し
、ＶＣＯ出力信号のパルスまたは累積された移相の２π
を有効に加える９で割る演算が行なわれることになる。

【００１３】再び図１及び図２を参照すると、ＰＬＬ１
０は、ＶＣＯ出力信号Ｆｏｕｔ　を入力とし、位相検出
器１５に対する基準信号Ｆｒｅｆ　の周波数に等しい中
間周波数信号ＦＩ　を送り出す分周器１３を含む構造に
することができる。代替案として、図２に示すように、
ＰＬＬ２０は、ＶＣＯ出力周波数Ｆｏｕｔ　を入力とし
、位相検出器１５の入力の一方に中間ＦＩ　を加える、
Ｎで割る回路２５によって構成される。Ｎで割る回路２
５は、固定整数除数を備えることもでき、または、ライ
ン２６のコントローラ１８によって制御される可変整数
除数を備えることもできる。ＰＬＬ２０には、基準周波
数Ｆｒｅｆ　をライン２４の入力とし、位相検出器１５
の第２の入力に結合されたライン１６に中間基準周波数
を送り出す分数分周器２７も含まれている。分周器２７
の可変係数は、ライン２８及び２９を介しコントローラ
１８によって制御される。ＶＣＯ１１の出力Ｆｏｕｔ　
は、従って、基準周波数Ｆｒｅｆ　の正確な有理倍数で
あり、この有理倍数は、分周器２５と分数分周器２７の
割算比に関する所定の組合せである。

【００１４】ここで図３ａ、図３ｂ、及び、図３ｃにつ
いても参照すると、図３ａには、総和ブロック３０１、
伝達関数Ｇ（ｓ）を備えた積分増幅器３０３、アナログ
・デジタル変換器（ＡＤＣ）３０５、デジタル・アナロ
グ変換器（ＤＡＣ）３０７、から成る変調器回路３０の
概念ブロック図が示されている。出力信号Ｖｏ　は、ラ
イン３０９で総和器３０１のマイナス端子に送り返され
、入力Ｖｉ　と組み合わせられる。積分器３０３が理想
の積分器であり、ＡＤＣの分解能が単一ビットの場合、
回路３０は、シグマ・デルタ変調器として知られる。回
路３０を汎用ループ・フィルタとして扱い、ＡＤＣ３０
５及びＤＡＣ３０７が無限分解能を理想であると仮定す
ると、サンプリング効果（サンプル率、ゼロ次ホールド
等）を無視すれば：

【００１５】　　Ｖｏ／Ｖｉ＝Ｇ（ｓ）／（１＋Ｇ（ｓ））　　　　
　　　　　　　　　　　　　　　　　　　　　　（１）
ここで、ｓは、連続時間領域におけるラプラス変数であ
る。

【００１６】ＡＤＣ３０５に対する入力が十分にランダ
ムな場合に、ＡＤＣ３０５及びＤＡＣ３０７の分解能を
有限と考えると、アナログ・デジタル変換の効果は、付
加量子化ノイズとして再モデル化することができる。量
子化ノイズは、ホワイト・ノイズであり、従って

【００
１７】σ２　＝（ＬＳＢ）２　／１２ここで、ＬＳＢは
最下位ビットである。

【００１８】図３ｂには、アナログ・デジタル変換効果
が、総和ブロック３１１における付加量子化ノイズｅｑ
　（ｔ）によってモデル化された、もとの回路３０のブ
ロック図が示されている。総和器３１７においてＡＤＣ
３０５に対する入力３１３の信号とＤＡＣ３０７の出力
３１５の信号を比較して、瞬時量子化ノイズが回復し、
出力される。図３ｂから

【００１９】　　Ｖｏ／ｅｑ（ｔ）＝１／（１＋Ｇ（ｓ））　　　　
　　　　　　　　　　　　　　　　　　　　　　（２）

【００２０】図３ｃの場合、複数ループ・システムは、
３つのループから成り、各ループは、もとの回路３０と
同じであって、各ループのアナログ・デジタル変換エラ
ーは、図３ｂに示す量子化ノイズ・モデルに置き換えら
れる。第２と第３のループに関する入力信号は、先行す
るループの量子化ノイズの逆相（ｎｅｇａｔｉｖｅ）で
ある。式（１）及び（２）を利用して、図３ｃから：

【
００２１】　　ＶＯ１　　＝Ｇ（ｓ）・Ｖｉ／（１＋Ｇ（ｓ））＋
ｅｑ１　　／（１＋Ｇ（ｓ））　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　・
・・（３）　　ＶＯ２　　＝−Ｇ（ｓ）・ｅｑ１／（１
＋Ｇ（ｓ））＋ｅｑ２／（１＋Ｇ（ｓ））　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　・・・（４）　　ＶＯ２’　＝−１・
ｅｑ１／（１＋Ｇ（ｓ））＋ｅｑ２／（（１＋Ｇ（ｓ）
）・Ｇ（ｓ））　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　・・・（５）　　ＶＯ３＝
−Ｇ（ｓ）・ｅｑ２／（１＋Ｇ（ｓ））＋ｅｑ３／（１
＋Ｇ（ｓ））　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　・
・・（６）　　ＶＯ３’　＝−ｅｑ２／（（１＋Ｇ（ｓ））・Ｇ（
ｓ））＋ｅｑ３／（（１＋Ｇ（ｓ））・Ｇ（ｓ）２　）
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　・・・（７）
　　ＶＯ　＝ＶＯ１＋ＶＯ２’　＋ＶＯ３’　＝Ｇ（ｓ
）・Ｖｉ／（１＋Ｇ（ｓ））＋ｅｑ３／（（１＋Ｇ（ｓ
））・Ｇ（ｓ）２　）　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　・・・（８）

【００２
２】　　Ｇ（ｓ）が理想積分の場合　　Ｇ（ｓ）＝１／ｓ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　（９）　　式（９）を式（８）に代入
すると、　　ＶＯ　＝〔１／（ｓ＋１）〕・〔Ｖｉ　＋
ｓ３　・ｅｑ３〕　　　　　　　　　　　　　　　　（
１０）

【００２３】式（１０）の場合、第３のループｅ
ｑ３からの量子化ノイズだけが存在し、項ｓ３　によっ
て表される。従って、ＤＣレベルに近い量子化ノイズは
、周波数が高いと、ノイズの増加を犠牲にして抑制され
る。図４には、図３ｃにおける回路の量子化ノイズに関
するスペクトル・パワー密度分布が示されているが、ス
ペクトル・パワー密度Ｓ（ｆ）は、信号搬送周波数，例
えば、周波数シンセサイザの出力信号Ｆｏｕｔ　からの
周波数オフセットｆの関数である。

【００２４】ここで、さらに図５ａ〜図５ｄを参照する
と、フラクショナルＮ合成は、理想の分周回路５０５、
すなわち、図５ａに示す量子化回路５０３が先行する、
非整数割算比を利用できる理想分周器回路５０５と組み
合わせた制御システム５０１と考えることができる。制
御システム５０１の代りにシグマ・デルタ変調器（図３
ａに示される）を用いると、総和ブロック５１１、理想
積分器５１３、及び、出力信号を量子化ブロック５０３
に送る１ビットＡＤＣ５１５から構成されるフラクショ
ナルＮ合成のためのシグマ・デルタ・モデルが得られる
。シグマ・デルタ・変調器に対する入力信号は、所望の
有理除数Ｎ．Ｆの端数部分．Ｆである。除数Ｎ．Ｆの整
数部分Ｎが、総和ブロック５１７においてＡＤＣ５１５
の出力と総和される。スイッチ５１９、５２１（Ｔｓ　
）は、回路のサンプル特性を反映する（すなわち、分周
回路５０５に入力される割算比が、各基準周波数サイク
ル毎に更新される）。ＡＤＣ３０５のフル・スケールを
１とすれば、１ビットＤＡＣ３０７（図３ａに示される
）を省略することができる。サンプル時間領域に変換し
、ＡＤＣの代りにその量子化ノイズ・モデルを用いると
、図５ｃに示す回路が得られる。量子化ブロック５０３
の入力は、ライン５１８の量子化ノイズ信号ｅｑ（ｋ）
と組み合わせられている。図５ｃから、

【００２５】　　Ｎｄｉｖ　（ｚ）＝（１／（１−ｚ−１））・（．
ｆ（ｚ））／（１＋ｚ−１／（１−ｚ−１））＋ｅｑ　
（ｚ）／（１＋ｚ−１／（１−ｚ−１））＋Ｎ（ｚ）＝
Ｎ（ｚ）＋．ｆ（ｚ）＋（１−ｚ−１）・ｅｑ　（ｚ）
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（１０）ここで、ｚは、離散的時間領域にお
けるラプラス変数である。

【００２６】図５ｄには、各ループが図５ｃに示す回路
と同一の３つのループから成る複数ループ・システムが
示されている。第２及び第３のループに関する入力信号
は、先行ループの量子化ノイズの逆相である。式（１０
）を利用し、図５ｄから、

【００２７】　　Ｎ１　（ｚ）＝（１−ｚ−１）ｅｑ１（ｚ）＋．ｆ
（ｚ）　　　　　　　　　　　　　　　　（１１）　　
Ｎ２　（ｚ）＝−ｅｑ１（ｚ）＋（１−ｚ−１）ｅｑ２
（ｚ）　　　　　　　　　　　　　　（１２）　　Ｎ２
　’　（ｚ）＝　　−（１−ｚ−１）ｅｑ１（ｚ）＋（
１−ｚ−１）２　ｅｑ２（ｚ）　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　・・・（１３）　　Ｎ３　（ｚ）＝−ｅｑ２（ｚ）＋
（１−ｚ−１）ｅｑ３（ｚ）　　　　　　　　　　　　
　　（１４）　　Ｎ３　’　（ｚ）＝−（１−ｚ−１）
２　ｅｑ２（ｚ）＋（１−ｚ−１）３　ｅｑ３（ｚ）　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　・・・（１５）　　Ｎｄｉｖ　
’　（ｚ）＝Ｎ（ｚ）＋Ｎ１　（ｚ）＋Ｎ２　’　（ｚ
）＋Ｎ３　’　（ｚ）＝Ｎ．ｆ（ｚ）＋（１−ｚ−１）
３　ｅｑ３（ｚ）　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　（１６）

【００２８】ロッ
クされた位相ロック・ループの場合、出力信号Ｆｏｕｔ
　＝（Ｎｄｉｖ　’）・（Ｆｒｅｆ　）；式（１６）に
代入すると、

【００２９】　　Ｆｏｕｔ　（ｚ）＝Ｎ．Ｆ（ｚ）Ｆｒｅｆ　＋（１
−ｚ−１）３　Ｆｒｅｆ　ｅｑ３（ｚ）　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　・・・（１７）式（１７）の第１の項は、所望のＰＬ
Ｌ出力周波数であり、第２の項は、分数割算による周波
数ノイズを表わしている。

【００３０】ｅｑ３は、Ｆｒｅｆ　の帯振幅について分
散＝１／１２を有しているので、ｅｑ３のパワー・スペ
クトル密度＝１／（１２Ｆｒｅｆ　）。ｖ（ｚ）＝Ｆｏ
ｕｔ　（ｚ）の周波数の変動と定義すると、

【００３１】

【数１】

【００３２】ｚ領域における位相の変動に変換すると、
ｗ（ｔ）＝ｄφ（ｔ）／ｄｔ、φ（ｔ）＝∫ｗ（ｔ）ｄ
ｔ＝２π∫ｆ（ｔ）ｄｔ直角積分を利用すると、　　Φ
（ｚ）＝ｚ−１Φ（ｚ）＋Ｗ（ｚ）Ｔｓ　　　Φ（ｚ）
・（１−ｚ−１）＝Ｔｓ　Ｗ（ｚ）　　Φ（ｚ）＝Ｔｓ
　Ｗ（ｚ）／（１−ｚ−１）＝２πＴｓ　Ｖ（ｚ）／（
１−ｚ−１）　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　・・・（２０）Ｔｓ
　−１／Ｆｒｅｆ　＝サンプル間の時間のため、式（１
９）及び（２０）に代入すると、

【００３３】

【数２】

【００３４】項（１−ｚ−１）は、単位利得がｆ＝ｆｒ
ｅｆ　／２πの微分器として働き、ｍループに一般化す
ると、　　Ｌ（ｆ）＝（（２π）２　／（１２ｆｒｅｆ
　））・〔ｆ／（ｆｒｅｆ　／２π）〕２（ｍ−１）・
ｒａｄ２　／Ｈｚ　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　（２３）

【００３５】ここで、Ｌ（ｆ）は単側
波帯位相ノイズを表わしている。図６は、０．５〜１．
０ＧＨｚ　のバラクタ同調式単側波帯ＶＣＯを含むフラ
クショナルＮのＰＬＬに関する式（２２）によって定義
される端数合成位相エラー・ノイズのプロットである。Ｆｒｅｆ　は、２００ＫＨｚであり、ループ数ｍは３で
ある。ＶＣＯ位相ノイズは、曲線６０１によって示され
ているが、位相検出器のノイズは、フラット・ライン６
０３である。分数割算ノイズ曲線６０５は、位相検出器
の位相ノイズ６０３がＶＣＯ位相ノイズ曲線６０１と交
差する位置を超える離れた位置で（搬送周波数Ｆｏｕｔ
　から）ＶＣＯ位相ノイズ６０１と交差する。分数割算
による位相ノイズ（ジッタ）は、搬送周波数で大幅に減
少するが、搬送周波数からのオフセットが大きいと（こ
の例の場合５ｋＨｚを超えると）増大する。狭い帯域幅
に合わせてＰＬＬを設計し、ＰＬＬ帯域幅外において追
加フィルタリングを利用することによって、分数割算位
相ノイズのエネルギーが除去され、高度な補正回路構成
を用いなくても、フラクショナルＮのＰＬＬが可能にな
る。

【００３６】ここで、さらに図７ａ及び図７ｂについて
参照すると、各シグマ・デルタ変調器に関するブロック
図は、適度に複雑な回路であるが、関数１／（１−ｚ−
１）は、積分関数のため、図７ａに示す回路は、図７ｂ
に示すような単一の利用しやすいアキュムレータ回路で
実現することができる。同様に、関数（１−ｚ−１）は
、微分回路として実現することができる。変調器セル３
０は、積分回路として説明し、また実施されたが、伝達
関数Ｇ（ｓ）は、積分関数に限定されるわけではなく、
所望の量子化ノイズ特性が得られる任意の伝達関数とす
ることができる。同様に、単一の積分器による実施（図
８に示す）は、実現が容易であり、良好な結果が得られ
るが、例えば、２つ以上のカスケード積分回路として実
施することも可能である。

【００３７】ここで、さらに図８を参照すると、例えば
、本発明の原理による図１に示すような分数分周器であ
る、多段変調器用分周器の詳細なブロック図が示されて
いる。分数分周器１３は、ライン３８の係数制御信号に
よって変調される整数除数値を有する整数分周回路５３
から構成される。ライン３８の変調器制御信号は、図５
ｄに示す複数ループ変調回路によって加えられる。分周
器５３は、ＶＣＯ出力周波数ＦＯＵＴ　を分周器５３の
整数除数値で割った値に等しい中間ＦＩ　を送り出す。ライン３８の係数制御信号は、コントローラ１８によっ
て加えられるライン１９の整数除数値Ｎと、ライン２１
でコントローラ１８によって加えられる端数部分．Ｆか
ら導き出されるライン３６の変調信号Ｎから構成される
。ライン３８の係数制御信号によって、分周器５３の公
称整数値Ｎが変調され、分周器５３に対する平均除数値
のＮ．Ｆが得られる。除数値Ｎ．Ｆの端数部分は、ライ
ン２１で積分器３１と結合されて、ライン３６にδＮ信
号が発生する。各変調器セル３０は、同一であり、積分
器３３として実現されるシグマ・デルタ変調器、総和回
路４１、及び、微分回路４７から構成される。この例の
場合、３つの追加変調器セル３０しか示されていないが
、追加変調器セルは、必要に応じて設けることができる
。積分器３１，３３，３５，３７のそれぞれは、１／（１
−ｚ−１）の積分関数を有しており、一般に、アキュム
レータと呼ばれる。同様に、微分回路４７，４９，４５
のそれぞれは、１−ｚ−１の微分関数を特性とする。基
準クロックＦｒｅｆ　の周期毎に１回、ライン３６の新
しい値δＮが計算される。ライン５４のクロック信号は
、分周器５３の出力周波数ＦＩ　以上の平均周波数を有
しており、分周器５３の出力から直接得ることができる
。ＦＩ　を超えるクロック周波数を利用して、ライン３
６のδＮに関する数字計算を実施する複数クロック・サ
イクルを可能にすることもできる。一般に、ＦＩ　を超
える周波数を有するクロック信号は、ＶＣＯの出力周波
数Ｆｏｕｔ　を割ることによって得られる。どの場合に
も、ライン３８における係数制御信号は、分周回路５３
の出力周波数ＦＩ　の周期毎に１回更新される。

【００３８】周知の方法の場合、ライン２１の値が積分
器３１に入力され、積分器３１に既に保持されている値
に加算されるが、新しい和は、積分器３３の入力ライン
でもある、出力ライン３２においてすぐに利用可能にな
る。積分器すなわちアキュムレータによって保持される
値が、”ＯＶＦＬ”で表示の所定の値に達すると、総和
器３９に対する入力としてライン３４にあふれ信号すな
わち繰上げ信号が発生する。次に、ライン３４のあふれ
信号は、総和器３９によってライン４２に存在する信号
と総和され、ライン３６にδＮ信号が生じることになる
。積分器３１，３３，３５，３７は、全て、同じあふれ
値を有しているが、積分器はカスケード接続されている
ので、入力ライン２１から最も遠い積分器は、入力ライ
ン２１に近い積分器に比べて速くあふれることになる。こうして得られる平均割算比の端数部分は、入力ライン
２１で示される値を値ＯＶＦＬで割ったものである。例
えば、積分器のあふれ値が１０００で、入力ライン２１
の値が２７のシステムの場合、こうして得られる割算比
の端数部分は、０．０２７になる。分周器５３の総平均
割算比は、Ｎ．０２７になるが、ここで、Ｎは、ライン
１９で総和器５１に入力される値である。従って、ライ
ン２１で積分器３１に入力される値は、平均割算比Ｎ．
Ｆの端数部分と、積分器３１のあふれ値をかけた値（．
Ｆ・ＯＶＦＬ）である。

【００３９】ここで、さらに図９ａ及び図９ｂを参照し
、単一の変調器３１（積分器３１として実施される）し
か利用されておらず、追加変調器セルは用いられていな
い分数分周器について考察する。所望の割算比の端数部
分が１／１２８で、積分器３１のあふれ値が１２８の場
合、積分器３１は、ライン５４上のクロックの１２８サ
イクル毎に１度、あふれ信号すなわち繰上げ信号を送り
出す。ライン３４のあふれ信号によって、１クロック周
期の間に、Ｎ＝１信号がライン３６に生じることになる
。従って、分周器５３に関する除数の公称整数値Ｎは、
１２８クロック周期毎に、そのうちの１クロック周期に
ついて１だけ増すことになる。図９ａには、ライン３８
の係数制御信号対時間が示されている。図９ｂは、位相
エラー対時間を作図したものである。分数分周器１３は
、正確な平均割算比が得られるだけであって、正確な瞬
時割算比が得られるものではないので、循環位相エラー
が存在する。図１０は、パワー・スペクトル密度Ｓ（ｆ
）のプロットであり、ｆは図９ｂに示す位相エラーから
生じるスプリアス・ノイズすなわちジッタのアウト・セ
ット周波数であり、搬送周波数すなわち所望のＶＣＯ出
力周波数のピークを示している。

【００４０】ここで、図１１ａ、図１１ｂ、及び、図１
２を参照すると、積分器３３の入力４６が積分器３１の
出力３２に接続されている、追加変調回路３０を含む分
数分周回路１３に関して、同じデータが作図されている
。積分器３３のあふれ出力は、総和器４１を介して、ラ
イン４４で微分器４７に結合される。微分器４７の出力
は、ライン４２で総和器３９に結合される。積分器３３
によって発生する各あふれ信号すなわち繰上げ信号毎に
、微分器４７は、積分器３３が繰上げ信号を出したのと
同じクロック・パルスで、正の出力パルスを発生し、次
に続くクロック・パルスで負のパルスを発生する。従っ
て、分周器５３に関する公称整数値の除数は、第１のク
ロック・パルスで１だけ増し、次に続くクロック・パル
スで１だけ減少するので、除数の正味変化がゼロになる
。上述のシステムの場合、．Ｆ＝１で、あふれ値＝１２
８であり、当初、積分器３１、３２の値が、両方とも、
０の場合、積分器３１は、１２８番目のクロック・パル
ス時にあふれ信号を発生する。一方、積分器３３は、１
１番目、２０番目、２５番目、３０番目のクロック・パ
ルス等であふれ信号を発生する。図１１ａは、ライン３
８の係数制御信号対時間の変化を作図したものであり、
図１１ｂは、瞬時位相エラー対時間を作図する。図９ａ及び図９ｂと、図１１ａ及び図１１ｂを、それぞ
れ、比較することによって、追加変調器セル３０が発生
した係数制御信号に対する影響が明らかになる。変調器
セル３０による係数制御信号及び位相エラーの平均変化
は、０であり、一方、積分器３１による係数制御信号の
変調によって、分周器５３に関する平均全除数比が１／
１２８になる。図１２には、位相エラーによって生じる
スプリアス・ノイズのスペクトル・パワー密度が示され
ている。公称整数除数の変調によって、スプリアス・ノ
イズの総含有量が増すことになる。しかし、所望の出力
信号からのオフセットが小さいと、スプリアス・ノイズ
のエネルギーが大幅に減少し、クロス・オーバ・ポイン
トは、ほぼ、Ｆｏｕｔ　を６で割った値になる。オフセ
ットが大きい場合、スプリアス・ノイズのエネルギーは
、従来の手段で簡単にフィルタリングを施すことが可能
であり、従来のフラクショナルＮ合成法によって得られ
るよりもジッタ・ノイズが大幅に少ない、所望の周波数
の信号が得られる。

【００４１】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、スプリアス・ノイズあるいはジッタ・ノイズ
の大幅に少ない出力信号を発生することのできる位相ロ
ック・ループを、簡単な構造で、低コストで実現するこ
とができる。

【図面の簡単な説明】

【図１】位相ロック・ループ型周波数シンセサイザを示
すブロック図である。

【図２】位相ロック・ループ型周波数シンセサイザの別
の例を示すブロック図である。

【図３ａ】変調器回路の概念的ブロック図である。

【図３ｂ】該変調器回路の量子化モデルの概念的ブロッ
ク図である。

【図３ｃ】複数ループ変調器システムの概念的ブロック
図である。

【図４】図３ｃに示すシステムの量子化ノイズのスペク
トル・パワー密度分布を示す図である。

【図５ａ】フラクショナルＮ合成のための制御システム
・モデルを示す概念的ブロック図である。

【図５ｂ】該制御システムのための変調器回路モデルを
示す概念的ブロック図である。

【図５ｃ】図５ｂに示す変調器回路の量子化モデルを示
す概念的ブロック図である。

【図５ｄ】フラクショナルＮで使用する複数ループ変調
器システムを示す概念的ブロック図である。

【図６】図５ｄのシステムに関するフラクショナルＮ合
成の位相エラー・ノイズを示す図である。

【図７ａ】図５ｄに示すシステムのための単一変調器ル
ープのブロック図である。

【図７ｂ】図７ａの変調器回路のアキュムレータの実施
例を示す図である。

【図８】本発明の原理に従う係数制御回路を示す詳細ブ
ロック図である。

【図９】単一変調器分数除算器に関する係数制御信号及
び瞬間位相エラーを示すタイミング図である。

【図１０】従来の単一変調器分数除算器に関するスプリ
アスあるいはジッタ・ノイズ分布を示す図である。

【図１１】図８に示す係数制御回路を組み込んだ２つの
変調器分数除算器に関する係数制御信号及び瞬間位相エ
ラーを示すタイミング図である。

【図１２】２つの変調器分数除算器に関するスプリアス
あるいはジッタ・ノイズ分布を示す図である。

【符号の説明】

３０：変調器セル３１、３３、３５、３７：積分器４５、４７、４９：微分回路３９、４１、４３、５１：総和器５３：分周器

Claims

【特許請求の範囲】

【請求項１】可変周波数発振器と、前記可変周波数発振
器の出力周波数を整数分割する分周器手段と、前記分周
器手段の出力と基準信号とを位相比較し、これらの位相
差を示す誤差信号を前記可変周波数発振器に結合する位
相比較手段と、前記分周器手段の入力に結合され、分数
除数値を表す制御信号に応答して前記整数分割値を周期
的に一時的に変えるための第１変調信号を発生する第１
手段と、前記第１手段の出力に接続され、出力が前記分
周器手段に接続され、前記第１手段によって出力された
第１総和信号に応答して前記整数分割値を変える第２変
調信号を発生し、該第２変調信号による前記整数分割値
の正味変化をゼロとする第２手段と、を備えて成る周波
数合成装置。
【請求項２】入力信号の周波数を有理数で割った信号を
出力し、係数制御信号を受信する係数制御入力を備えた
分周器手段と、前記分周器手段の係数制御入力に結合さ
れ、分数除数値を表す制御信号に応答して整数除数値を
周期的に一時的に変える第１変調信号を発生する第１手
段と、前記第１手段の出力に結合され、出力が前記分周
器手段に結合され、前記第１手段によって出力された第
１信号に応答して前記整数除数値を周期的に変える第２
変調信号を発生し、該第２変調信号による前記整数除数
値の正味変化をゼロとする第２手段と、を備えて成る分
周器。