JPH04212775A - 半導体メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体デバイスに係わる
ものであり、とくに半導体ダイナミックメモリデバイス
に用いるスタチックコラムデコード回路に関するもので
ある。

【０００２】

【従来の技術】ＭＯＳ構成によるダイナミック読出し書
込みメモリデバイスは、両特許ともテキサスインスツル
メンツ社を譲受人とする米国特許第４，０８１，７０１
号（この場合は１６ＫダイナミックＲＯＭ）もしくは第
４，２９３，９９３号（この場合は６４Ｋダイナミック
ＲＡＭ）に教示のように構成されるのが普通である。こ
のような従来のデバイスでは、セルの総数をＮ個とした
ときにメモリセルアレイの各辺がＮの平方根となるよう
に配列されていた。したがって、たとえば６４Ｋのデバ
イスならば、２５６行×２５６列の構成となる。上記従
来のデバイスにおいてはさらに、双安定センスアンプが
一対のビットラインに接続されており、メモリセルの各
列にはセンスアンプが１個ずつ設けてあるため、各列に
は２本のビットラインが接続されることとなる。このよ
うな正方形構成のアレイにおいては、リフレッシュサイ
クルは列ラインの本数、すなわちセンスアンプの個数に
等しい。しかしながら、ダイナミックＲＡＭのビット密
度が２５６Ｋビットまたは１Ｍビットのレベルにまで増
加した場合には、センスアンプの数はこれを、総ビット
数をＮとしてＮの平方根よりも大きくすることが必要と
なる。これは容量比と直列抵抗のために、ビットライン
ごとのセルの数をおよそ１２８よりも大きくすることが
不可能であり、このため各リフレッシュ期間のリフレッ
シュサイクルをおよそ２５６または５１２サイクルより
大きくすることができないためである。

【０００３】１ＭビツトのＤＲＡＭで２５６サイクルの
リフレッシュを行なうためには、単純なアレイの場合で
も列数を４０９６列、たとえば２５６行×４０９６列と
することが必要である。この場合、各リフレッシュサイ
クルで２行分をアドレスするようにすることとすれば、
５１２行×２０４８列に列数を減少することができると
はいえ、このように多数の列ラインに生ずる寄生容量を
考慮すれば、所定の入出力データラインまたはその相補
信号ラインに接続するセルの列数は、あまりにも多くな
りすぎてしまう。

【０００４】しかも、スタティックコラムデコードをも
含めるようにした場合には、回路の設計はさらに困難な
ものとなる。

【０００５】ゆえに本発明の目的とするところは、高密
度ダイナミックＲＡＭに用いるデータ入出力回路の構成
を提供することにある。さらに本発明の他の目的は、ダ
イナミックＲＡＭ用の高速度データ入出力回路を提供す
ることにある。

【０００６】

【発明の概要】本発明の一実施例では、ダイナミック読
出し書込みメモリアレイにおいて、列デコードおよびデ
ータ入出力回路を該入出力回路全体の大容量負荷を補償
するようにして構成したもので、入出力回路のメモリセ
ルに対する初段には、センスアンプとセグメント分割さ
れた中間入出力ラインとの間にバッファを設け、各中間
入出力ラインのセグメントには入出力負荷の一部を割り
当て、第１レベルの列デコードにより各セグメントに対
して１列を選択する。第２レベルの列デコードにはトラ
イステートのバッファを用い、このバッファを正しい列
アドレスで読み出しを行なっている間のみ能動化させる
。書き込み時には、すべてのバッファを高インピーダン
ス状態として読み出し動作を行なうとともに、デコード
されたパスゲートを介して選択されたバッファに対して
書き込みを行なうようにする。

【０００７】

【実施例】図１に本発明による半導体読み出し書き込み
メモリチップの構成を示す。このデバイスはいわゆる１
Ｍビットサイズで、２２０すなわち（１０４８５７６）
個のメモリセルを行・列構成のアレイ中に有するもので
ある。該アレイはそれぞれが２６２，１４４個のセルか
らなる４個の同等のブロック１０ａ，１０ｂ，１０ｃ，
１０ｄに分割されている。各ブロックには５１２本の行
ラインが設けてあり、これら行ラインはすべて行デコー
ダ１１ａ，１１ｂのいずれか一方に接続されている。各
行デコーダ１１ａ，または１１ｂは、９ビットの行アド
レスをアドレス入力ピン１２から行アドレスラッチ１３
およびライン１４を介して受け取る。また入力ピン１２
から、１０ビットの列アドレスが時分割多重化方式で入
力され、この列アドレスはバッファ１５に印加される。 アレイの中央には８本の入出力ライン１６が配置されて
おり、この８本の入出力ラインのうち１本が、８中１の
データセレクタ１７により選択される。このデータセレ
クタ１７からの１本の入出力ラインは、複数個のバッフ
ァを介してデータ入力ピン１８およびデータ出力ピン１
９に接続されている。該セレクタ１７はさらに、ライン
２０を介して列アドレスの３ビットが列アドレスバッフ
ァ１５から入力する。上記ライン１６の８本のうち２本
は、それぞれ入出力ライン２１を介して前記ブロック１
０ａ，１０ｂ，１０ｃ，１０ｄに接続されている。これ
らブロック１０ａ−１０ｄの各々につき１６個の中間出
力バッファ２２により、バッファ１５からのライン２３
の列アドレスのうち、３ビットを用いて１６中２の列選
択が行なわれ、また各ブロック１０ａ−１０ｄにおける
１６個の中間出力バッファ２４の１６組の出力の各々に
より、バッファ１５からのライン２５上の４ビットの列
アドレスを用いて、１６中１の列選択行が行なわれる。

【０００８】各ブロックにはさらに５１２個のセンスア
ンプ２６が設けてあり、これらセンスアップ２６はそれ
ぞれそのアレイの列の１個に接続されている（各列は２
本１組の列ラインすなわち「２本のビット・ライン」に
より構成される）。各バッファ２４は２列のうちいずれ
か一方に接続されるが、その選択はライン２７の１ビッ
ト列アドレスに基いて行なわれる。該メモリデバイスに
はさらに、入力ピン２８から行アドレスストローブ信号
ＲＡＳを、また入力ピン２９から列アドレスストローブ
信号ＣＡＳを、それぞれ受け取る。またメモリの読出し
動作又は書込み動作の選択は、入力ピン３０の読出し／
書込み制御信号Ｒ／Ｗにより行なわれる。なお、内部ク
ロック信号および制御信号は、必要に応じてクロックゼ
ネレータおよび制御回路３１により生成される。

【０００９】図１に示すデバイスはいわゆる「スタティ
ック列デコード」を用いたものであり、これはすなわち
、行アドレスストローブ信号ＲＡＳにより行アドレスが
ストローブされ、列アドレスストローブ信号ＣＡＳがド
ロップして通常の読出し信号又は書込み信号を供給した
後では、ピン１２に現れる列アドレスを任意に変更する
ことができ、その時点における列アドレスに対して選択
された列データの入出力が可能になる、ということにほ
かならない。ただし、列アドレスが現われるたびに別の
列ストローブ信号ＣＡＳを入力する必要はない。

【００１０】図２は各ブロック１０ａ−１０ｄのうち、
ブロック１０ａの一部たる入出力ライン１６、中間出力
バッファ２２，２４，およびセンスアンプ２６の構成を
詳細に示すものである。図示のブロックでは前記１６個
の中間出力バッファ２２が設けてあり、これら出力バッ
ファは本図では符号２２−１ないし２２−１６で示して
ある。図示のごとく、これらの中間出力バッファのうち
中間出力バッファ２２−１ないし２２−８は８個１組と
して、前記ライン１６のうち当該ブロック用の１本に接
続され、また中間出力バッファ２２−９ないし２２−１
６は別の８個１組として、該ブロック用の他のライン１
６の１本にライン２１を介して接続されている。各バッ
ファ２２−１ないし２２−１６にはそれぞれ１６個１組
のバッファ２４が接続され、これらバッファは符号２４
−１ないし２４−１６で示してある（各々の組ごとに１
６個である）。１６個のバッファ２４の各組には３２個
１組のセンスアンプ２６が設けられており、各センスア
ンプ２６は２本のビットライン（１列または２列用の２
本）３３に接続されている。これらビットライン３３は
、メモリアレイ内で５１２本の行ライン３４と交差して
いる。行アドレスの第１０ビットは、信号ライン２７を
介してセンスアンプ２６のマルチプレックス回路に供給
され、これにより、各対をなす２個のセンスアンプのい
ずれをライン３７を介してバッファ２４に接続するかの
選択を行なう。図示のブロックには、１６対のデータ／
データバーライン３８，３９が設けられており、各対は
一方では選択されたバッファ２４にライン４０を介して
接続されるとともに、他方では選択されたバッファ２２
にライン４１を介して接続されている。なお、入出力は
ライン３８，３９における２本レールから、データ入出
力ライン１６における１本レールに切り替わることとな
る。

【００１１】つぎに図３に図２の回路の一部をさらに詳
細に示す。本図には前記１６個の中間出力バッファのう
ち、中間出力バッファ２４−１の組に接続されたセンス
アンプ２６を例示し、１６個をもって１組とするバッフ
ァ２４−１の各々を符号２４−１−１ないし２４−１−
１６で示してある。各センスアンプ２６からは、それぞ
れ２本のビットライン３３が延びており、これらビット
ライン３３はいわゆる折畳み（ｆｏｌｄｅｄ）ビットラ
イン構成をなすものである。これらビットライン３３に
は行ライン３４が交差しており、行ライン３４とビット
ライン３３との交差点にメモリセルが位置することとな
る。各対のセンスアンプ２６にはマルチプレクサ４２が
接続され、このマルチプレクサ４２により、ライン２７
上のアドレスビットに基いてそれぞれ対をなすセンスア
ンプ２６の一方を選択し、ライン３７を介してそれぞれ
バッファ２４−１−１，２４−１−２．．．に接続する
。さらにライン２５の列アドレスの４ビットに基づいて
、任意の一時点において１６個の中間出力バッファ２４
−１−１ないし２４−１−１６のうちただ１個のみが選
択され、したがって各時点ではただ１個の中間出力バッ
ファにより、信号ライン４０を介して１ビット分のデー
タの読み出し信号又は書き込み信号がライン３８，３９
に対して授受されることになる。図３のバッファ２２−
１は、ライン２３の３ビットの信号により行なわれる１
６ビット中２ビツトの選択に応じて選択、ないし非選択
とされ、これにより２本レールの入出力ライン３８，３
９が図示のブロックの１本レールの入出力ライン１６と
接続される。

【００１２】つぎにバッファ２４の一つ、たとえば図３
のバッファ２４−１−１、およびバッファ２２の一つ、
たとえばバッファ２２−１の詳細な回路構成を図４に示
す。前記マルチプレクサ４２は４個のトランジスタによ
り構成され、そのうちの２個のトランジスタ４３のうち
１個は、ライン２７のアドレスビットとその相補信号に
より選択されて、これらのうちの１個のみがオンとなる
。マルチプレクサ４２は、センスアンプ２６が反転した
後でのみ能動化される。読出し用には、トランジスタ４
３のうち選択された一方を経由する通路がただ１本ある
のみである。また書き込みの場合には、ライン２７のア
ドレスビットと制御回路３１（図１）の書き込み制御信
号Ｗとの論理積により、トランジスタ４４の一方がオン
とされる。この書き込み制御信号Ｗは、読出し書き込み
制御信号Ｒ／Ｗ３０が書き込み状態とされた際に有効と
なる。かくて、センスアンプ２６の入出力ライン４５は
読み出し時に１本レール、書き込み時に２本レールとな
る。すなわち、読み出し動作の際には、２個のトランジ
スタ４４がいずれもオフとされ、トランジスタ４３のい
ずれか一方のみがオンとされる。これに対し、書き込み
動作時には、トランジスタ４３のいずれかと、これと関
連する１個のトランジスタ４４が導通する。

【００１３】マルチプレクサ４２の入出力ライン３７は
、バッファ２４−１−１のトランジスタ４６および４７
のソースドレインパスを介して、ライン３８および３９
に接続されている。これらのトランジスタ４６，４７は
、接続点４８におけるＹ選択情報により制御され、この
Ｙ選択情報は、ライン２５の４ビットの列アドレスを入
力する１６中１の選択デコーダ４９から与えられる。 トランジスタ５０もこの接続点４８におけるＹ選択情報
により制御される。このトランジスタ５０は、Ｐチャン
ネルプリチャージ／ロード回路を有するインバータトラ
ンジスタと直列に接続してある。１本レールによる読み
出し経路は、選択されたセンスアンプ２６からトランジ
スタ４３を介してインバータの入力ライン５２に延びて
おり、このインバータは、トランジスタ５０のオンによ
りバッファ２４−１−１が選択された際に、入力接続点
５２におけるデータビットの反転ビットを接続点５１に
伝達すべく機能する。該接続点５１の出力はトランジス
タ４７を介してライン３９へ、ひいては接続点５９から
インバータ６０，６１および６２、パスゲート６４に供
給されるとともに、さらにライン２１を介して図示のブ
ロックのデータ入出力ライン１６に導かれる。

【００１４】接続点５２が低レベルの場合には、Ｐチャ
ンネルのトランジスタ５３オンとなって、接続点５１は
電源電圧Ｖｄｄに保持される。同様に、接続点５１が低
レベルのときには、Ｐチャンネルのトランジスタ５４が
オンとなって、接続点５２は高レベルに保持される。接
続点５１，５２はともに、行アドレスストローブ信号Ｒ
ＡＳが高レベルになった後のプリチャージサイクルにお
いて、制御回路３１により生成されるプリチャージ電圧
の立ち下がりＬを受け取るＰチャンネルのトランジスタ
５５により、高レベルにプリチャージされる。

【００１５】図４に示すバッファ２２−１は、ライン２
３上のアドレスビットおよび１６入力１出力選択デコー
ダ５６からのＹ−選択情報により制御され、このバッフ
ァが選択された場合には接続点５７が高レベルになる。 これにより、トランジスタ５８がオンとなって、ライン
３９ないし接続点５９のデータが３段のインバータ６０
，６１および６２により増幅され、接続点６３に伝えら
れる。読出しの場合には、制御回路３１からＮＡＮＤゲ
ート６５に印加された読出しコマンドＲにより、相補接
続された一対のトランジスタ６４がオンとなる。すなわ
ち、読出し書込み制御信号Ｒ／Ｗが高レベルとなって読
出し動作を指定している場合には、読出しコマンドＲも
高レベルなつて、２個のトランジスタ６４がともにオン
となる。このときは書込みコマンドＷが低レベルである
ため、それぞれが相補接続された２対のトランジスタ６
６，６７はオフとなる。以上のようにして、ライン３９
のデータビツトにより、接続点５９と、カスケード接続
のインバータ６０，６１，６２とトランジスタ６４とを
介して、ライン１６が制御され、読み出し動作が行われ
る。他方、書き込み動作の場合には、前記２個のトラン
ジスタ６６，６７がオン、対をなすトランジスタ６４が
オフとされ、接続点５９（およびライン３９）にはライ
ン１６からトランジスタ６７を介してデータビットが入
力し、また接続点６３（およびライン３８）にはこのビ
ットの反転ビットが入力する。かくて書き込み時には、
ライン１６による１本レールから、ライン３８，３９に
よる２本レールに、データの伝送経路が切り替えられる
こととなるのである。

【００１６】Ｐチャンネルトランジスタ５５のゲートに
はクロックＬが入力されるが、このクロックＬは２重目
的をもつものである。すなわちまず第１には、スタティ
ックコラムデコード動作で多重読出しを行なうような場
合に、最初の読み出しで、「０」が読み取られた場合に
は、データの変化はトランジスタ４３によりダンプされ
、また「１」が読み取られた場合には、変化がほとんど
伝達されない。最悪の場合には、接続点５２はＶｄｄ−
Ｖｔレベルまでフロートし、センスアンプ２６によって
このレベルに保持されることとなる。クロックＬの第２
の目的は、接続点５１を、したがってトランジスタ５４
のゲートをＶｄｄにプリチャージして、トランジスタ４
３を介して接続点５２ではじめに「０」が読みとられた
場合には、トランジスタ５４に流れる電流サージ（すな
わちトランジスタ５４、ライン５２からライン３７、ト
ランジスタ４３−ラインＢＳ−１、センスアンプ２６Ｖ
ｓｓラインに流れるサージ）がなくなる。この電流サー
ジは、接続点５２が低レベルとなると接続点５１が高レ
ベルとなってトランジスタ５４をオフとなるものである
ため、唯一のスイッチング電流である。

【００１７】つぎに図５にセンスアンプ２６の詳細な構
造を示す。同図にはさらに、センスアンプの２本のビッ
トライン３３、およびこれらビットラインと直交する５
１２本の行ライン３４のうち４本が示してある。図示し
たセンスアンプは、Ｎチャンネルの検出トランジスタ７
１およびＰチャンネルトランジスタ７２をクロス接続し
た、ＣＭＯＳ構成のフリップフロップ７０を用いたもの
である。検出点７３，７４は絶縁トランジスタのソース
ドレインパスを介して、２本のビットライン３３にそれ
ぞれ接続されている。前記フリップフロップ７０の接地
側の接続点７８は、センスクロックＳ１およびＳ２をゲ
ート入力とする２個のＮチャンネルトランジスタ７９，
８０を介して接地されている。前記トランジスタ７９は
トランジスタ８０よりもはるかに小型のもので、まずク
ロックＳ１が生成されると、低利得状態でＮチャンネル
トランジスタ７１により第１回目の検出が行なわれる。 電源ラインＶｄｄ側では、接続点８１がＰチャンネルト
ランジスタ８２を介して電源に接続され、トランジスタ
８２のゲートにはセンスクロック反転Ｓ２が入力される
。 このセンスクロック反転Ｓ２はセンスクロックＳ２の反
転クロックパルスで、Ｐチャンネルトランジスタ７２は
、第２のセンスクロックＳ２が能動となった場合にのみ
、動作を開始する。したがって本実施例においては、ま
ずセンスクロックＳ１が現われた後にＳ２および反転Ｓ
２が現われることにより、２つのインターバルを有する
検出動作が行なわれる。また、それぞれが対をなす前記
トランジスタ７９，８０およびトランジスタ８２は、２
個のブロック１０ａ，１０ｂの内の他のセンスアンプ２
６、すなわち１０２４個のセンスアンプに対して、共通
に用いられるものである。なお接続点７８および８１は
、トランジスタ８３により電源電圧Ｖｄｄのほぼ　１／
２の電位にプリチャージされる。

【００１８】前記ビットライン３３は３個のトランジス
タ８４によりプリチャージされて等電位となるもので、
これらトランジスタ８４の各々のゲートにはイコライズ
クロック電圧Ｅが入力し、これらトランジスタ８４のう
ちの２個のソースは、基準電圧Ｖｒｅｆ　に接続されて
いる。この基準電圧Ｖｒｅｆ　の値は前記電源電圧Ｖｄ
ｄの約１／２　としてあるため、電源からすべてのビッ
トラインに対するプリチャージに要する電荷はごくわず
かか、あるいは実質的にゼロとすることができる。すな
わち、各センスアンプ２６についてビットライン３３の
一方が高レベル、他方が低レベルになると一方が他方を
充電するようになるため、必要な基準電圧Ｖｒｅｆ　源
からは漏洩その他により生じた電位差分を供給するのみ
でよいこととなる。なお上記イコライズクロック電圧Ｅ
は、活性サイクル完了後、行アドレスストローブ信号反
転ＲＡＳが高レベルとなったときに、制御回路３１（図
１）で生成される。

【００１９】前記メモリセルはそれぞれコンデンサ８５
およびアクセストランジスタ８６からなっており、各行
における５１２個のアクセストランジスタ８６はすべて
、そのゲートが１本の行ライン３４に接続されている。 図示のブロック内では、それぞれ５１２個のトランジス
タ８６からなる各行ラインのうち、ただ１本の行ライン
３４のトランジスタ８６が任意の一時点でオンとされ、
したがって各時点ではただ１個のメモリセルのコンデン
サ８５のみが、所定のセンスアンプ２６のビットライン
３３に接続される。なおこの場合、コンデンサ８５の記
憶容量に対するビットラインの容量の比を減少させるべ
く、それぞれ対をなすビットライン３３に対して多数の
ビットラインセグメント８７を設けてある。各時点では
これらビットラインセグメント８７のうちの１本のみが
、前記トランジスタ８８のうちの１個を介して該ビット
ライン３３に接続される。この場合、たとえば各セグメ
ント８７に３２個のメモリセルと接続するとして、各セ
ンスアンプにつき本実施例では１６個のビットラインセ
グメントが必要となる（１６×３２＝５１２）。行デコ
ーダ１１ａないし１１ｂは、ライン１４からの９ビット
の同等なアドレスビットのうち特定のビットに基いて、
５１２本のうちの１本の行ライン３４を選択するに当っ
て、セグメント選択電圧ＳＳにより１６本のライン８９
のうちいずれか１本を選択する。

【００２０】各対のビットライン３３にはそれぞれ１対
のダミーセルが設けてあり、これらのダミーセルはダミ
ーコンデンサ９０およびアクセストランジスタ９１によ
りこれを構成する。通常のごとく、選択されたメモリセ
ルが図面左側のビットライン３３上にある場合は、図面
右側のダミーセルをライン９２のうちの１本により選択
し、また選択されたメモリセルが図面右側のビットライ
ン３３上にある場合は、図面左側のダミーセルを、同じ
くライン９２のうちの１本により選択する。なお、行ア
ドレスのうち１ビットは、これらダミーセルのライン９
２のいずれを選択するかを決定するのにも用いられる。

【００２１】続いて図６を参照して、上記メモリデバイ
スの動作シーケンスにつき説明する。このメモリデバイ
スの能動サイクルは、行ストローブ信号ＲＡＳが＋５Ｖ
から０Ｖまで降下した時間Ｔｏで開始される。ここでは
、とりあえずメモリデバイスの読出しサイクルの場合を
例として説明することとし、したがって、時間Ｔｏでは
読み出し／書き込み制御信号Ｒ／Ｗの入力電圧が＋５Ｖ
となっているものとする。この時間Ｔｏに先立つ時間は
プリチャージサイクルであり、このプリチャージサイク
ル期間中において前記イコライズ電圧Ｅがすでに高レベ
ルとされているため、上記時間Ｔｏではすべてのビット
ライン３３および接続点７８が、ここでは電源電圧Ｖｄ
ｄの１／２　すなわち＋２．５Ｖに設定するとした基準
電圧Ｖｒｅｆ　にプリチャージされている。プリチャー
ジサイクルにおいてはさらに、すべてのライン８９上の
セグメントセレクト電圧ＳＳも高レベルに保持されるた
め、セグメント８７もすべて基準電圧Ｖｒｅｆ　にプリ
チャージされている。上記のごとく時間Ｔｏで行アドレ
スストローブ信号ＲＡＳの電圧が降下することにより、
前記イコライズ電圧Ｅが時間Ｔ１　で降下し、このため
、それぞれ対をなすビットラインが互いに電気的に分離
されるとともに、基準電圧Ｖｒｅｆ　源からも切り離さ
れる。続いてセグメントセレクト電圧ＳＳが降下し始め
、セグメント８７をすべてビットラインから切り離す。 行デコーダ１１ａ，１１ｂが行アドレスに応答する時間
が経過した直後に、選択された５１２本のうちの１本の
行ライン３４および選択された２本のうちの１本のダミ
ーライン９２上のアドレス電圧Ｘｗｄ　　およびＸｄｕ
ｍ　（図６）がそれぞれ上昇し始め、同時にライン８９
のうち１本のライン上のセグメント選択電圧も上昇を開
始する。

【００２２】これらのアドレス電圧Ｘｗｄ，Ｘｄｕｍ　
およびセグメント選択電圧ＳＳは比較的緩慢に上昇し、
電源電圧Ｖｄｄのレベルに達した後はＶｄｄ値以上の電
圧レベルにまでブーストされ、これにより前記アクセス
トランジスタ８６，８８および９１における電圧Ｖｔの
降下がゼロとされる。時間Ｔ２　でセンスクロックＳ１
電圧の高レベルにより、各センスアンプ２６がまず能動
化され、高インピーダンスＮチャンネルトランジスタ７
９を導通させることにより、メモリセルとダミーセルと
の間の電圧差による分離よりもはるかに大きな値でビッ
トライン３３どうしが分離されることとなる。ただし、
電源電圧Ｖｄｄからトランジスタ７２を介して電流が少
しでも流れる前に、時間Ｔ３　で電圧Ｔが降下して、ビ
ットライン３３を検出点７３および７４から分離する。 電圧Ｔが降下した後、センスクロックＳ２の電圧が立ち
上がって、大きな方のトランジスタ８０が導通し始め、
またセンスクロック反転Ｓ２の電圧降下によりＰチャン
ネルのロードトランジスタ８２も導通を開始する。時間
Ｔ４　でセンスクロックＳ２電圧が上昇し、反転Ｓ２電
圧が降下した後、電圧Ｔは電源電圧Ｖｄｄまで立ち上る
。センスクロック反転Ｓ２Ｄは、センスクロックＳ２の
やや後でこれをゼロレベルとすることにより、Ｖｄｄ　
　電源からの電流スパイクの位相ずれを得るようにする
。前記分離されたトランジスタ７５，７６が再びオンと
された後、時間Ｔ５　で検出作業が完了し、ビットライ
ン３３のうち１本が高レベル、他方が低レベル（０レベ
ル）とされ、これによりビットセレクトラインの電圧Ｂ
Ｓ１またはＢＳ２がオンとされ、ビットライン３３のう
ちの一方が図４のライン４５，３７を介して接続点５２
に接続される。Ｙ選択信号Ｙｓｅｌ−１　およびＹｓｅ
ｌ−２　の直後に、デコーダ４９および５６からの出力
が接続点４８および５７で有効となって、選択されたデ
ータビットがライン１６のうち適切なラインで有効とな
る。このデータは、上記Ｗ選択信号Ｙｓｅｌ−１　およ
びＹｓｅｌ−２　が高レベルになった若干後に、出力ピ
ン１９上で有効となる。

【００２３】列アドレスが変更された場合には、ビット
選択信号ＢＳ１，ＢＳ２およびＹ選択信号Ｙｓｅｌ−１
　，Ｙｓｅｌ−２　の電圧が変化して、新たなデータビ
ット出力を生成する。この場合、行アドレスは以前と同
じアドレスに維持され、このたびのサイクルにおける最
初の行アドレスストローブ信号ＲＡＳにより選択された
データはすべて、センスアンプの検出点７３，７４にラ
ッチされる。 かくて時間Ｔ５　以前は図６の場合とまったく同様とな
り、スタチックコラムデコードの列アクセス時間をきわ
めて短くすることが可能となる。

【００２４】図７は図４で説明した中間出力バッファ回
路の他の構成例を示す。この例では、入出力バッファ１
１０（図４のバッファ２１−１−１に相当する）は、ラ
イン４５を介してただ１個のセンスアンプ２６と接続さ
れ、また、ただ１本の中間入出力ラインセグメント１１
１（図４の２本のライン３８，３９にかわるもの）に接
続されている。このラインセグメント１１１の一つは、
第２段の中間入出力バッファ１１２（図４のバッファ２
２−１に対応）を介して、図示のブロックのデータ入出
力ライン１６に接続されている。さらに前記と同様、列
デコーダ４９，５６の出力するＹ選択信号Ｙｓｅｌ−１
　およびＹｓｅｌ−２は、いずれの中間バッファをセグ
メント入出力ライン１１１及びデータ入出力ライン１６
に接続するかを選択する。このＹ選択信号Ｙｓｅｌ−１
　およびその反転信号は、対をなすＮチャンネルおよび
Ｐチャンネルトランジスタ１１３のゲートに印加され、
これにより３２個のうちの１個の接続点１１４がライン
１１１に接続される。またＹ選択信号Ｙｓｅｌ−２　は
読出し（Ｒ）または、書込み（Ｗ）のいずれが有効状態
となっているかによりゲート１１５または１１６のいず
れかをイネーブルとすることにより、コラムアドレスビ
ット２３に基いて、図示の半ブロックにおける８個のバ
ッファ１１２のうちの１個について、読出し用のバッフ
ァ１１７または書込み用のパスゲート１１８のいずれか
を活性化させる。また読出し信号Ｒおよび書込み信号Ｗ
は、バッファ１１０内のパスゲート１１９，１２０のい
ずれかを選択して、書込み動作の場合は、ゲート１１９
、ライン１２１（センスアンプに至る）、アンプ１２２
、ライン１２３（センスアンプに至る）を介して２本レ
ールのデータ経路で行ない、また読取り動作の場合は、
ライン１２１を介し、センスアンプ２６からアンプ１２
２、ライン１２３、パスゲート１２０、ライン１１１お
よびバッファ１１７からライン１６に至る１本レールの
データ経路で行なうようにする。トランジスタ４３，４
４は、図４と同様に、ラインＢＳまたはラインＢＳと書
込み信号Ｗとの論理積により駆動される。したがって読
出し時にはトランジスタ４３が、あるいは書込み時には
トランジスタ４３，４４が、図６の時間Ｔ５　でオンと
される。

【００２５】さらに図７の回路において、入出力ライン
セグメント１１１（およびライン１６）は、バッファ１
２２（およびバッファ１１７）により、読出し時にセン
スアンプ２６の検出点７３，７４と有意に結合すること
がなく、このため、入出力ラインの状態によってセンス
アンプの検出点に有意のレベル低下が生じることがない
。また図４の回路ではトランジスタ４６と接続点５２に
より、読出し期間中にセンスアンプの検出点とライン３
８の間で結合が生じるが、セグメント容量はきわめて小
さいため、センスアンプはこのような結合に対して迅速
に応答することが可能である。こうした結合効果は、ト
ランジスタ４６に比較的小型のものを用いて当該の結合
にインピーダンスをもたせるようにすることにより、さ
らに減少させることができる。また、デバイスのサイズ
は、接続点５２の電圧をセンスアンプ接続点５１の電圧
と無関係に制御するような比率とする。この場合はさら
に第４図のバッファ２２−１で、バッファのアンプ２４
−１−１によって接続点１３０の電圧を接続点１３１の
電圧と無関係に制御するようにする。

【００２６】なお、図４のバッファ２４−１−１のアン
プに、付加的なパスゲートを設けて、読出し時における
入出力ラインの結合容量をフィルタ除去するようにして
もよく、この場合、当該トランジスタのゲートは、書込
み時にのみ活性化されることとなる。

【００２７】以上本発明の実施例につき各種説明したき
たが、本発明による半導体メモリデバイスはこれら実施
例に限定されるものでなく、記載の実施例に適宜各種の
追加ないし変更を加えてもよいことはいうまでもない。

【図面の簡単な説明】

【図１】本発明によるスタティックコラム入出力回路を
用いた１メガビットサイズの半導体メモリデバイスを示
すブロック図。

【図２】図１に示したデバイスの一部を示すブロック図
。

【図３】図２に示した回路の一部を示すブロック図。

【図４】図３に示した回路におけるマルチプレクサ、バ
ッファおよび列選択回路を示す結線図。

【図５】図１ないし図４に示したセンスアンプおよびメ
モリセルアレイを示す結線図。

【図６】図１ないし図５に示した回路における各接続点
の電圧を時間に関連して示すタイミングチャート図。

【図７】図４に示した構成の変形例を示す結線図。

【符号の説明】

１０ａ−１０ｄ　　メモリセルブロック１６　　データ
入出力ライン １５，１７　　デコーダ ２２，２４　　バッファ ２６　　センスアンプ ３１　　制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　単一半導体集積回路に形成された半導
   体メモリデバイスであって：メモリセルの行と列のアレ
   イ；行アドレス入力に応答して１つの行を選択するため
   、上記行に結合されている行アドレス手段；上記アレイ
   のためのデータ入出力ライン；複数のセグメントに分割
   された上記アレイのための中間入出力ライン；第１列選
   択手段を含む複数の第１中間入出力バッファ手段であっ
   て、その各々がアレイの上記列の異ったグループと上記
   複数の第１中間入出力ラインの１つに結合されている上
   記複数の第１中間入出力バッファ手段；第２列選択手段
   を含む複数の第２中間入出力バッファ手段であって、そ
   の各々が、上記複数のセグメントに分割された中間入出
   力ラインの１つと上記データ入出力ラインの間に結合さ
   れている上記複数の第２中間入出力ライン；上記第１と
   第２の列選択手段に各々結合される第１と第２の出力を
   有し、列アドレスを受信する列アドレス手段；を有する
   ことを特徴とする半導体メモリデバイス。