JPH0752583B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0752583B2 JPH0752583B2 JP62302681A JP30268187A JPH0752583B2 JP H0752583 B2 JPH0752583 B2 JP H0752583B2 JP 62302681 A JP62302681 A JP 62302681A JP 30268187 A JP30268187 A JP 30268187A JP H0752583 B2 JPH0752583 B2 JP H0752583B2
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- output
- output control
- control circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特にカラムセンスアンプ
およびデータ出力トランジスタに対する出力制御回路の
配置構造に関する。
およびデータ出力トランジスタに対する出力制御回路の
配置構造に関する。
（従来の技術） 第５図に従来の典型的な半導体メモリの構成を概略的に
示している。ここで、51,52は例えば２区分されたメモ
リセルアレイであり、それぞれ例えばダイナミック型の
多数のメモリセルMCがマトリクス状に配列されている。
上記メモリセルアレイ51,52に各対応してロウデコーダ5
3,54およびカラムセンスアンプ55,56およびカラム系デ
コーダ57,58が設けられている。DL1およびDL2はデータ
線、ASはアレイ選択回路、59は出力回路であって、メイ
ンセンスアンプ60や出力制御回路61を含んでいる。この
出力制御回路61は、出力トランジスタ（Ｐチャネルトラ
ンジスタQPおよびＮチャネルトランジスタQN）を制御す
るものであり、出力イネーブル信号▲▼に応じて出
力端子62にデータを出力させたり、出力端子62を高イン
ピーダンス状態に制御する。なお、WLおよびBLはそれぞ
れ前記メモリセルアレイ51,52におけるワード線および
ビット線を代表的に１本づつ示したものである。
示している。ここで、51,52は例えば２区分されたメモ
リセルアレイであり、それぞれ例えばダイナミック型の
多数のメモリセルMCがマトリクス状に配列されている。
上記メモリセルアレイ51,52に各対応してロウデコーダ5
3,54およびカラムセンスアンプ55,56およびカラム系デ
コーダ57,58が設けられている。DL1およびDL2はデータ
線、ASはアレイ選択回路、59は出力回路であって、メイ
ンセンスアンプ60や出力制御回路61を含んでいる。この
出力制御回路61は、出力トランジスタ（Ｐチャネルトラ
ンジスタQPおよびＮチャネルトランジスタQN）を制御す
るものであり、出力イネーブル信号▲▼に応じて出
力端子62にデータを出力させたり、出力端子62を高イン
ピーダンス状態に制御する。なお、WLおよびBLはそれぞ
れ前記メモリセルアレイ51,52におけるワード線および
ビット線を代表的に１本づつ示したものである。
上記半導体メモリにおいては、たとえばロウデコーダ53
によって１つのワード線WLが選択されると、これに接続
されているメモリセルMCが活性化され、このメモリセル
MCに接続されているビット線BLにメモリセルデーダが読
み出される。このメモリセルデータは、カラムセンスア
ンプ55により増幅されたのちカラム系デコーダ57によっ
て選択されてデータ線DL1に出力され、さらにアレイ選
択回路ASにより選択されて出力回路59に伝達される。
によって１つのワード線WLが選択されると、これに接続
されているメモリセルMCが活性化され、このメモリセル
MCに接続されているビット線BLにメモリセルデーダが読
み出される。このメモリセルデータは、カラムセンスア
ンプ55により増幅されたのちカラム系デコーダ57によっ
て選択されてデータ線DL1に出力され、さらにアレイ選
択回路ASにより選択されて出力回路59に伝達される。
上記半導体メモリにおいては、第６図に示すように、出
力トランジスタQP，QNの各ソースが対応してVDD電源端
子63、VSS電源端子（接地端子）64に接続されると共に
チップ内部のVDD電源線65、VSS電源線66に接続されてい
る。この場合、上記出力トランジスタQP，QNとVDD電源
端子63、VSS電源端子64との間の配線には、ボンディン
グワイヤなどのインダクタンス成分L1,L2が存在してい
る。また、出力端子62と出力負荷容量Ｃとの間にはイン
ダクタンス成分L3が存在する。このようなインダクタン
ス成分が存在すると、出力端子62を高レベルから低レベ
ルに反転させる（つまり、出力端子62の電荷を放電させ
る）ためにＮチャネルトランジスタQNを高速でオン駆動
したとき、ＮチャネルトランジスタQNのソース電位（チ
ップ内部VSS′電位）が第７図（ａ）に示すように大き
く変動する。このような大きな電位変動（雑音）が生じ
ると、チップ内部回路67の誤動作をまねいてしまう。
力トランジスタQP，QNの各ソースが対応してVDD電源端
子63、VSS電源端子（接地端子）64に接続されると共に
チップ内部のVDD電源線65、VSS電源線66に接続されてい
る。この場合、上記出力トランジスタQP，QNとVDD電源
端子63、VSS電源端子64との間の配線には、ボンディン
グワイヤなどのインダクタンス成分L1,L2が存在してい
る。また、出力端子62と出力負荷容量Ｃとの間にはイン
ダクタンス成分L3が存在する。このようなインダクタン
ス成分が存在すると、出力端子62を高レベルから低レベ
ルに反転させる（つまり、出力端子62の電荷を放電させ
る）ためにＮチャネルトランジスタQNを高速でオン駆動
したとき、ＮチャネルトランジスタQNのソース電位（チ
ップ内部VSS′電位）が第７図（ａ）に示すように大き
く変動する。このような大きな電位変動（雑音）が生じ
ると、チップ内部回路67の誤動作をまねいてしまう。
なお、VGNはＮチャネルトランジスタQNのゲート駆動電
位を示しており、これは出力制御回路61のインバータ68
から与えられる。
位を示しており、これは出力制御回路61のインバータ68
から与えられる。
上記したように出力変化時にチップ内部VSS′電位に大
きな変動が生じるのを避けるために、通常はＮチャネル
トランジスタQNのゲート駆動電位VGNを第７図（ｂ）に
示すように緩やかに変化させ、5ns以上かけて出力変化
を生じさせている。
きな変動が生じるのを避けるために、通常はＮチャネル
トランジスタQNのゲート駆動電位VGNを第７図（ｂ）に
示すように緩やかに変化させ、5ns以上かけて出力変化
を生じさせている。
なお、出力端子62を低レベルから高レベルに反転させる
場合にも、ＰチャネルトランジスタQPのゲート駆動電位
VGPを緩やかに変化させることによって、チップ内部
VDD′電位に大きな変動が生じるのを避けている。
場合にも、ＰチャネルトランジスタQPのゲート駆動電位
VGPを緩やかに変化させることによって、チップ内部
VDD′電位に大きな変動が生じるのを避けている。
上記したように出力トランジスタQN，QPを緩やかに駆動
するために、出力制御回路61のインバータ68,69の駆動
力を絞ってその出力を遅延させることによってゲート駆
動電位VGN，VGPを緩やかに変化させている。
するために、出力制御回路61のインバータ68,69の駆動
力を絞ってその出力を遅延させることによってゲート駆
動電位VGN，VGPを緩やかに変化させている。
ところで、前記データ線DL1,DL2は、通常、2pF程度の容
量があり、カラムセンスアンプ55,56により上記データ
線DL1,DL2を駆動するのに5ns程度もかかる。これは、カ
ラムセンスアンプ55,56はメモリセルデータのような小
さな信号を増幅するので動作速度が遅い上に大きな容量
を駆動しなければならないからである。また、前述した
ように、出力変化時のチップ内部電源電位の変動を抑制
するために出力制御回路61に5ns程度の遅延を持たせて
いる。したがって、上記従来の半導体メモリはアクセス
時間の短縮化の面での制約が大きく、高速アクセスを実
現することが困難であった。
量があり、カラムセンスアンプ55,56により上記データ
線DL1,DL2を駆動するのに5ns程度もかかる。これは、カ
ラムセンスアンプ55,56はメモリセルデータのような小
さな信号を増幅するので動作速度が遅い上に大きな容量
を駆動しなければならないからである。また、前述した
ように、出力変化時のチップ内部電源電位の変動を抑制
するために出力制御回路61に5ns程度の遅延を持たせて
いる。したがって、上記従来の半導体メモリはアクセス
時間の短縮化の面での制約が大きく、高速アクセスを実
現することが困難であった。
（発明が解決しようとする問題点） 本発明は、上記したようにデータ線の駆動および出力ト
ランジスタの駆動に伴う遅延のため高速アクセス化が困
難であるという問題点を解決すべくなされたもので、カ
ラムセンスアンプおよび出力トランジスタに対する出力
制御回路の配置関係を工夫することで高速アクセス化を
容易に実現し得る半導体メモリを提供することを目的と
する。
ランジスタの駆動に伴う遅延のため高速アクセス化が困
難であるという問題点を解決すべくなされたもので、カ
ラムセンスアンプおよび出力トランジスタに対する出力
制御回路の配置関係を工夫することで高速アクセス化を
容易に実現し得る半導体メモリを提供することを目的と
する。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体メモリは、出力制御回路をカラムセンス
アンプに隣接して配置し、出力制御回路から出力トラン
ジスタまでの配線距離を大きくしたことを特徴とする。
アンプに隣接して配置し、出力制御回路から出力トラン
ジスタまでの配線距離を大きくしたことを特徴とする。
（作用） カラムセンスアンプから出力制御回路までの配線距離を
短かくすることができるので、カラムセンスアンプから
出力制御回路までの間の信号遅延を著しく小さくするこ
とができる。また、出力制御回路から出力トランジスタ
までの配線距離が長くなって出力トランジスタゲート駆
動電位が緩やかに変化しても、出力変化時のチップ内部
電源電位の変動を抑制する必要性から許容できる。した
がって、カラムセンスアンプから出力トランジスタまで
の間の信号遅延は、ほぼ出力制御回路による遅延時間ま
で小さくなり、大幅な高速アクセス化が可能になる。
短かくすることができるので、カラムセンスアンプから
出力制御回路までの間の信号遅延を著しく小さくするこ
とができる。また、出力制御回路から出力トランジスタ
までの配線距離が長くなって出力トランジスタゲート駆
動電位が緩やかに変化しても、出力変化時のチップ内部
電源電位の変動を抑制する必要性から許容できる。した
がって、カラムセンスアンプから出力トランジスタまで
の間の信号遅延は、ほぼ出力制御回路による遅延時間ま
で小さくなり、大幅な高速アクセス化が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示す半導体メモリにおいて、１、２は例えば２
区分されたメモリセルアレイであり、それぞれ例えばダ
イナミック型の多数のメモリセルMCがマトリクス状に配
置されている。上記メモリセルアレイ１、２に各対応し
てロウデコーダ３、４およびカラムデコーダ（図示せ
ず）、カラムセンスアンプ５、６および出力制御回路
７、８およびカラム系デコーダ９、10および共通データ
線対（DL1,▲▼），（DL2,▲▼）が設けら
れている。ASは上記２つのメモリセルアレイ１、２を選
択するためのアレイ選択回路である。
区分されたメモリセルアレイであり、それぞれ例えばダ
イナミック型の多数のメモリセルMCがマトリクス状に配
置されている。上記メモリセルアレイ１、２に各対応し
てロウデコーダ３、４およびカラムデコーダ（図示せ
ず）、カラムセンスアンプ５、６および出力制御回路
７、８およびカラム系デコーダ９、10および共通データ
線対（DL1,▲▼），（DL2,▲▼）が設けら
れている。ASは上記２つのメモリセルアレイ１、２を選
択するためのアレイ選択回路である。
また、前記メモリセルアレイ1,2に対応して不良救済用
の冗長メモリ回路１′,2′が設けられている。この冗長
メモリ回路１′,2′に対応してセンスアンプ５′,6′お
よび出力制御回路７′,8′が設けられており、上記冗長
メモリ回路１′,2′は前記ロウデコーダ3,4により選択
される。11は上記冗長メモリ回路１′,2′系の出力と前
記メモリセルアレイ1,2系の出力との切換選択を行う切
換回路であり、この切換出力は出力トランジスタ（Ｐチ
ャンネルトランジスタQPおよびＮチャネルトランジスタ
QN）に供給される。
の冗長メモリ回路１′,2′が設けられている。この冗長
メモリ回路１′,2′に対応してセンスアンプ５′,6′お
よび出力制御回路７′,8′が設けられており、上記冗長
メモリ回路１′,2′は前記ロウデコーダ3,4により選択
される。11は上記冗長メモリ回路１′,2′系の出力と前
記メモリセルアレイ1,2系の出力との切換選択を行う切
換回路であり、この切換出力は出力トランジスタ（Ｐチ
ャンネルトランジスタQPおよびＮチャネルトランジスタ
QN）に供給される。
上記メモリにおいて、メモリセルアレイ1,2用の出力制
御回路7,8とカラムセンスアンプ5,6との間の配線距離が
出力制御回路7,8と出力トランジスタ（QP，QN）との間
の配線距離よりも短かくなっており、具体的には出力制
御回路7,8はカラムセンスアンプ5,6にほぼ隣接して後段
側に設けられている。同様に、冗長メモリ回路１′,2′
用の出力制御回路７′,8′も、カラムセンスアンプ
５′,6′との間の配線距離が出力トランジスタ（QP，
QN）との間の配線距離よりも短かくなっている。そし
て、出力制御回路7,8の後段側にカラム系デコーダ9,10
が設けられており、このカラム系デコーダ9,10が共通デ
ータ線対（DL1,▲▼），（DL2,▲▼）を介
してアレイ選択回路ASに接続されている。
御回路7,8とカラムセンスアンプ5,6との間の配線距離が
出力制御回路7,8と出力トランジスタ（QP，QN）との間
の配線距離よりも短かくなっており、具体的には出力制
御回路7,8はカラムセンスアンプ5,6にほぼ隣接して後段
側に設けられている。同様に、冗長メモリ回路１′,2′
用の出力制御回路７′,8′も、カラムセンスアンプ
５′,6′との間の配線距離が出力トランジスタ（QP，
QN）との間の配線距離よりも短かくなっている。そし
て、出力制御回路7,8の後段側にカラム系デコーダ9,10
が設けられており、このカラム系デコーダ9,10が共通デ
ータ線対（DL1,▲▼），（DL2,▲▼）を介
してアレイ選択回路ASに接続されている。
前記メモリセルMCは、たとえば第２図に示すように、１
個のトランスファゲート用MOSトランジスタＱと１個の
キャパシタＣとからなる。なお、メモリセルアレイMCは
ダイナミック型に限らず、スタティック型のメモリセル
を用いたものでもよい。このスタティック型メモリセル
は、たとえば第３図に示すように、トランスファゲート
用のMOSトランジスタQ1,Q2と、MOSトランジスタQ3,Q4お
よび負荷抵抗R1,R2からなるフリップフロップ回路とに
より構成されるものであり、このメモリセルには１本の
ワード線WLと一対のビット線BL,▲▼とが接続され
る。また、メモリセルアレイMCは、上記したようなRAM
メモリセルに限らず、ROMメモリセル、EPROMメモリセル
などを用いたものでもよい。
個のトランスファゲート用MOSトランジスタＱと１個の
キャパシタＣとからなる。なお、メモリセルアレイMCは
ダイナミック型に限らず、スタティック型のメモリセル
を用いたものでもよい。このスタティック型メモリセル
は、たとえば第３図に示すように、トランスファゲート
用のMOSトランジスタQ1,Q2と、MOSトランジスタQ3,Q4お
よび負荷抵抗R1,R2からなるフリップフロップ回路とに
より構成されるものであり、このメモリセルには１本の
ワード線WLと一対のビット線BL,▲▼とが接続され
る。また、メモリセルアレイMCは、上記したようなRAM
メモリセルに限らず、ROMメモリセル、EPROMメモリセル
などを用いたものでもよい。
一方、前記出力制御回路7,8,7′,8′は、カラムセンス
アンプ5,6,5′,6′のセンスアンプ数に対応して複数個
の出力制御回路が設けられており、個々の出力制御回路
は例えば第４図に示すように構成されている。即ち、出
力イネーブル信号▲▼および前段のカラムセンスア
ンプの出力がノアゲート41に入力し、出力イネーブル信
号OE（前記▲▼と相補的な信号）および前段のカラ
ムセンスアンプの出力がナンドゲート42に入力し、上記
ノアゲート41,ナンドゲート42の各出力がそれぞれイン
バータ43,44を介して出力している。
アンプ5,6,5′,6′のセンスアンプ数に対応して複数個
の出力制御回路が設けられており、個々の出力制御回路
は例えば第４図に示すように構成されている。即ち、出
力イネーブル信号▲▼および前段のカラムセンスア
ンプの出力がノアゲート41に入力し、出力イネーブル信
号OE（前記▲▼と相補的な信号）および前段のカラ
ムセンスアンプの出力がナンドゲート42に入力し、上記
ノアゲート41,ナンドゲート42の各出力がそれぞれイン
バータ43,44を介して出力している。
なお、カラムセンスアンプ5,6と出力制御回路7,8との間
で、何本かのカラムセンスアンプ出力線をデコーダ回路
（図示せず）を介してまとめてから出力制御回路7,8に
入力するようにしてもよい。また、メモリセルアレイ1,
2における何本かのカラム線（ビット線）出力をデコー
ダ回路（図示せず）を介してまとめてからカラムセンス
アンプ5,6に入力するようにしてもよい。このような回
路構成の変更に際して、カラム系デコード信号によりデ
コードされる種々のデコーダ回路の出力側に設けられる
容量の大きい共通データ線対（DL1,▲▼），（DL
2,▲▼）と出力トランジスタ（QP，QN）との間に
は出力制御回路を設けず、出力制御回路7,8をカラムセ
ンスアンプ5,6との間の配線距離が出力トランジスタ（Q
P，QN）との間の配線距離よりも短かい位置に設けるこ
とが重要である。
で、何本かのカラムセンスアンプ出力線をデコーダ回路
（図示せず）を介してまとめてから出力制御回路7,8に
入力するようにしてもよい。また、メモリセルアレイ1,
2における何本かのカラム線（ビット線）出力をデコー
ダ回路（図示せず）を介してまとめてからカラムセンス
アンプ5,6に入力するようにしてもよい。このような回
路構成の変更に際して、カラム系デコード信号によりデ
コードされる種々のデコーダ回路の出力側に設けられる
容量の大きい共通データ線対（DL1,▲▼），（DL
2,▲▼）と出力トランジスタ（QP，QN）との間に
は出力制御回路を設けず、出力制御回路7,8をカラムセ
ンスアンプ5,6との間の配線距離が出力トランジスタ（Q
P，QN）との間の配線距離よりも短かい位置に設けるこ
とが重要である。
上記半導体メモリによれば、カラムセンスアンプから出
力制御回路までの配線距離が短かいので、カラムセンス
アンプの駆動力が小さくても駆動すべき負荷容量が小さ
く、カラムセンスアンプによる遅延は最小限に抑えられ
る。一方、出力制御回路から出力トランジスタまでの配
線距離が長くなって出力制御回路の駆動すべき負荷容量
が大きくなり、出力制御回路の遅延が大きくても許容で
きる。何故なら、出力変化時のチップ内部電源電位の変
動を抑制するためには、出力トランジスタのゲート駆動
電位を緩やかに変化させる必要があるからである。した
がって、カラムセンスアンプから出力トランジスタまで
の間の遅延は、ほぼ出力制御回路による遅延時間まで小
さくなり、従来はカラムセンスアンプによる遅延も大き
かったことに比べて大幅な高速アクセス化が可能にな
る。
力制御回路までの配線距離が短かいので、カラムセンス
アンプの駆動力が小さくても駆動すべき負荷容量が小さ
く、カラムセンスアンプによる遅延は最小限に抑えられ
る。一方、出力制御回路から出力トランジスタまでの配
線距離が長くなって出力制御回路の駆動すべき負荷容量
が大きくなり、出力制御回路の遅延が大きくても許容で
きる。何故なら、出力変化時のチップ内部電源電位の変
動を抑制するためには、出力トランジスタのゲート駆動
電位を緩やかに変化させる必要があるからである。した
がって、カラムセンスアンプから出力トランジスタまで
の間の遅延は、ほぼ出力制御回路による遅延時間まで小
さくなり、従来はカラムセンスアンプによる遅延も大き
かったことに比べて大幅な高速アクセス化が可能にな
る。
なお、上記実施例のようにカラムセンスアンプとカラム
系デコーダとの間に複数個の出力制御回路を設け、この
複数個の出力制御回路の出力をカラム系デコーダにより
選択したのち共通データ線、アレイ選択回路、冗長選択
回路を介して出力トランジスタに導く構成は、従来のよ
うに出力トランジスタの直前に共通の１個の出力回路を
設ける構成に比べてチップ面積の増大をまねくが、高速
化が必要なメモリでは多少のチップ面積の増大はあって
も高速アクセス化が可能な方が良い。
系デコーダとの間に複数個の出力制御回路を設け、この
複数個の出力制御回路の出力をカラム系デコーダにより
選択したのち共通データ線、アレイ選択回路、冗長選択
回路を介して出力トランジスタに導く構成は、従来のよ
うに出力トランジスタの直前に共通の１個の出力回路を
設ける構成に比べてチップ面積の増大をまねくが、高速
化が必要なメモリでは多少のチップ面積の増大はあって
も高速アクセス化が可能な方が良い。
また、上記実施例では、出力制御回路として出力端子12
のトライステート（高レベル状態、低レベル状態、高イ
ンピーダンス状態）制御を行うものを示したが、より複
雑な制御を行う出力制御回路を用いてもよい。
のトライステート（高レベル状態、低レベル状態、高イ
ンピーダンス状態）制御を行うものを示したが、より複
雑な制御を行う出力制御回路を用いてもよい。
［発明の効果］ 上述したように本発明の半導体メモリによれば、出力制
御回路を出力トランジスタまでの配線距離よりもカラム
センスアンプとの間の配線距離が短かい位置に設けたの
で、カラムセンスアンプから出力制御回路までの間の信
号遅延を著しく小さくすることができ、カラムセンスア
ンプから出力トランジスタまでの間の遅延はほぼ出力制
御回路による遅延時間まで小さくなり、アクセス時間の
大幅な低減が可能になった。
御回路を出力トランジスタまでの配線距離よりもカラム
センスアンプとの間の配線距離が短かい位置に設けたの
で、カラムセンスアンプから出力制御回路までの間の信
号遅延を著しく小さくすることができ、カラムセンスア
ンプから出力トランジスタまでの間の遅延はほぼ出力制
御回路による遅延時間まで小さくなり、アクセス時間の
大幅な低減が可能になった。
第１図は本発明の半導体メモリの一実施例を示す構成説
明図、第２図は第１図中のメモリセルを示す回路図、第
３図は第２図のメモリセルの変形例を示す回路図、第４
図は第１図中の出力制御回路の一具体例を示す論理回路
図、第５図は従来の半導体メモリを示す構成説明図、第
６図は第５図中の出力トランジスタおよび出力端子に対
する出力制御回路、電源線、負荷の接続回路を示す回路
図、第７図（ａ），（ｂ）は第６図中の出力トランジス
タの出力変化時における各部電位の様子を示す波形図で
ある。 1,2……メモリセルアレイ、3,4……ロウデコーダ、5,6
……カラムセンスアンプ、7,8……出力制御回路、9,10
……カラム系デコーダ、12……出力端子、QP，QN……出
力トランジスタ、MC……メモリセル、WL……ワード線、
BL……ビット線。
明図、第２図は第１図中のメモリセルを示す回路図、第
３図は第２図のメモリセルの変形例を示す回路図、第４
図は第１図中の出力制御回路の一具体例を示す論理回路
図、第５図は従来の半導体メモリを示す構成説明図、第
６図は第５図中の出力トランジスタおよび出力端子に対
する出力制御回路、電源線、負荷の接続回路を示す回路
図、第７図（ａ），（ｂ）は第６図中の出力トランジス
タの出力変化時における各部電位の様子を示す波形図で
ある。 1,2……メモリセルアレイ、3,4……ロウデコーダ、5,6
……カラムセンスアンプ、7,8……出力制御回路、9,10
……カラム系デコーダ、12……出力端子、QP，QN……出
力トランジスタ、MC……メモリセル、WL……ワード線、
BL……ビット線。
Claims (4)
- 【請求項１】メモリセルアレイのメモリセルからビット
線に読み出されたデータを増幅するカラムセンスアンプ
と、このカラムセンスアンプの出力が入力され、少なく
とも制御信号によりトライステート制御される出力制御
回路と、データの出力端子に接続され前記出力制御回路
により駆動制御される出力トランジスタとを具備し、前
記出力制御回路は前記カラムセンスアンプに隣接して配
置され、前記出力制御回路から前記出力トランジスタま
での配線距離を大きくしたことを特徴とする半導体メモ
リ。 - 【請求項２】前記出力制御回路が複数個あり、この複数
個の出力制御回路の各出力がカラム系デコーダにより選
択されたのち共通データ線を介して出力トランジスタに
入力するように構成されてなることを特徴とする前記特
許請求の範囲第１項記載の半導体メモリ。 - 【請求項３】前記カラムセンスアンプは前記メモリセル
アレイの各カラム毎に設けられていることを特徴とする
前記特許請求の範囲第１項または第２項記載の半導体メ
モリ。 - 【請求項４】前記カラムセンスアンプは前記メモリセル
アレイの複数カラム毎に設けられていることを特徴とす
る前記特許請求の範囲第１項または第２項記載の半導体
メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302681A JPH0752583B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ |
| US07/274,594 US4974203A (en) | 1987-11-30 | 1988-11-22 | Arrangement and construction of an output control circuit in a semiconductor memory device |
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