JPH04213077A - 半導体素子試験システム及び半導体素子試験方法 - Google Patents
半導体素子試験システム及び半導体素子試験方法Info
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- JPH04213077A JPH04213077A JP3032011A JP3201191A JPH04213077A JP H04213077 A JPH04213077 A JP H04213077A JP 3032011 A JP3032011 A JP 3032011A JP 3201191 A JP3201191 A JP 3201191A JP H04213077 A JPH04213077 A JP H04213077A
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- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、測定および試験装置に
関し、特にイン・サーキット（ｉｎ−ｃｉｒｃｕｉｔ
ｔｅｓｔｉｎｇ ｄｅｖｉｃｅ）に関するものであ
る。 より詳細には、本発明は、集積回路とプリント回路（Ｐ
Ｃ）基板間の接続におけるイン・サーキット試験に関す
る。 【０００２】 【従来技術とその問題点】電子素子およびプリント回路
基板は、構成素子をプリント回路基板上にはんだ付けし
た後で試験しなければならない。構成素子およびプリン
ト回路基板を試験するために、機能試験、イン・サーキ
ット試験、および製造欠陥アナライザなどの幾つかの種
々のアプローチが開発されている。 【０００３】機能試験では、すべての構成素子が回路基
板上に存在し正しく作動することを確認するために、予
め定められた入力信号を印加し、ＰＣ基板の出力をモニ
ターする手順を用いている。機能試験では、ＰＣ基板が
正しく機能していることを確認するための方法をもたら
すが、基板上の個々の構成素子の機能に関する情報はほ
とんどまたは全く与えない。入力データを注意深く選び
出力結果を分析することにより、基板上の機能していな
い構成素子の位置についての限られた情報を与えるため
に、複雑なプログラミング手法が用いられている。該シ
ステムは、複雑であり、実施するにはしばしば高価であ
り、機能不全の構成素子の配置により一般にあいまいな
情報しか得られない。 【０００４】機能試験の限界により、プリント回路基板
上の構成素子を個別に試験して正しく作動するかどうか
を確認するために、イン・サーキット技術を用いている
。このプロセスでは、「ベッド・オブ・ネイル（ｂｅｄ
ｏｆ ｎａｉｌｓ）」テスタを用いて、各構成素
子にアクセスし、個別にこれら素子試験する。このよう
にして、回路基板全体が廃棄になることを防ぐために、
非機能素子を識別して交換することができる。このプロ
セスは、回路内構成素子が既知で容易に試験すめことの
できる単純な構成素子に対して有効である。試験する構
成素子が極めて複雑である場合、もしくは、回路内構成
素子が未知である場合には、イン・サーキット試験は満
足のゆく結果を得ることはできないことがある。 【０００５】製造欠陥アナライザは、さらに簡単な試験
を行い、実施するのにさほど高価でない、別の種類の試
験装置である。このような装置は、プリント回路基板上
の短絡、集積回路の欠落、屈曲した構成素子ピンなどの
製造上の欠陥を診断するために設計されている。これら
装置は、短絡および全体的なアナログ故障を見つけると
いうかなり優れた作業を行うが、基板のデジタル部を試
験する際には限界がある。 【０００６】すべてのプリント回路基板で試験しなけれ
ばならない１つの非常に重要で潜在的な問題は、各構成
素子のすべてのピンが回路基板にはんだ付けされている
かどうかということである。特定のピンに対して行われ
る機能を機能試験において充分に試験されない場合に、
機能試験は該特定ピンを欠落することがある。この種の
欠陥を試験することは、アプリケーション特定集積回路
（ＡＳＩＣｓ）など、回路内構成素子が未知である場合
には特に困難である。非常に多くのＡＳＩＣｓおよびこ
れら装置の複雑性により、この特定構成素子を分離する
には、イン・サーキット試験または機能試験の設計はし
ばしば実現不能である。 【０００７】米国特許４，７７９，０４１号に記載され
たデバイスは、前述の問題を解決することを試みている
。このデバイスおよび試験方法では、一般回路内デバイ
スは、共通の抵抗器を有する１組のダイオードで設計さ
れている。この抵抗器は、デバイス構成素子とデバイス
の外部接地ピンとの間のワイヤにより作られている。 定電流源を用いて、ダイオードの１つに電流を通し、該
ダイオードに正バイアスをかけている。次に、他方のダ
イオードに大きな電流パルスを印加する。大きな電流パ
ルスは、共通の抵抗器の両端で電圧降下を生じさせ、こ
の電圧降下を測定することにより３個のピンすべてが接
続されているかどうかを確かめることができる。しかし
、このようなデバイスには、いくつかの制限がある。 共通抵抗器の値が小さいので、容易に認知される電圧降
下を測定するためには大きな電流パルスが必要である。 また、ピンに接続した隣接デバイスに電流が流れるので
、共通抵抗器を通る電流が少なくなる。加えて、試験す
べきデバイスを接地するために幾つかのピンを接続する
と、これらのすべてのピンの抵抗は共通抵抗器と並列に
置かれるので、測定可能な電圧値を再び減少させる。 【０００８】したがって、構成素子のすべてのピンが回
路基板にはんだ付けされているかどうかを測定するため
の装置および方法に対する技術的な必要性がある。さら
に、構成素子に含まれる回路に依存しないような装置お
よび方法に対する技術的な必要性もある。さらにまた、
測定するピンと付随する接地ピンの間の共通抵抗器に依
存しないような装置および方法に対する必要性もある。 また、ピンに接続した隣接装置にそれほど感応しないよ
うな装置および方法に対する必要もある。 【０００９】 【発明の目的】本発明の目的は上述の問題を解消し、構
成素子のピンとプリント回路基板との接続を試験するた
めの装置および方法を提供することにある。 【００１０】本発明の他の目的は、構成素子をその内部
に備える回路に依存しない装置および方法を提供するこ
とにある。 【００１１】本発明のさらに別の目的は、被試験のピン
のファン・アウト（ｆａｎ−ｏｕｔ）に感応しない装置
および方法を提供することにある。 【００１２】本発明のさらに別の目的は、被試験構成素
子の接地ピンの数に依存しない装置および方法を提供す
ることにある。 【００１３】 【発明の概要】本発明の上述のおよび他の目的は、半導
体素子が存在しプリント回路基板に正しく接続されてい
るかどうかを確かめるための装置および方法を得ること
によって、従来技術の短所および制約を克服するシステ
ムにおいて達成される。本発明は、バイポーラ半導体素
子および金属酸化膜半導体（ＭＯＳ）素子の接地ピンだ
けでなく入力および出力コネクタ・ピンがプリント回路
基板上の回路と導電的に接続しているかどうか、および
半導体を通してコネクタ・ピンと接地ピンの間に正しい
導電経路が存在するかどうかを確認する。 【００１４】本発明では、集積回路の２つのピンの間の
半導体材料は、ベースが構成素子の半導体基板ピンに直
接接続したラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）とみることができる。基板は
、典型的には、デジタル素子で接地ピンに接続され、ア
ナログ素子は最も負の供給源接続となる。演算増幅器お
よびフィードバック・ネットワークにより供給される定
電圧源は、試験中の構成素子の第１ピンに印加される。 回路が安定した後で、この第１ピンに流れる電流を測定
する。電流源が、次に、デバイスの第２のピン、一般的
には隣接ピンに接続され、電流パルスを第２ピンに印加
する。それに接続する電圧源を備える第１ピンは、ラテ
ラル・トランジスタのコレクタとして作用し、それに接
続する電流源を有する第２ピンは、ラテラル・トランジ
スタに対してエミッタとして作用する。したがって、電
流パルスが第２ピンに印加されると、第１ピンの電流を
モニタし、対応する電流パルスを第１ピン上で検出した
ならば、構成素子の接地ピンだけでなく第１および第２
ピンが正しくプリント回路基板と接続していることを示
す。 【００１５】典型的には、上述の第１ピンに印加した電
圧は、演算増幅器の反転入力端子により与えられ、この
演算増幅器は、演算増幅器の出力端子からこの同じ反転
入力ピンに接続するフィードバック抵抗器を有する。演
算増幅器の非反転入力端子は、電圧源と接続する。演算
増幅器の特性により、反転入力端子は、非反転入力端子
と同じ電圧レベルに維持される。したがって、この定電
圧は、被試験デバイス（ＤＵＴ）のコレクタ・ピンに供
給される。演算増幅器のフィードバック抵抗器の両端電
圧を測定することにより、ＤＵＴのピンに流れる電流を
測定することができる。電流パルスをＤＵＴの第２ピン
に印加すると、演算増幅器のフィードバック抵抗器の両
端電圧は、ＤＵＴに付加的電流が流れるかどうかを示し
、したがってＤＵＴがプリント回路基板に接続している
かどうかを示す。 【００１６】他の実施例では、負電圧源を第２ピンに供
給し、ラテラル・トランジスタのエミッタからの電流の
流れを引き起こす。 【００１７】本発明の利点は、ＴＴＬなどのデジタル素
子のための製造欠陥アナライザに等価な、簡単で安価な
システムを得ることができる。本発明は、ＤＵＴ内の回
路特性に依存せず、隣接デバイスおよびＤＵＴにおける
ピンのファン・アウト等に対して、他の方法よりも感応
性が少ない。本発明は、また、ＤＵＴの接地ピンの数に
対して、他の方法よりもそれほど左右されない。 【００１８】 【発明の実施例】本発明を実施するための現在のところ
最適であると考えられる実施例を以下に詳述する。この
説明は、発明の全般的な説明を述べるためだけのもので
あり、本発明を限定するものではない。 【００１９】図１は、本発明に係る装置を実施する全体
的な概略を示すものである。図１では、プリント回路基
板１０は、プリント回路基板１０上に回路を形成する、
多数の導体１４を通り素子のリード線により接続された
複数のアナログおよびデジタル素子１２を有する。テス
ト・ベッド（ｔｅｓｔ ｂｅｄ）１６は、予め決めた
位置にある導体１４と接触してテスト信号を印加し、プ
リント回路基板１０内の予め決めた位置における応答を
検出するように機能する複数のコネクタ・ピン１８を備
えている。導体２０は、テスト・ベッド・ピン１８をテ
スト・システム２２に接続させる。テスト・システム２
２には、必要な信号発生器および信号処理機器が含まれ
ており、本発明のオペレーション（動作）および分析を
行い、ディスプレイ装置２４に表示内容を供給し、プリ
ント回路基板１０の回路内に存在する欠陥を表示する。 【００２０】図２は、代表的な従来技術の集積回路構成
素子内のＳｃｈｏｔｔｋｙ ＴＴＬ回路の部分回路図
である。図２に示す回路は、ＴＴＬまたはＣＭＯＳなど
のＭＯＳ素子で実施することができる。図２に示す回路
はＣＭＯＳ回路においてはわずかに異なって実施され少
し異なって機能することはあるが、全体の構成および機
能能力は一般にＴＴＬの実施と同じである。したがって
、本発明は、ＣＭＯＳ構成素子に対して用いる場合、わ
ずかな変更が生じる。 【００２１】図２では、第２図のＴＴＬ回路の入力端子
２６は、トランジスタ２８および保護ダイオード３０に
接続する。抵抗器３２は、ＶＣＣ入力端子３４およびト
ランジスタ２８のベース・リード線に接続する。出力端
子３６は、トランジスタ４０のコレクタに接続する。 【００２２】図３は、図２の２つの構成素子の断面図で
ある。図３では、破線４２は、図２のトランジスタ２８
および保護ダイオード３０を形成する領域を包囲してい
る。破線４４は、図２のトランジスタ４０を形成する領
域を包囲している。寄生ラテラルＮＰＮトランジスタ（
ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ＮＰＮ
ｔｒａｎｓｉｓｔｏｒ）は、コレクタまたはエミッタと
して作用することのできる保護ダイオード３０のカソー
ド４６、ベースとして作用する基板４８およびコレクタ
またはエミッタとして作用する出力トランジタ４０のコ
レクタ５０により構成される。このように形成さた寄生
ラテラル・トランジスタは、ベータ（β）が一般に０．
０１の非常に乏しい特性であるが、本発明の試験機能を
行うことができる。このようにしてすべての集積回路で
は多様なラテラル・トランジスタが形成されるので、本
発明は、集積回路の大部分の入力および出力ピンへの接
続を試験するために用いることができる。
【００２３】図４に、本発明を示す。図４では、被試験
集積回路デバイス（ＤＵＴ）１００は、接地ピン１０２
および１組のテスト・ピン１０４、１０６を有する。ピ
ン１０２、１０４、１０６の夫々は、集積回路の多数ピ
ンと接続することができる。演算増幅器（ｏｐ ａｍ
ｐ）１０８は非反転入力端子１１０を備え、非反転入力
端子１１０に定電圧を供給するためのバッテリーまたは
他の定電圧源１１２と接続している。フィードバック抵
抗器１１４は、演算増幅器の出力端子１１６と反転入力
端子１１８間で接続する。反転入力端子１１８は、被試
験デバイス１００のテスト・ピン１０６にも接続する。 被試験デバイスの他方のピン１０４は、電流源１２０と
接続する。演算増幅器１０８は、反転入力端子１１８に
、非反転入力端子１１０と同じ電圧を維持する。電圧は
、ラテラル・トランジスタのコレクターベース接合に逆
バイアスをかけるのに十分でなければならず、一般に０
．２ボルトである。 【００２４】図４に示すように回路を接続すると、テス
ト・ピン１０６上の電圧は演算増幅器１０８の反転入力
端子１１８の電圧まで上昇し、ピン１０６を通り被試験
デバイス１００に流れる電流の量は、出力端子１２２お
よび１２４においてフィードバック抵抗器１１４の両端
電圧を測定することにより測定することができる。回路
が安定状態になると、電流源１２０により電流パルスが
ピン１０４に供給される。電流パルスがピン１０４に印
加されると同時に出力端子１２２、１２４をモニタし、
出力端子１２２、１２４における電圧の測定より抵抗器
１１４にも電流パルスが認められる場合には、ピン１０
６、１０４、１０２はすべてプリント回路基板に接続さ
れていなければならない。 【００２５】しかし、典型的には、被試験デバイス１０
０上のピン１０４、１０６は互いに隣接しているが、こ
の２つのピンは集積回路内の同じ基板に接続している限
りシステムは作動する。被試験集積回路に多数の支持体
を含み、被試験ピンが異なる基板上にあるならば、基板
内にラテラル・トランジスタは形成されず、システムは
正しく作動しない。ラテラル・トランジスタ１００は、
被試験デバイス内で意図的に形成させるものではなく、
保護ダイオードおよび寄生ダイオードにより形成するの
で、システムは、被試験デバイス内に含まれる実際の回
路に依存しない。フィードバック抵抗器１１４の両端に
おいて測定する電流は接地ピン１０２を通らないので、
被試験デバイス１００に存在する実際の接地ピンの数は
、システムの動作に実質的な影響を及ぼさない。また、
電流は、ピン１０４および１０６の間のラテラル・トラ
ンジスタを通るように制限されるので、内部回路のファ
ン・アウトは本システムの動作にほとんど影響を及ぼさ
ない。 【００２６】ある種の回路、典型時にはＣＭＯＳでは、
ＶＣＣと被試験デバイスの接地との間に付加的な調整電
源を接地しなければならない。この電源は、回路の正し
い動作のためには、一般に−０．３ボルトに設定する。 【００２７】本発明の他の実施例では、電流源１２０を
負電圧源に置き換える。この負電圧源は、ＮＰＮラテラ
ル・トランジスタに電流パルスを供給するように作用す
る。 【００２８】図５は、本発明の一実施例の動作を説明す
るフローチャートである。図５ではエントリ後のブロッ
ク１５０では、被試験デバイス（ＤＵＴ）上で試験する
ピンを選択する。ブロック１５２では、演算増幅回路お
よび電流源をＤＵＴに接続し、ブロック１５４では、約
１０マイクロ秒だけ遅らせて、演算増幅回路および寄生
ラテラル・トランジスタを安定させる。この遅延後に、
ブロック１５６では、抵抗器１１４（図２参照）の両端
電圧を測定することによりラテラル・トランジスタＤＵ
Ｔに流れる電流を測定する。ブロック１５８では、ＤＵ
Ｔのエミッタ・ピンに、一般に２０ミリアンペアの電流
パルス、または一般に−１．５ボルトの電圧パルスを印
加する。ブロック１６０では、抵抗器１１４の両端電圧
を測定することによりＵＤＴに流れる電流を測定し、ブ
ロック１６２では、電流または電圧パルスの印加中に測
定した電流値と、回路が安定したときに測定した電流値
とを比較する。この２つの電流が等しい値であるならば
、ブロック１６４からブロック１６６に移り、エラー・
メッセージを表示して、ＤＵＴがプリント回路基板に接
続されていないことを知らせる。電流が等しくない場合
は、電流または電圧源１２０が、ピン１０６を通してラ
テラル・トランジスタに付加電流を流したことを意味し
、ＤＵＴは接続しており、ブロック１６４では、試験を
完了させるために戻る。 【００２９】本発明の望ましい実施例についての記述は
これで完了するが、これより発明の目的が充分に達成さ
れたことが理解され、本発明の趣旨および範囲から逸脱
することなく、構造および回路における多くの変更や本
発明の実施例および応用（範囲）を大きく変えることが
可能であることは当業者にとって明らかである。 【００３０】 【発明の効果】以上説明したように、本発明では、ＴＴ
Ｌなどのデジタル素子のための製造欠陥アナライザと等
価な機能を有し、構造が簡単で安価なシステムを得るこ
とができる。本発明は、ＤＵＴ内の回路特性に依存せず
、隣接デバイスおよびＤＵＴにおけるピンのファン・ア
ウト等の影響をあまり受けない。また、ＤＵＴの接地ピ
ンの数に対しても依存しない。
関し、特にイン・サーキット（ｉｎ−ｃｉｒｃｕｉｔ
ｔｅｓｔｉｎｇ ｄｅｖｉｃｅ）に関するものであ
る。 より詳細には、本発明は、集積回路とプリント回路（Ｐ
Ｃ）基板間の接続におけるイン・サーキット試験に関す
る。 【０００２】 【従来技術とその問題点】電子素子およびプリント回路
基板は、構成素子をプリント回路基板上にはんだ付けし
た後で試験しなければならない。構成素子およびプリン
ト回路基板を試験するために、機能試験、イン・サーキ
ット試験、および製造欠陥アナライザなどの幾つかの種
々のアプローチが開発されている。 【０００３】機能試験では、すべての構成素子が回路基
板上に存在し正しく作動することを確認するために、予
め定められた入力信号を印加し、ＰＣ基板の出力をモニ
ターする手順を用いている。機能試験では、ＰＣ基板が
正しく機能していることを確認するための方法をもたら
すが、基板上の個々の構成素子の機能に関する情報はほ
とんどまたは全く与えない。入力データを注意深く選び
出力結果を分析することにより、基板上の機能していな
い構成素子の位置についての限られた情報を与えるため
に、複雑なプログラミング手法が用いられている。該シ
ステムは、複雑であり、実施するにはしばしば高価であ
り、機能不全の構成素子の配置により一般にあいまいな
情報しか得られない。 【０００４】機能試験の限界により、プリント回路基板
上の構成素子を個別に試験して正しく作動するかどうか
を確認するために、イン・サーキット技術を用いている
。このプロセスでは、「ベッド・オブ・ネイル（ｂｅｄ
ｏｆ ｎａｉｌｓ）」テスタを用いて、各構成素
子にアクセスし、個別にこれら素子試験する。このよう
にして、回路基板全体が廃棄になることを防ぐために、
非機能素子を識別して交換することができる。このプロ
セスは、回路内構成素子が既知で容易に試験すめことの
できる単純な構成素子に対して有効である。試験する構
成素子が極めて複雑である場合、もしくは、回路内構成
素子が未知である場合には、イン・サーキット試験は満
足のゆく結果を得ることはできないことがある。 【０００５】製造欠陥アナライザは、さらに簡単な試験
を行い、実施するのにさほど高価でない、別の種類の試
験装置である。このような装置は、プリント回路基板上
の短絡、集積回路の欠落、屈曲した構成素子ピンなどの
製造上の欠陥を診断するために設計されている。これら
装置は、短絡および全体的なアナログ故障を見つけると
いうかなり優れた作業を行うが、基板のデジタル部を試
験する際には限界がある。 【０００６】すべてのプリント回路基板で試験しなけれ
ばならない１つの非常に重要で潜在的な問題は、各構成
素子のすべてのピンが回路基板にはんだ付けされている
かどうかということである。特定のピンに対して行われ
る機能を機能試験において充分に試験されない場合に、
機能試験は該特定ピンを欠落することがある。この種の
欠陥を試験することは、アプリケーション特定集積回路
（ＡＳＩＣｓ）など、回路内構成素子が未知である場合
には特に困難である。非常に多くのＡＳＩＣｓおよびこ
れら装置の複雑性により、この特定構成素子を分離する
には、イン・サーキット試験または機能試験の設計はし
ばしば実現不能である。 【０００７】米国特許４，７７９，０４１号に記載され
たデバイスは、前述の問題を解決することを試みている
。このデバイスおよび試験方法では、一般回路内デバイ
スは、共通の抵抗器を有する１組のダイオードで設計さ
れている。この抵抗器は、デバイス構成素子とデバイス
の外部接地ピンとの間のワイヤにより作られている。 定電流源を用いて、ダイオードの１つに電流を通し、該
ダイオードに正バイアスをかけている。次に、他方のダ
イオードに大きな電流パルスを印加する。大きな電流パ
ルスは、共通の抵抗器の両端で電圧降下を生じさせ、こ
の電圧降下を測定することにより３個のピンすべてが接
続されているかどうかを確かめることができる。しかし
、このようなデバイスには、いくつかの制限がある。 共通抵抗器の値が小さいので、容易に認知される電圧降
下を測定するためには大きな電流パルスが必要である。 また、ピンに接続した隣接デバイスに電流が流れるので
、共通抵抗器を通る電流が少なくなる。加えて、試験す
べきデバイスを接地するために幾つかのピンを接続する
と、これらのすべてのピンの抵抗は共通抵抗器と並列に
置かれるので、測定可能な電圧値を再び減少させる。 【０００８】したがって、構成素子のすべてのピンが回
路基板にはんだ付けされているかどうかを測定するため
の装置および方法に対する技術的な必要性がある。さら
に、構成素子に含まれる回路に依存しないような装置お
よび方法に対する技術的な必要性もある。さらにまた、
測定するピンと付随する接地ピンの間の共通抵抗器に依
存しないような装置および方法に対する必要性もある。 また、ピンに接続した隣接装置にそれほど感応しないよ
うな装置および方法に対する必要もある。 【０００９】 【発明の目的】本発明の目的は上述の問題を解消し、構
成素子のピンとプリント回路基板との接続を試験するた
めの装置および方法を提供することにある。 【００１０】本発明の他の目的は、構成素子をその内部
に備える回路に依存しない装置および方法を提供するこ
とにある。 【００１１】本発明のさらに別の目的は、被試験のピン
のファン・アウト（ｆａｎ−ｏｕｔ）に感応しない装置
および方法を提供することにある。 【００１２】本発明のさらに別の目的は、被試験構成素
子の接地ピンの数に依存しない装置および方法を提供す
ることにある。 【００１３】 【発明の概要】本発明の上述のおよび他の目的は、半導
体素子が存在しプリント回路基板に正しく接続されてい
るかどうかを確かめるための装置および方法を得ること
によって、従来技術の短所および制約を克服するシステ
ムにおいて達成される。本発明は、バイポーラ半導体素
子および金属酸化膜半導体（ＭＯＳ）素子の接地ピンだ
けでなく入力および出力コネクタ・ピンがプリント回路
基板上の回路と導電的に接続しているかどうか、および
半導体を通してコネクタ・ピンと接地ピンの間に正しい
導電経路が存在するかどうかを確認する。 【００１４】本発明では、集積回路の２つのピンの間の
半導体材料は、ベースが構成素子の半導体基板ピンに直
接接続したラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）とみることができる。基板は
、典型的には、デジタル素子で接地ピンに接続され、ア
ナログ素子は最も負の供給源接続となる。演算増幅器お
よびフィードバック・ネットワークにより供給される定
電圧源は、試験中の構成素子の第１ピンに印加される。 回路が安定した後で、この第１ピンに流れる電流を測定
する。電流源が、次に、デバイスの第２のピン、一般的
には隣接ピンに接続され、電流パルスを第２ピンに印加
する。それに接続する電圧源を備える第１ピンは、ラテ
ラル・トランジスタのコレクタとして作用し、それに接
続する電流源を有する第２ピンは、ラテラル・トランジ
スタに対してエミッタとして作用する。したがって、電
流パルスが第２ピンに印加されると、第１ピンの電流を
モニタし、対応する電流パルスを第１ピン上で検出した
ならば、構成素子の接地ピンだけでなく第１および第２
ピンが正しくプリント回路基板と接続していることを示
す。 【００１５】典型的には、上述の第１ピンに印加した電
圧は、演算増幅器の反転入力端子により与えられ、この
演算増幅器は、演算増幅器の出力端子からこの同じ反転
入力ピンに接続するフィードバック抵抗器を有する。演
算増幅器の非反転入力端子は、電圧源と接続する。演算
増幅器の特性により、反転入力端子は、非反転入力端子
と同じ電圧レベルに維持される。したがって、この定電
圧は、被試験デバイス（ＤＵＴ）のコレクタ・ピンに供
給される。演算増幅器のフィードバック抵抗器の両端電
圧を測定することにより、ＤＵＴのピンに流れる電流を
測定することができる。電流パルスをＤＵＴの第２ピン
に印加すると、演算増幅器のフィードバック抵抗器の両
端電圧は、ＤＵＴに付加的電流が流れるかどうかを示し
、したがってＤＵＴがプリント回路基板に接続している
かどうかを示す。 【００１６】他の実施例では、負電圧源を第２ピンに供
給し、ラテラル・トランジスタのエミッタからの電流の
流れを引き起こす。 【００１７】本発明の利点は、ＴＴＬなどのデジタル素
子のための製造欠陥アナライザに等価な、簡単で安価な
システムを得ることができる。本発明は、ＤＵＴ内の回
路特性に依存せず、隣接デバイスおよびＤＵＴにおける
ピンのファン・アウト等に対して、他の方法よりも感応
性が少ない。本発明は、また、ＤＵＴの接地ピンの数に
対して、他の方法よりもそれほど左右されない。 【００１８】 【発明の実施例】本発明を実施するための現在のところ
最適であると考えられる実施例を以下に詳述する。この
説明は、発明の全般的な説明を述べるためだけのもので
あり、本発明を限定するものではない。 【００１９】図１は、本発明に係る装置を実施する全体
的な概略を示すものである。図１では、プリント回路基
板１０は、プリント回路基板１０上に回路を形成する、
多数の導体１４を通り素子のリード線により接続された
複数のアナログおよびデジタル素子１２を有する。テス
ト・ベッド（ｔｅｓｔ ｂｅｄ）１６は、予め決めた
位置にある導体１４と接触してテスト信号を印加し、プ
リント回路基板１０内の予め決めた位置における応答を
検出するように機能する複数のコネクタ・ピン１８を備
えている。導体２０は、テスト・ベッド・ピン１８をテ
スト・システム２２に接続させる。テスト・システム２
２には、必要な信号発生器および信号処理機器が含まれ
ており、本発明のオペレーション（動作）および分析を
行い、ディスプレイ装置２４に表示内容を供給し、プリ
ント回路基板１０の回路内に存在する欠陥を表示する。 【００２０】図２は、代表的な従来技術の集積回路構成
素子内のＳｃｈｏｔｔｋｙ ＴＴＬ回路の部分回路図
である。図２に示す回路は、ＴＴＬまたはＣＭＯＳなど
のＭＯＳ素子で実施することができる。図２に示す回路
はＣＭＯＳ回路においてはわずかに異なって実施され少
し異なって機能することはあるが、全体の構成および機
能能力は一般にＴＴＬの実施と同じである。したがって
、本発明は、ＣＭＯＳ構成素子に対して用いる場合、わ
ずかな変更が生じる。 【００２１】図２では、第２図のＴＴＬ回路の入力端子
２６は、トランジスタ２８および保護ダイオード３０に
接続する。抵抗器３２は、ＶＣＣ入力端子３４およびト
ランジスタ２８のベース・リード線に接続する。出力端
子３６は、トランジスタ４０のコレクタに接続する。 【００２２】図３は、図２の２つの構成素子の断面図で
ある。図３では、破線４２は、図２のトランジスタ２８
および保護ダイオード３０を形成する領域を包囲してい
る。破線４４は、図２のトランジスタ４０を形成する領
域を包囲している。寄生ラテラルＮＰＮトランジスタ（
ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ＮＰＮ
ｔｒａｎｓｉｓｔｏｒ）は、コレクタまたはエミッタと
して作用することのできる保護ダイオード３０のカソー
ド４６、ベースとして作用する基板４８およびコレクタ
またはエミッタとして作用する出力トランジタ４０のコ
レクタ５０により構成される。このように形成さた寄生
ラテラル・トランジスタは、ベータ（β）が一般に０．
０１の非常に乏しい特性であるが、本発明の試験機能を
行うことができる。このようにしてすべての集積回路で
は多様なラテラル・トランジスタが形成されるので、本
発明は、集積回路の大部分の入力および出力ピンへの接
続を試験するために用いることができる。
【００２３】図４に、本発明を示す。図４では、被試験
集積回路デバイス（ＤＵＴ）１００は、接地ピン１０２
および１組のテスト・ピン１０４、１０６を有する。ピ
ン１０２、１０４、１０６の夫々は、集積回路の多数ピ
ンと接続することができる。演算増幅器（ｏｐ ａｍ
ｐ）１０８は非反転入力端子１１０を備え、非反転入力
端子１１０に定電圧を供給するためのバッテリーまたは
他の定電圧源１１２と接続している。フィードバック抵
抗器１１４は、演算増幅器の出力端子１１６と反転入力
端子１１８間で接続する。反転入力端子１１８は、被試
験デバイス１００のテスト・ピン１０６にも接続する。 被試験デバイスの他方のピン１０４は、電流源１２０と
接続する。演算増幅器１０８は、反転入力端子１１８に
、非反転入力端子１１０と同じ電圧を維持する。電圧は
、ラテラル・トランジスタのコレクターベース接合に逆
バイアスをかけるのに十分でなければならず、一般に０
．２ボルトである。 【００２４】図４に示すように回路を接続すると、テス
ト・ピン１０６上の電圧は演算増幅器１０８の反転入力
端子１１８の電圧まで上昇し、ピン１０６を通り被試験
デバイス１００に流れる電流の量は、出力端子１２２お
よび１２４においてフィードバック抵抗器１１４の両端
電圧を測定することにより測定することができる。回路
が安定状態になると、電流源１２０により電流パルスが
ピン１０４に供給される。電流パルスがピン１０４に印
加されると同時に出力端子１２２、１２４をモニタし、
出力端子１２２、１２４における電圧の測定より抵抗器
１１４にも電流パルスが認められる場合には、ピン１０
６、１０４、１０２はすべてプリント回路基板に接続さ
れていなければならない。 【００２５】しかし、典型的には、被試験デバイス１０
０上のピン１０４、１０６は互いに隣接しているが、こ
の２つのピンは集積回路内の同じ基板に接続している限
りシステムは作動する。被試験集積回路に多数の支持体
を含み、被試験ピンが異なる基板上にあるならば、基板
内にラテラル・トランジスタは形成されず、システムは
正しく作動しない。ラテラル・トランジスタ１００は、
被試験デバイス内で意図的に形成させるものではなく、
保護ダイオードおよび寄生ダイオードにより形成するの
で、システムは、被試験デバイス内に含まれる実際の回
路に依存しない。フィードバック抵抗器１１４の両端に
おいて測定する電流は接地ピン１０２を通らないので、
被試験デバイス１００に存在する実際の接地ピンの数は
、システムの動作に実質的な影響を及ぼさない。また、
電流は、ピン１０４および１０６の間のラテラル・トラ
ンジスタを通るように制限されるので、内部回路のファ
ン・アウトは本システムの動作にほとんど影響を及ぼさ
ない。 【００２６】ある種の回路、典型時にはＣＭＯＳでは、
ＶＣＣと被試験デバイスの接地との間に付加的な調整電
源を接地しなければならない。この電源は、回路の正し
い動作のためには、一般に−０．３ボルトに設定する。 【００２７】本発明の他の実施例では、電流源１２０を
負電圧源に置き換える。この負電圧源は、ＮＰＮラテラ
ル・トランジスタに電流パルスを供給するように作用す
る。 【００２８】図５は、本発明の一実施例の動作を説明す
るフローチャートである。図５ではエントリ後のブロッ
ク１５０では、被試験デバイス（ＤＵＴ）上で試験する
ピンを選択する。ブロック１５２では、演算増幅回路お
よび電流源をＤＵＴに接続し、ブロック１５４では、約
１０マイクロ秒だけ遅らせて、演算増幅回路および寄生
ラテラル・トランジスタを安定させる。この遅延後に、
ブロック１５６では、抵抗器１１４（図２参照）の両端
電圧を測定することによりラテラル・トランジスタＤＵ
Ｔに流れる電流を測定する。ブロック１５８では、ＤＵ
Ｔのエミッタ・ピンに、一般に２０ミリアンペアの電流
パルス、または一般に−１．５ボルトの電圧パルスを印
加する。ブロック１６０では、抵抗器１１４の両端電圧
を測定することによりＵＤＴに流れる電流を測定し、ブ
ロック１６２では、電流または電圧パルスの印加中に測
定した電流値と、回路が安定したときに測定した電流値
とを比較する。この２つの電流が等しい値であるならば
、ブロック１６４からブロック１６６に移り、エラー・
メッセージを表示して、ＤＵＴがプリント回路基板に接
続されていないことを知らせる。電流が等しくない場合
は、電流または電圧源１２０が、ピン１０６を通してラ
テラル・トランジスタに付加電流を流したことを意味し
、ＤＵＴは接続しており、ブロック１６４では、試験を
完了させるために戻る。 【００２９】本発明の望ましい実施例についての記述は
これで完了するが、これより発明の目的が充分に達成さ
れたことが理解され、本発明の趣旨および範囲から逸脱
することなく、構造および回路における多くの変更や本
発明の実施例および応用（範囲）を大きく変えることが
可能であることは当業者にとって明らかである。 【００３０】 【発明の効果】以上説明したように、本発明では、ＴＴ
Ｌなどのデジタル素子のための製造欠陥アナライザと等
価な機能を有し、構造が簡単で安価なシステムを得るこ
とができる。本発明は、ＤＵＴ内の回路特性に依存せず
、隣接デバイスおよびＤＵＴにおけるピンのファン・ア
ウト等の影響をあまり受けない。また、ＤＵＴの接地ピ
ンの数に対しても依存しない。
【図１】本発明の一実施例の概略図である。
【図２】典型的なＴＴＬ回路の部分詳細図である。
【図３】本発明の一実施例により形成されるラテラル・
トランジスタの断面図。
トランジスタの断面図。
【図４】本発明の一実施例の回路図。
【図５】本発明の一実施例の動作説明図。
１０：プリント回路板
１２：構成素子
１６：テスト・ベッド
１８：コネクタ・ピン
２２：テスト・システム
２４：ディスプレイ装置
２８、４０：トランジスタ
３０：保護ダイオード
１０４、１０６：テスト・ピン
１００：ＤＵＴ
１０８：演算増幅器
１２０：定電流源
１１２：定電圧源
Claims (4)
- 【請求項１】第１と第２コネクタピンと半導体素子の基
板接続の回路接続及び前記第１と第２コネクタ・ピン間
の半導体素子を通る導電路の有無を試験する半導体素子
試験システムにおいて、定電圧源と、前記定電圧源より
前記第１コネクタ・ピンへの導電路を形成する第１導体
と、前記第１導体に流れる電流を測定する電流測定手段
と、電流源と、前記電流源より前記第２コネクタ・ピン
への導電路を形成する第２導体と、前記第１導体が前記
第１コネクタ・ピンに接続する際、前記電流測定手段の
電流変化を検出する検出手段とから成り、前記第２導体
は前記第２コネクタ・ピンと接続し、前記電流源は前記
第２導体へ電流パルスを供給することを特徴とする半導
体素子試験システム。 - 【請求項２】請求項第１項記載の半導体素子試験システ
ムはさらに前記検出手段が電流変化のないことを示す際
、エラー状態を指示する指示手段を含むことを特徴とす
る半導体素子試験システム。 - 【請求項３】請求項第１項記載の半導体素子試験システ
ムにおいて、前記第１導体と第２導体は隣接のコネクタ
・ピンと接続することを特徴とする半導体素子試験シス
テム。 - 【請求項４】次の（イ）から（ニ）から成る半導体素子
試験方法。 （イ）第１のコネクタ・ピンに定電圧を印加し、前記電
圧は寄生ダイオードと保護ダイオードにより、半導体素
子内で形成するラテラル・トランジスタのコレタクター
ベース接合に逆バイアスをかけ、 （ロ）予め決定した時間だけ遅延させ、（ハ）前記第１
のコネクタ・ピンに電流パルスを印加し、 （ニ）前記第１コネクタ・ピンに流れる電流の増加を検
出する。
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