JPH04213080A - 半導体集積回路とその交流特性試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の評価試
験方法に関する。詳しくは、開発過程で出来上がった技
術サンプルの交流特性試験方法に関する。

【０００２】

【従来の技術】ディジタル信号処理用の半導体集積回路
（以下ＬＳＩと称す）では、開発過程で出来上がった技
術サンプル（以下ＥＳと称す）が正常に動作することを
確認するために技術サンプル評価試験（以下、ＥＳ評価
試験と称す）が行われる。このＥＳ評価試験は、機能試
験と交流特性試験の二つに大別される。図３はＬＳＩの
ＥＳ評価系のうちの機能試験の一実施例回路を示す図で
あり、図４はＬＳＩのＥＳ評価系のうちの交流特性試験
の一実施例回路を示す図である。

【０００３】従来の機能試験は、一般的に図３のような
構成で行われる。即ち、信号発生器６１でＬＳＩ１０の
試験用入力のデータとクロックを発生させ、評価治具６
２を通してＬＳＩ１０に入力する。そしてＬＳＩ１０の
内部において処理されたデータをクロックとともに誤り
検出器６３に加え、正常に動作することを確認する。図
４では、信号発生器６１と評価治具６２の間に遅延素子
６５を挿入し、波形解析器６４にて遅延位相を確認しな
がら入力信号の位相を変化させる。そして誤り検出器６
３でリアルタイムに入力されるデータのエラーを監視し
、入力位相余裕時間を測定する。

【０００４】また、図５は従来のＬＳＩの回路構成例を
示す図であり、また図６は従来のＬＳＩの詳細回路例を
示す図である。従来のＬＳＩ１０には、図５に示す入力
フリップフロップ１１（以下入力ＦＦ１１と称す）と出
力ＦＦ１３が存在しており、その間に本来の信号処理用
の内部論理回路１２が存在する。入力信号は入力ＦＦ１
１を通り、内部論理回路１２を経て出力ＦＦ１３に到達
する。なお図６は、入力を３本、出力を２本、双方向入
出力を１本とし、かつクロックは７つの第一ＦＦ８１〜
第七ＦＦ８７を共通にした例である。

【０００５】図６において、端子７１からの入力は第一
ＦＦ８１にて、端子７２からの入力は第二ＦＦ８２にて
、端子７３からの入力は第三ＦＦ８３にて、それぞれの
入力をクロックにて叩いたのち内部論理回路１２に入力
し、内部論理回路１２にて所定の演算が行われる。いま
内部論理回路１２によるバッフア８８の制御が‘ＬＯＷ
　’の時は、バッフア８８は低インピーダンス状態とな
り、内部論理回路１２からの出力は第五ＦＦ８５でクロ
ックにより叩かれて、端子７４より外部に送出される。 一方、内部論理回路１２によるバッフア８８の制御が‘
ＨＩＧＨ’の時は、バッフア８８は高インピーダンスと
なり、端子７４からの入力は第四ＦＦ８４においてクロ
ックに叩かれて内部論理回路１２の入力となる。更に内
部論理回路１２からの二つの出力は、第六ＦＦ８６と第
七ＦＦ８７においてクロックで叩かれ、それぞれの出力
は端子７５，７６から外部に送出される。

【０００６】図５に示す構成の回路において、入力ＦＦ
１１の位相余裕時間を測定するということは入力ＦＦ１
１がデータを正しく取り込める最悪のデータとクロック
の位相を測定することであり、それを確認するには内部
論理回路１２の正常動作をリアルタイムに検出すること
が必要である。また出力ＦＦ１３の伝播遅延時間を測定
するには、入力データの変化点の回数が或る程度必要で
あるから、やはりその回数に対応した演算動作を行う内
部論理回路１２が必要である。

【０００７】

【発明が解決しようとする課題】このような交流特性試
験は、図３のようにリアルタイムにエラー検出可能な信
号発生器と誤り検出器を接続し得る端子が外部に存在す
る場合、図４に示す構成にてＬＳＩの交流特性試験は可
能ではある。然しこの場合、入力ＦＦと出力ＦＦの交流
特性試験と内部論理回路１２の交流特性試験に分離して
試験を行うことができない。従って、交流特性試験にお
いてエラーが観測されたような場合、その原因が入力Ｆ
Ｆと出力ＦＦにあるのか、或いは内部論理回路にあるの
かが分からない。また、ＬＳＩの入出力のインタフェー
スは個々によって異なるために信号発生器３１や誤り検
出器をＬＳＩに直結できるとは限らず、この場合は評価
治具の規模は大きくなり、かつ評価試験系も複雑になっ
てくる。更に信号発生器や誤り検出器をＬＳＩに直結で
きない場合においては、評価治具の規模は大きくなりか
つ複雑となるという課題がある。

【０００８】本発明は、交流特性試験が簡単にできる回
路構成を有する半導体集積回路を実現することを目的と
する。

【０００９】

【課題を解決するための手段】上記の問題解決のため本
発明では、直列接続された入力ＦＦ１１と内部論理回路
１２と出力ＦＦ１３からなる半導体集積回路１０におい
て、前記入力ＦＦ１１の出力を前記内部論理回路１２を
通さずに迂回して伝送する迂回路１４と、迂回された前
記入力ＦＦ１１および内部論理回路１２の出力を入力し
、該２入力の中の一つを選択して前記出力ＦＦ１３の入
力とするセレクタ１５とを設けたことを特徴とする。

【００１０】また、前記入力ＦＦ１１に試験用信号を入
力すると共に、前記セレクタ１５に外部から選択信号を
入力し、該選択信号に応じて上記半導体集積回路１０の
前記内部論理回路１２を含む交流特性試験および前記内
部論理回路１２を除く交流特性試験を別々に行うことが
できるようにしたことを特徴とする。

【００１１】

【作用】本発明は図１に示すように、入力ＦＦ１１の出
力を内部論理回路１２を迂回し伝送する迂回路１４を設
け、更に前記内部論理回路１２の出力と迂回された入力
ＦＦ１１の出力を共に２入力選択のセレクタ１５に加え
るようにしている。従って、前記セレクタ１５を選択制
御することにより、内部論理回路１２の交流特性を除い
た交流特性試験と内部論理回路１２の交流特性を含めた
半導体集積回路１０としての交流特性試験が可能になる
。

【００１２】

【実施例】図１は本発明のＬＳＩの回路構成を示す図で
あり、図５に示す従来のＬＳＩの内部に、本発明の入力
ＦＦ１１の出力と内部論理回路１２の出力の２入力選択
のセレクタ１５と、入力ＦＦ１１の出力を内部論理回路
１２を通さずに迂回させてセレクタ１５に加えるための
迂回路１４を設け、かつセレクタ１５の出力を出力ＦＦ
１３に加える構成にしている。この様にＬＳＩ１０を構
成して２入力選択のセレクタ１５を制御することにより
、入力ＦＦ１１および出力ＦＦ１３の交流特性試験と内
部論理回路１２の交流特性試験の分離が可能になる。

【００１３】図２は本発明のＬＳＩの詳細回路の一実施
例を示す図であり、図１の本発明のＬＳＩ１０及びその
周辺回路を示したものである。図中、２１は測定のため
の試験信号を遅延する遅延素子、２２〜２８および５５
はオンオフ動作の第一スイッチ〜第八スイッチ、２９〜
３２は２入力否定論理積の第一ＮＡＮＤ〜第四ＮＡＮＤ
である。なお３３〜３５、５０〜５４および５７はフリ
ップフロップ動作回路の第一ＦＦ〜第三ＦＦ、および第
四ＦＦ〜第九ＦＦ、３６は４入力論理和の第一ＯＲであ
る。又、４１〜４３は２入力論理積回路の第一ＡＮＤ〜
第三ＡＮＤ、４４と４５は２入力排他的論理和回路の第
一ＥＯＲと第二ＥＯＲ、４６〜４９は２入力から１入力
を選択する回路の第一セレクタ〜第四セレクタ、５８は
入力の通過を制御信号にて制御するバッファである。更
に、５６は発光ダイオード５６ａ　をもつ誤り検出器で
ある。

【００１４】先ず、第一ＦＦ３３〜第三ＦＦ３５の入力
位相余裕時間測定方法を説明する。第八ＦＦ５４は入力
クロックの１／２分周回路であり、この信号が測定の基
本信号となる。第六スイッチ２７と第七スイッチ２８は
第一セレクタ４６〜第四セレクタ４９の選択スイッチで
あり、第六スイッチ２７と第七スイッチ２８をオン又は
オフにして第一ＡＮＤ４１と第三ＡＮＤ４３および第一
ＥＯＲ４４と第二ＥＯＲ４５の論理を制御し、Ａ入力ま
たはＢ入力のいずれかを選択して出力する。第六スイッ
チ２７と第七スイッチ２８が共にオンのときはＡ入力が
選択され、また第六スイッチ２７と第七スイッチ２８が
共にオフのときはＢ入力が選択される。今、第一セレク
タ４６〜第四セレクタ４９のＡ入力が選択されたとする
とＬＳＩ１０は通常動作をし、Ｂ入力を選択すると交流
特性試験のモードになるのでＢ入力を選択する。このよ
うに設定すると、第八ＦＦ５４のＱ出力は第九ＦＦ５７
を通り位相調整用の遅延素子２１に達する。

【００１５】第一ＦＦ３３の入力位相余裕時間を測定す
る場合は、第一ＦＦ３３に遅延素子２１からの信号を与
えるために第一スイッチ２２を接点ｂに選択する。次に
第二スイッチ２３、第四スイッチ２５、第五スイッチ２
６をオンにして第三スイッチ２４をオフにすると、第二
ＮＡＮＤ３０以外の信号が無効になり、第一ＦＦ３３の
Ｑ出力は第一ＯＲ３６をスルーで通過し第二ＥＯＲ４５
に達する。ここで第二ＥＯＲ４５に到達した信号と第八
ＦＦ５４の＊Ｑ出力の原信号とが比較され、第一ＦＦ３
３が正常にデータを取り込んでいる際には第一ＯＲ３６
の入力は等しく‘１’となり、第七ＦＦ５３の出力は‘
０’となり発光素子５６ａは点灯しない。もし第一ＦＦ
３３が正常にデータを取り込んでいないならば、第七Ｆ
Ｆ５３の出力は‘１’となり誤り検出器５６の発光素子
５６ａ　は点灯する。このように、発光素子５６ａ　が
点灯しないように入力クロックに対する最悪データ位相
を測定すれば、入力位相余裕時間が簡単に測定できる。

【００１６】第二ＦＦ３４、第三ＦＦ３５の入力位相余
裕時間を測定する場合も同様に、第一スイッチ２２と第
二スイッチ２３〜第五スイッチ２６を設定すればよい。 また第四ＦＦ５０の入力位相余裕時間を測定する場合は
、第六スイッチ２７と第七スイッチ２８をオンにすれば
第二セレクタ４７の出力は‘０’となり、バッフア５８
の出力側を高インピーダンス状態に設定する。その他は
第一ＦＦ３３〜第三ＦＦ３５と同じである。

【００１７】次に、出力伝播遅延時間の測定方法を説明
する。第八ＦＦ５４は‘１０’交番信号が出力されてお
り、この‘１０’交番信号をもちいて測定できる。第六
ＦＦ５２と第七ＦＦ５３については第六スイッチ２７を
オンにし、更に第七ＦＦ５３については第一ＯＲ３６の
出力を‘０’にすれば‘１０’交番信号が出力される。 なお第五ＦＦ５１については、‘１’（以下Ｈと称す）
→‘０’（以下Ｌと称す）、Ｌ→Ｈ、Ｈ→Ｚ（高インピ
ーダンス状態）、Ｌ→Ｚの４種類のパターンを測定しな
ければならない。Ｈ→Ｌ、Ｌ→Ｈについては、第六スイ
ッチ２７をオフにし更に第七スイッチ２８をオンにすれ
ば、‘１０’交番信号は第三セレクタ４８と第四セレク
タ４９のＢ入力を通り出力される。Ｈ→Ｚについては、
第一ＯＲ３６の出力を‘１’になるように第一スイッチ
２２を設定し、かつ第六スイッチ２７をオンにし第七ス
イッチ２８をオフにすれば、Ｈ→Ｚの繰り返し信号が第
五ＦＦ５１から出力される。Ｌ→Ｚの場合は、Ｈ→Ｚの
場合と同じ設定で第一ＯＲ３６の出力を‘０’にすれば
Ｌ→Ｚの繰り返し信号が出力される。

【００１８】

【発明の効果】本発明によれば、非常に簡単な構成にて
ＬＳＩの交流特性試験が可能となり、全てのディジタル
半導体集積回路に共通に適用できる汎用性を持ち、かつ
交流特性試験系の小規模化、測定時間短縮化、高精度化
に寄与するところが大きい。

【図面の簡単な説明】

【図１】　　本発明のＬＳＩの回路構成を示す図

【図２
】　　本発明のＬＳＩの詳細回路の一実施例を示す図

【図３】　　ＬＳＩのＥＳ評価系のうちの機能試験の一
実施例回路を示す図

【図４】　　ＬＳＩのＥＳ評価系のうちの交流特性試験
の一実施例回路を示す図

【図５】　　従来のＬＳＩの回路構成例を示す図

【図６
】　　従来のＬＳＩの詳細回路例を示す図

【符号の説明】

１０は半導体集積回路 １１は入力フリップフロップ（　入力ＦＦ）　１２は内
部論理回路 １３は出力フリップフロップ（出力ＦＦ）１４は迂回路 １５はセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　直列接続された入力ＦＦ（１１）と内
   部論理回路（１２）と出力ＦＦ（１３）からなる半導体
   集積回路（１０）において、前記入力ＦＦ（１１）の出
   力を前記内部論理回路（１２）を通さずに迂回して伝送
   する迂回路（１４）と、迂回された前記入力ＦＦ（１１
   ）および内部論理回路（１２）の出力を入力し、該２入
   力の中の一つを選択して前記出力ＦＦ（１３）の入力と
   するセレクタ（１５）と、を設けたことを特徴とする半
   導体集積回路。
2. 【請求項２】　　前記入力ＦＦ（１１）に試験用の信号
   を入力すると共に、前記セレクタ（１５）に外部から選
   択信号を入力し、該選択信号に応じて上記半導体集積回
   路（１０）の内部論理回路（１２）を含む交流特性試験
   および前記内部論理回路（１２）を除く交流特性試験を
   別々に行うことができるようにしたことを特徴とする請
   求項１の半導体集積回路の交流特性試験方法。