JPH0421359B2 - - Google Patents

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JPH0421359B2
JPH0421359B2 JP62024928A JP2492887A JPH0421359B2 JP H0421359 B2 JPH0421359 B2 JP H0421359B2 JP 62024928 A JP62024928 A JP 62024928A JP 2492887 A JP2492887 A JP 2492887A JP H0421359 B2 JPH0421359 B2 JP H0421359B2
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JP
Japan
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layer
thickness
thin film
film circuit
barrier
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JP62024928A
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JPS62199043A (ja
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Myuraa Jiikufuriito
Hanitsushu Herumuuto
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SHUTANDARUTO EREKUTORIIKU ROORENTSU AG
Original Assignee
SHUTANDARUTO EREKUTORIIKU ROORENTSU AG
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
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    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors
    • H01C1/142—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors the terminals or tapping points being coated on the resistive element
    • H—ELECTRICITY
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    • H01C—RESISTORS
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    • H—ELECTRICITY
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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 ＜技術分野＞ 本発明は特許請求の範囲第１項の前文に記載し
た様に集積化して作られた抵抗と導電体とを有す
る薄膜回路及びその製造法に関する。
＜発明の背景＞ 米国雑誌「エレクトリカル デザイン ニユー
ス」（Electrical Design News）1981年11月25日
号141頁以下には、集積抵抗を形成するためにセ
ラミツク基板上にパターン化NiCr層が被着され
た薄膜回路が記載されている。パターン化NiCr
層上には、拡散バリアとしてのパターン化Ni層
と導電体としてのパターン化Au層とが被着され
ている。
この様な金導電体に普通の錫−鉛半田接続をし
ようとする場合には、導電体の層厚は1.5μmを越
してはならない。というのは、金層は溶融半田に
一部溶融されて半田と合金を作るからである。合
金中の金の割合が所定の限界を越えると合金は脆
くなる。金の割合は金導電体の層厚の増加に伴つ
て増加する。例えば温度変化等によつて生じる機
械的応力は、脆い鉛−錫−金合金から始まるクラ
ツクの形成の恐れを生じる。クラツクの恐れは金
導電体の層厚の増加と共に増加する。
薄膜回路がギガヘルツ（以下ＣHzと略記）周波
数帯で使用するのに適する様にしようとすると非
常に低いシート抵抗（RF≦10mΩ）を有する導
電体のみが使用可能となる。
導体の幅は２隣接導体間の静電容量に大きな影
響を与えるのでシート抵抗は、好ましくは層厚の
増加によつて減少させるが、その所要厚さは6μm
乃至10μmの範囲である。鉛−錫半田で半田付け
されるこの層厚の金導電体は十分な機械的強度を
有しない。
本発明の目的は上述の種類の薄膜回路及びその
製造法を提供することであるが、これはＧHz範囲
での使用に適し、その導電体はシート抵抗RF≦
10mΩであり、導電体は普通の鉛−錫半田で半田
付け可能でありボンデイング可能のものである。
＜発明の開示＞ 本発明の目的は特許請求の範囲第１項の特徴項
及び特許請求の範囲第４項に記載の方法によつて
達成される。
本発明のその他の長所は従属請求範囲各項に記
載されている。
＜実施例＞ 以下本発明の実施例及び薄膜回路の製造法を添
附図面を参照して更に詳細に説明する。
本実施例は本発明による薄膜回路の層構造に関
する。第１図は導電体と抵抗とを有する薄膜回路
の代表的な部分を示す。全薄膜回路はこの様な導
電体と抵抗によつて構成されて、必要に応じてパ
ターン化されている。接続はボンデイング又は半
田付けによつて導電層の最上部層に為される。
第１図は本発明による薄膜回路を斜視図で示
す。Al2O3層よりなる基板１（以下Al2O3層１と
いう）がNiCr層よりなるパターン化した抵抗層
２（以下NiCr層２という）を支持しているが、
これがシート抵抗、たとえば、RF＝100Ωを有す
る集積抵抗を形成する。NiCr層２の厚さは、薄
膜回路の用途に応じて30nm乃至50nmの間に、そ
の幅は50μm乃至100μmの間に位置している。導
電層と接するNiCr層２の領域は厚さｄ＝0.3μm
のNi層で覆われており、これが拡散バリアとし
て作用している。Ni層よりなる拡散バリア３
（以下Ni層３という）は2μm≦ｄ≦10μmの厚さ
の下部Au層４で被覆されている。合金バリア５
としてのPd層（以下Pd層５という）が下部Au層
４の上に位置している。Pd層５上には上部Au層
６がある。Pd層５と上部Au層６は夫々ｄ＝1μm
の厚さを有する。下部Au層４、Pd層５及び上部
Au層６が導電層９を形成している。
導電層９のシート抵抗はＲ≦10mΩで、導電層
９の幅が固定されているとすると、これは下部
Au層４の厚さによつて変化される。拡散バリア
が下部Au層４からのAu原子のNiCr層２への侵
入を防止し、NiCr層２の電気抵抗の変化を防止
する。合金化バリアによつて導電層９を脆い合金
の形成を見ることなく通常の鉛−錫半田で半田付
けすることが可能となる。上部金層の厚さは通常
の鉛−錫半田による半田付け中、脆い合金が形成
され得ない様に選定される。上部Au層６の存在
は、導電層が半田付けのみならずボンデイングも
可能とする為に必要である。
Pd層５の代わりに合金化バリアとしてNi層又
はPt層が使用出来るが、これら両層はPd層５に
比較して劣つている。Pt層は高材料費のため経
費高となる。Ni層は製造工程中に化学的に犯さ
れ、そのため導電体層９の機械的強度を低下させ
る欠点を有する。Al2O3基板１の代わりにその他
の通常の基板、例えばガラス基板、が使用し得
る。抵抗層の材料として、Ta2NまたはTaNの形
の窒化タンタルも使用し得る。
本発明にもとずく薄膜回路の製造法を以下に述
べる。
NiCr層２を真空蒸着又はスパツタリングによ
つてAl2O3基板１上に被着する。NiCr層２上に
Ni層３をやはり真空蒸着又はスパツタリングで
形成する。次の工程においてフオトレジストマス
ク７を施すが（第２図）、導電層９を形成すべき
領域はオープンスペースに残しておく。フオトレ
ジスト層の厚みｄは下部Au層の厚さの所望値に
応じて4μm≦ｄ≦12μmとする。必要なればフオ
トレジスト層は数回にわたつて被着する。次に、
最初下部Au層４、次いでPd層５、最後に上部Au
層６を電気メツキする。次に、フオトレジストマ
スク７を除去し、導電層９で被覆されていない
Ni層３の一部をエツチング除去する。実施例の
この工程の物を第３図に示す。最後に、NiCr層
はフオトリトグラフ技術によつてパターニングさ
れて集積抵抗が出来る（第１図）。
本方法の説明はPd層５がNi層に比較して合金
化バリアとして勝れている事を明瞭に示してお
り、Ni層３のエツチング中Niの合金化バリアの
一部は除去される可能性がある。
【図面の簡単な説明】
第１図は本発明による薄膜回路の層構造の実施
例の斜視図であり、第２図は導電層の被着前の第
１図の実施例のものの斜視図を示し、第３図は抵
抗層のパターン化前の第１図の実施例のものの斜
視図を示す。 図中、１は基板、２はNiCr層、３はNi層、４
は下部Au層、５はPd層、６は上部Au層、７はフ
オトレジスト層、８はオープンスペース、９は導
電層、である。

Claims (1)

  1. 【特許請求の範囲】 １ 基板１と、パターン化した抵抗層２と、拡散
    バリア３と、導電層９から成るパターン化多層構
    体とから成り、集積抵抗体と導電体とを有する薄
    膜回路において、 導電層９は、2μmより厚い厚みを有する下部金
    層４と、Pd層より成る合金化バリア５と上部金
    層６とよりなることを特徴とする薄膜回路。 ２ 前記の基板１はAL2O3よりなり、抵抗層２
    はNiCr層であり、また拡散バリア３はNi層であ
    り、且つ、下部Au層４の厚みが2μmから10μmの
    間にあり、Pd層より成る合金化バリア５の厚み
    は0.3μmから1μmの間にあり、更に上部金層６の
    厚みは0.5μmと1.5μmの間にあることを特徴とす
    る特許請求の範囲第１項記載の薄膜回路。 ３ ａ） 真空蒸着又はスパツタリングによつ
    て、Al2O3よりなる基板１上に抵抗層２である
    NiCr層を被着し、 ｂ） 真空蒸着又はスパツタリングによつて拡散
    バリア３であるNi層を被着し、 ｃ） 蒸着すべき導電層９のパターニングのため
    にフオトレジストマスクを施し、 ｄ） 下部Au層４を2μmより10μmの間の厚みに
    電気メツキし、 ｅ） 合金バリア５である厚み0.3μmから1μmの
    Pd層を電気メツキし、 ｆ） 上部Au層６を厚み0.5μmから1.5μmの間に
    電気メツキし、 ｇ） フオトリトグラフイによつて露出領域で抵
    抗層２であるNiCr層をパターニングする 各工程を有することを特徴とする薄膜回路の製造
    法。
JP62024928A 1986-02-20 1987-02-06 薄膜回路及びその製造法 Granted JPS62199043A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3605425.9 1986-02-20
DE19863605425 DE3605425A1 (de) 1986-02-20 1986-02-20 Duennschichtschaltung und ein verfahren zu ihrer herstellung

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Publication Number Publication Date
JPS62199043A JPS62199043A (ja) 1987-09-02
JPH0421359B2 true JPH0421359B2 (ja) 1992-04-09

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ID=6294533

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JP62024928A Granted JPS62199043A (ja) 1986-02-20 1987-02-06 薄膜回路及びその製造法

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US (1) US4742325A (ja)
EP (1) EP0234487B1 (ja)
JP (1) JPS62199043A (ja)
AT (1) ATE79483T1 (ja)
DE (2) DE3605425A1 (ja)
ES (1) ES2034970T3 (ja)
GR (1) GR3005916T3 (ja)

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GR3005916T3 (ja) 1993-06-07
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JPS62199043A (ja) 1987-09-02
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