JPS62199043A - 薄膜回路及びその製造法 - Google Patents

薄膜回路及びその製造法

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JPS62199043A
JPS62199043A JP62024928A JP2492887A JPS62199043A JP S62199043 A JPS62199043 A JP S62199043A JP 62024928 A JP62024928 A JP 62024928A JP 2492887 A JP2492887 A JP 2492887A JP S62199043 A JPS62199043 A JP S62199043A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は特許請求の範囲第１項の前文に記載した様に集
積化して作られた抵抗と導電体とを存する薄膜回路及び
その製造法に関する。
〈発明の背景〉 米国雑誌［エレクトリカル　デザイン　ニュースＪ　　
（Ｅｌｅｃｔｒｉｃａｌ　Ｄｅｓｉｇｎ　Ｎｅｗｓ）　
１９８１年１１月２５日号１４１頁以下には、集積抵抗
を形成するためにセラミック基板上にパターン化ＮｉＣ
ｒ層が被着された薄膜回路が記載されている。パターン
化ＮｉＣｒ層上には、拡散バリアとしてのパターン化Ｎ
ｉ層と導電体としてのパターン化Ａ　ｕ　層とが肢管さ
れている。
この様な全導電体に普通の錫−鉛半田接続をしようとす
る場合には、導電体の層厚は１．５μｍを越してはなら
ない。というのは、金層は溶融半田に一部溶融されて半
田と合金を作るからである。
合金中の金の割合が所定の限界を越えると合金は脆くな
る。金の割合は全導電体の層厚の増加に伴って増加する
。例えば温度変化等によって生じる機械的応力は、脆い
鉛−錫一金合金から始まるクラックの形成の恐れを生じ
る。クラックの恐れは全導電体の層厚の増加と共に増加
する。
薄膜回路がギガヘルツ（以下ＧＨｚと略記）周波数帯で
使用するのに適する様にしようとすると非常に低いシー
ト抵抗（ＲＰ≦１０ｍΩ）を有する導電体のみが使用可
能となる。
導体の幅は２隣接導体間の静電容量に大きな影響を与え
るのでシート抵抗は、好ましくは層厚の増加によって減
少させるが、その所要厚さは６μｍ乃至１０μｍの範囲
である。鉛−錫半田で半田付けされるこの層厚の全導電
体は十分な機械的強度ををしない。
本発明の目的は上述の種類の薄膜回路及びその製造法を
提供することであるが、これはＧＨｚ範囲での使用に適
し、その導電体はシート抵抗Ｒ１≦１０ｍΩであり、導
電体は普通の鉛−錫半田で半田付は可能でありボンディ
ング可能のものである。
〈発明の開示〉 本発明の目的は特許請求の範囲第１項の特徴項及び特許
請求範囲第４項に記載の方法によって達成される。
本発明のその他の長所は従属請求範囲各項に記載されて
いる。
〈実施例〉 以下本発明の実施例及び薄膜回路の製造法を添附図面を
参照して更に詳細に説明する。
本実施例は本発明による薄膜回路の層構造に関する。第
１図は導電体と抵抗とを有する薄膜回路の代表的な部分
を示す。全薄膜回路はこの様な導電体と抵抗によって構
成されて、必要に応じてパターン化されている。接続は
ボンディング又は半田付けによって導電体層の最上部層
に為される。
第１図は本発明による薄膜回路を斜視図で示す。
Ａ　Ｉ　２０ａ基板１がパターン化ＮｉＣｒ層２を支持
しているが、これがシート抵抗、たとえば、ＲＦ　−１
００Ωを有する集積抵抗を形成する。
ＮｉＣｒ層２の厚さは、薄膜回路の用途に応じて３０ｎ
ｍ乃至５０ｎｍの間に、その幅は５０μｍ乃至１００μ
ｍの間に位置している。導電体層と接するＮｉＣｒ層領
域２は厚さｄ−０，３μｍのＮｉ層３で覆われており、
これが′拡散バリアとして作用している。Ｎｉ層３は２
μｍ≦ｄ≦１０μｍの厚さの下部Ａｕ層４で被覆されて
いる。合金バリアとして２６層５が下部Ａｕ層４の上に
位置している。Ｐｄ層５上には上部Ａｕ層６がある。２
６層５と上部Ａｕ層６は夫々ｄ−１μｍの厚さを有する
。下部Ａｕ層４．２６層５及び上部Ａｕ層６が導電体層
９を形成している。
導電体層９のシート抵抗はＲ≦１０ｍΩで、導電体層９
の幅が固定されているとすると、これは下部Ａｕ層４の
厚さによって変化される。拡散バリアが下部Ａｕ層４か
らのＡ　ｕ　Ｄｉｉ子のＮｔＣｒ層２への侵入を防止し
、ＮｉＣｒ層２の電気抵抗の変化を防止する。合金化バ
リアによって導電体層９を脆い合金の形成を見ることな
く通常の鉛−錫半田で半田付けすることが可能となる。
上部金層の厚さは通常の鉛−錫半田による半田付は中、
脆い合金が形成され得ない様に選定される。上部Ａｕ層
６の存在は、導電体層が半田付けのみならずボンディン
グも可能とする為に必要である。
Ｐｄ層５の代わりに合金化バリアとしてＮ１層又はｐｔ
層が使用出来るか、これら両層はＰｄ層５に比較して劣
っている。ｐｔ層は高材料費のため経費高となる。Ｎｉ
層は製造工程中に化学的に犯され、そのため導電体層９
の機械的強度を低下させる欠点を有する。Ａｌ２Ｏ３基
板１の代わりにその他の通常の基板、例えばガラス基板
、が使用し得る。抵抗層の材料として、Ｔ　ａ　２．　
ＮまたはＴａＮの形の窒化タンタルも使用し得る。
本発明にもとずく薄膜回路の製造法を以下に述べる。
ＮｉＣｒ層２を真空蒸着又はスパッタリングによってＡ
ｌ２Ｏ３基板１上に被着する。ＮｉＣｒ層２上にＮ１層
３をやはり真空蒸着又はスパッタリングで形成する。次
の工程においてフォトレジストマスク７を施すが（第２
図）、導電体層９を形成すべき領域はオーブンスペース
に残しておく。
フォトレジスト層の厚みｄは下部Ａｕ層の厚さの所望値
に応じて４μｍ≦ｄ≦１２μｍとする。必要なればフォ
トレジスト層は数回にわたって被着する。次に、最初下
部Ａｕ層４、次いでＰｄ層５、最後に上部Ａｕ層６を電
気メッキする。次に、フォトレジストマスク７を除去し
、導電体層９て被覆されていないＮ１層３の一部をエツ
チング除去する。実施例のこの工程の物を第３図に示す
。最後に、ＮｉＣｒ層はフォトリトグラフ技術によって
バターニングされて集積抵抗が出来る（第１図）。
本方法の説明はＰｄ層５がＮ１層に比較して合金化バリ
ア・とじて勝れている事を明瞭に示しており、Ｎ１層３
のエツチング中Ｎｉの合金化バリアの一部は除去される
可能性がある。
【図面の簡単な説明】
第１図は本発明による薄膜回路の層構造の実施例の斜視
図であり、第２図は導電体層の被着前の第１図の実施例
のものの斜視図を示し、第３図は抵抗層のパターン化前
の第１図の実施例のものの斜視図を示す。 図中、１は基板、２は抵抗、３はＮｉバリア層、４は下
部Ａｕ層、５はＰｄ合金化バリア層、６は上部Ａｕ層、
７はフォトレジスト層、８はオーブンスペース、９は導
電体層、である。

Claims (5)

    【特許請求の範囲】
  1. （１）基板と、パターン化抵抗層と、拡散バリアと導電
    層とから成るパターン化多層構体とから成り、集積抵抗
    体と導電体とを有する薄膜回路において、導電層（９）
    は、下部金層（４）と合金化バリアと上部金層（６）と
    である事を特徴とする薄膜回路。
  2. （２）下部金層（４）は、２μｍより厚い事を特徴とす
    る特許請求の範囲第１項記載の薄膜回路。
  3. （３）合金化バリアは、Ｐｄ層（５）である事を特徴と
    する特許請求の範囲第２項記載の薄膜回路。
  4. （４）基板はＡｌ＿２Ｏ＿３基板（１）、抵抗層は旧Ｃ
    ｒ層（２）、拡散バリアはＮｉ層（３）であり、又、下
    部Ａｕ層（４）の厚みは２μｍから１０μｍの間にあり
    、Ｐｄ層（５）のそれは０．３μｍと１μｍの間にあり
    、上部金層（６）のそれは０．５μｍと１．５μｍの間
    にある事を特徴とする特許請求の範囲第１項に記載の薄
    膜回路。
  5. （５）ａ）真空蒸着又はスパッタリングによってＡｌ＿
    ２Ｏ＿３基板（１）上にＮｉＣｒ層（２）を被着し、 ｂ）真空蒸着又はスパッタリングでＮｉ層（３）を被着
    し、 ｃ）蒸着すべき導電層（９）のパターニングのためにフ
    ォトレジストマスクを施し、 ｄ）下部Ａｕ層を電気メッキし、 ｅ）Ｐｄ層（５）を電気メッキし、 ｆ）上部Ａｕ層（６）を電気メッキし、 ｇ）フォトレジストマスクを除去し、 ｈ）露出領域においてＮｉ層を除去し、 ｉ）フォトリトグラフィによって露出領域でＮｉＣｒ層
    （２）をパターニングする、 各工程を有する事を特徴とする特許請求の範囲第４項に
    記載の薄膜回路の製造法。
JP62024928A 1986-02-20 1987-02-06 薄膜回路及びその製造法 Granted JPS62199043A (ja)

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