JPH0421361A - 半波整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は低電圧動作可能で周波数特性のよい集積回路
化が容易な半波整流回路に関するものである。

〔発明の概要〕

この発明は半波整流回路において、コンパレータとＣＭ
ＯＳアナログスイッチにより整流することにより、ダイ
オードと抵抗がなくてすみ、周波数特性がよ（、低電圧
動作が可能で集積回路化を容易にしたものである。

〔従来の技術〕

従来の半波整流回路においてはダイオード１８と１９、
抵抗２０と２１、オペアンプ１７を用いて整流する第４
図に示す様な回路が知られていた。第５図は第４図の半
波整流回路の入出力タイミング図である。

〔発明が解決しようとする課題〕

しかし従来技術の半波整流回路は０ＭＯ３技術で集積回
路化する場合、ダイオード、抵抗を集積回路の外部に接
続しなければならず、そのため集積回路化が困難であっ
た。またダイオード、抵抗との接続端乎を必要とするた
め、配線等の寄生容量で高周波化が困難であった。また
ダイオードの順方向電圧降下により動作電圧範囲が制限
されるため動作電圧が高くなるという欠点があった。こ
の発明は従来のこのような欠点を解決するため低電圧動
作が可能で集積回路化が容易であることを目的としてい
る。

〔課題を解決するための手段〕

上記謀朋を解決するためにこの発明はコンパレータとＣ
ＭＯＳアナログスイッチで整流するようにした。

（作　用〕 上記のように構成された半波整流回路に、正の入力信号
が供給されると、第１のＣＭＯＳアナログスイッチが導
通して入力信号が出力端子より出力され、負の入力信号
が供給されると、第２のＣＭＯＳアナログスイッチが導
通してグランドレベルが出力端子に出力されることで半
波整流回路の動作を行うことができるのである。

Ｃ実施例〕 以下に、この発明の実施例を図面に基づいて詳細に説明
する。第１図においてＮチャネルＭＯ３ＦＥＴＩ、Ｐチ
ャネルＭＯ３ＦＥＴ２のソース端子どうし、及びドレイ
ン端子どうしを接続して第１のＣＭＯＳアナログスイッ
チ１４を構成する。またＮチ中ネＪしＭＯ３ＦＥＴ３、
ＰチャネルＭＯＳＦＥＴ４のソース端子どうし、及びド
レイン端子どうしを接続して第２のＣＭＯＳアナログス
イッチ１５を構成している。ＣＭＯＳアナログスイッチ
回路１４のソース端子共通接続点はコンパレータ１０の
非反転入力端子と信号入力端子１１に接続されている。

ＣＭＯＳスイッチ回ａｌ１５のソース端子共通接続点は
コンパレータ１０の反転入力端子とグランド端子１２に
接続されている。ＣＭＯＳアナログスイッチ回路１４．
１５のドレイン端子共通接続点は出力端子９に接続され
ている。

コンパレータｌＯの出力端子１３はインバータ５の入力
端子に接続され、インバータ５の出力端子７はインバー
タ６の入力端子、ＰチャネルＭＯ５ＦＥＴ２、Ｎチャネ
ルＭＯＳ　Ｆ　ＥＴ　３のゲートに接続される。インバ
ータ６の出力端子８はＮチャネル間Ｏ８ＦＥＴ１、Ｐチ
ャネルＭＯ３ＦＥ７４のゲートに接続される。

上記構成でなる回路において、入力端子１１に第２図に
示す入力信号ＶＩＮが入力され、人力信号が正の半サイ
クルの時にはＣＭＯＳアナログスイッチ、１４が導通し
、出力端子９には第２図の出力信号ＶＯｔｌＴが示すよ
うに入力信号と等しい正の電圧が出力される。入力信号
が負の半サイクルの時にはＣＭＯＳアナログスイッチ１
５が導通し出力端子９にはブランド電位が出力される。

以上の説明かられかる様に正負の判定はコンパレータで
行っており、ＣＭＯＳアナログスイッチ１４、１５のス
イッチングはインバータによって行うので高周波動作が
可能であり、また出力はほぼ電源電圧いっばいまで可能
であり低電圧動作が可能である。

なお、上記第１図に示す実施例においては正電圧半波整
流回路を例にとって説明したが、端子１１をグランド端
子に、端子１２を入力端子にして第３図に示す入力信号
ＶＩＮを加えることによって第３図に示す出力信号ＶＯ
ＵＴが出力端子９より出力され負電圧半波整流回路にな
る。

〔発明の効果〕

以上説明したように、この発明は複雑な手段を用いるこ
となくコンパレータ、第１．第２のＣＭＯＳアナログス
イッチを設けるという簡単な構成によって、高性能な半
波整流回路が得られ、しかもダイオード、抵抗素子がな
くてすむため、集積回路化が容易であるので実用上の効
果は極めて大である。

【図面の簡単な説明】

第１図は本発明による半波整流回路の一実施例を示す回
路、第２図は第１図の半波整流回路の入出力タイミング
図、第３図は第１図の半波整流回路を負電圧整流回路と
した時の入出力タイミソ２゛図、第４図は従来の半波整
流回路の回路図、第５図は第４図の半波整流回路の入出
力タイミング図である。 ・・・Ｎチャネル電界効果トランジスタ・・・Ｐチャネ
ル電界効果トランジスタ・・・Ｎチャネル電界効果トラ
ンジスタ・・・Ｐチャネル電界効果トランジスタ６・・
・ＣＭＯＳインバータ ・・コンパレータ ・・信号源 ・・オペアンプ １８゜ １９・ ・ダイオード ２０゜ ２１・ ・抵抗 以 上

Claims (1)

【特許請求の範囲】
1. 第１導電型の第１、第３の電界効果トランジスタと、第
   ２導電型の第２、第４の電界効果トランジスタとを備え
   、前記第１、第２の電界効果トランジスタのソース端子
   どうし、ドレイン端子どうしを共通接続して第１のＣＭ
   ＯＳアナログスイッチを構成し、また前記第３、第４の
   電界効果トランジスタのソース端子どうし、ドレイン端
   子どうしを共通接続して第２のＣＭＯＳアナログスイッ
   チを構成し、入力信号が供給されるコンパレータの非反
   転入力端子を前記第１のＣＭＯＳアナログスイッチのソ
   ース共通端子と接続し、グランドレベルが供給される前
   記コンパレータの反転入力端子を前記第２のＣＭＯＳア
   ナログスイッチのソース共通端子と接続し、前記コンパ
   レータの出力を第１のインバータの入力に接続し、前記
   第１のインバータの出力を前記第２、第３の電界効果ト
   ランジスタのゲートと第２のインバータの入力に接続し
   、前記第２のインバータの出力を前記第１、第４の電界
   効果トランジスタのゲートに接続し、前記第１のＣＭＯ
   Ｓアナログスイッチの共通ドレイン端子と前記第２のＣ
   ＭＯＳアナログスイッチの共通ドレイン端子を接続して
   出力端子とすることによって構成した半波整流回路。