JPH04213745A - データバス - Google Patents
データバスInfo
- Publication number
- JPH04213745A JPH04213745A JP40147790A JP40147790A JPH04213745A JP H04213745 A JPH04213745 A JP H04213745A JP 40147790 A JP40147790 A JP 40147790A JP 40147790 A JP40147790 A JP 40147790A JP H04213745 A JPH04213745 A JP H04213745A
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- JP
- Japan
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- positive feedback
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- signal line
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- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000005669 field effect Effects 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータバスに関し、特に
半導体集積回路内のデータバスに関する。
半導体集積回路内のデータバスに関する。
【０００２】
【従来の技術】従来のデータバスのデータ線（データバ
スの１本の信号線について説明する場合以後データ線と
称する）の一例を、図３を用いて説明する。
スの１本の信号線について説明する場合以後データ線と
称する）の一例を、図３を用いて説明する。
【０００３】データ線１９は、複数の入力信号線２３，
２４，２５と、複数の出力信号線２０，２１，２２とを
有し、トライステートバッファ３０，３１，３２，及び
ＮＡＮＤゲート３３，３４，３５で構成される入力信号
を選択する回路を有している。本従来例では、入力信号
線、出力信号線共に３本であるが、特に３本とは限らな
い。又、入力信号の選択回路は、トライステートバッフ
ァとＮＡＮＤゲートとで構成されるとは限らない。入力
信号を選択する回路は、入力信号の選択信号２６，２７
，２８，入力信号線の１本を選択し、入力信号を有効に
する読出し信号２９（以後ＲＤと称する）により、入力
信号はデータ線１９を通って、出力信号線２０，２１，
２２に信号を伝達する。
２４，２５と、複数の出力信号線２０，２１，２２とを
有し、トライステートバッファ３０，３１，３２，及び
ＮＡＮＤゲート３３，３４，３５で構成される入力信号
を選択する回路を有している。本従来例では、入力信号
線、出力信号線共に３本であるが、特に３本とは限らな
い。又、入力信号の選択回路は、トライステートバッフ
ァとＮＡＮＤゲートとで構成されるとは限らない。入力
信号を選択する回路は、入力信号の選択信号２６，２７
，２８，入力信号線の１本を選択し、入力信号を有効に
する読出し信号２９（以後ＲＤと称する）により、入力
信号はデータ線１９を通って、出力信号線２０，２１，
２２に信号を伝達する。
【０００４】
【発明が解決しようとする課題】データバスは、複数の
出力信号線２０，２１，２２を有しているため、データ
線１９の負荷が大きい。このため、高速な信号伝達が必
要な場合、従来のデータバスでは入力バッファの駆動能
力を大きくすることで対応していた。駆動能力を大きく
する場合、一般にバッファを構成するトランジスタのゲ
ート幅Ｗを大きくする。このため、トランジスタのサイ
ズが大きくなる。データバスでは、複数のデータ線１９
に複数の入力信号線があるため、トランジスタが大きく
なると半導体集積回路内に占める割合が多くなり、半導
体集積回路のチップ面積が大きくなり、半導体集積回路
は一般にチップ面積と価格が比例する関係上、コスト高
になるという問題点があった。
出力信号線２０，２１，２２を有しているため、データ
線１９の負荷が大きい。このため、高速な信号伝達が必
要な場合、従来のデータバスでは入力バッファの駆動能
力を大きくすることで対応していた。駆動能力を大きく
する場合、一般にバッファを構成するトランジスタのゲ
ート幅Ｗを大きくする。このため、トランジスタのサイ
ズが大きくなる。データバスでは、複数のデータ線１９
に複数の入力信号線があるため、トランジスタが大きく
なると半導体集積回路内に占める割合が多くなり、半導
体集積回路のチップ面積が大きくなり、半導体集積回路
は一般にチップ面積と価格が比例する関係上、コスト高
になるという問題点があった。
【０００５】本発明の目的は、前記問題点を解決して、
高速で動作をし、しかもチップ面積が小さくて済むよう
にしたデータバスを提供することにある。
高速で動作をし、しかもチップ面積が小さくて済むよう
にしたデータバスを提供することにある。
【０００６】
【課題を解決するための手段】本発明のデータバスの構
成は、複数の入力信号線と、複数の出力信号線と、デー
タ線とを備えたデータバスにおいて、前記データ線の電
位の変化を検知して前記出力信号線の電位に正帰還をか
ける手段を設けたことを特徴とする。
成は、複数の入力信号線と、複数の出力信号線と、デー
タ線とを備えたデータバスにおいて、前記データ線の電
位の変化を検知して前記出力信号線の電位に正帰還をか
ける手段を設けたことを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のデータバスを示す
ブロック図である。
ブロック図である。
【０００８】図１において、本実施例は、入力信号１４
，１５，１６が選択信号線８，９，１０により選択され
、ＲＤ信号線１７により、データ線１に出力される。 正帰還回路１８は、データ線１の微少変化を検知して、
正帰還をかけることにより、出力信号線２，３，４に高
速に信号を伝達する。
，１５，１６が選択信号線８，９，１０により選択され
、ＲＤ信号線１７により、データ線１に出力される。 正帰還回路１８は、データ線１の微少変化を検知して、
正帰還をかけることにより、出力信号線２，３，４に高
速に信号を伝達する。
【０００９】次に図２に図１の正帰還回路１８の一例を
示す。
示す。
【００１０】図２において、本例の正帰還回路は、イン
バータ６１と、電界効果トランジスタ５２〜５９と、コ
ンデンサ６０と、抵抗６２，６３と、電源端子６４，６
５と、接地電位６６とを備え、ＲＤ信号線６９が入力さ
れる。ＲＤ信号線６９が、“負”の値をとる時、Ｐチャ
ンネルエンハンスメント電界効果トランジスタ（以後Ｐ
ｃｈＴｒとする）５３，５４がオンして、論理しきい値
の中間電位をデータ線３９とコンデンサ６０に充電する
。入力信号線４６，４７，４８は、選択信号線４９，５
０，５１により選択される。ＲＤ信号線６９が“正”の
値になると、ＰｃｈＴｒ５３，５４はオフし、入力信号
の１つがデータ線３９に伝達される。ＲＤ信号を受けた
Ｎチャンネルエンハンスメント電界効果トランジスタ（
以後ＮｃｈＴｒとする）５９とＰｃｈＴｒ５２はオンし
て、ＰｃｈＴｒ５５，５６とＮｃｈＴｒ５７，５８等で
構成される正帰還回路が、コンデンサ６０と信号線３９
の電位差を検知して、正帰還をかける。これにより、出
力信号線３６，３７，３８の出力信号線に、高速に信号
を伝達する。
バータ６１と、電界効果トランジスタ５２〜５９と、コ
ンデンサ６０と、抵抗６２，６３と、電源端子６４，６
５と、接地電位６６とを備え、ＲＤ信号線６９が入力さ
れる。ＲＤ信号線６９が、“負”の値をとる時、Ｐチャ
ンネルエンハンスメント電界効果トランジスタ（以後Ｐ
ｃｈＴｒとする）５３，５４がオンして、論理しきい値
の中間電位をデータ線３９とコンデンサ６０に充電する
。入力信号線４６，４７，４８は、選択信号線４９，５
０，５１により選択される。ＲＤ信号線６９が“正”の
値になると、ＰｃｈＴｒ５３，５４はオフし、入力信号
の１つがデータ線３９に伝達される。ＲＤ信号を受けた
Ｎチャンネルエンハンスメント電界効果トランジスタ（
以後ＮｃｈＴｒとする）５９とＰｃｈＴｒ５２はオンし
て、ＰｃｈＴｒ５５，５６とＮｃｈＴｒ５７，５８等で
構成される正帰還回路が、コンデンサ６０と信号線３９
の電位差を検知して、正帰還をかける。これにより、出
力信号線３６，３７，３８の出力信号線に、高速に信号
を伝達する。
【００１１】尚、図２において、正帰還回路以外の回路
構成は、図１と同一である。
構成は、図１と同一である。
【００１２】
【発明の効果】以上説明したように、本発明は、信号の
正帰還回路により入力信号の微少変化でも高速に信号伝
達ができるため、各入力バッファのトランジスタサイズ
を小さくする事がき、もって半導体集積回路のチップサ
イズを小さくする事ができ、従って半導体集積回路のコ
ストを安価にするという効果がある。
正帰還回路により入力信号の微少変化でも高速に信号伝
達ができるため、各入力バッファのトランジスタサイズ
を小さくする事がき、もって半導体集積回路のチップサ
イズを小さくする事ができ、従って半導体集積回路のコ
ストを安価にするという効果がある。
【図１】本発明の一実施例のデータバスのブロック図で
ある。
ある。
【図２】図１の正帰還回路を示す回路図である。
【図３】従来のデータバスを示す回路図である。
１．３９，１９ 主幹となる信号線１４，１５，
１６，４６，４７，４８，２３，２４，２５ 入
力信号線 ２，３，４，３６，３７，３８，２０，２１，２２
出力信号線 １７，３９，２９ 読出し信号線５，６，７，４
０，４１，４２，３０，３１，３２ トライステ
ートバッファ １１，１２，１３，４３，４４，４５，３３，３４，３
５ ＮＡＮＤゲート ８，９，１０，４９，５０，５１，２６，２７，２８
選択信号線 ６０ コンデンサ ６２，６３ 抵抗 ６１ インバータ ５２，５３，５４，５５，５６ Ｐチャンルトラ
ンジスタ ５７，５８，５９ Ｎチャンネルトランジスタ６
４，６５ 電源端子
１６，４６，４７，４８，２３，２４，２５ 入
力信号線 ２，３，４，３６，３７，３８，２０，２１，２２
出力信号線 １７，３９，２９ 読出し信号線５，６，７，４
０，４１，４２，３０，３１，３２ トライステ
ートバッファ １１，１２，１３，４３，４４，４５，３３，３４，３
５ ＮＡＮＤゲート ８，９，１０，４９，５０，５１，２６，２７，２８
選択信号線 ６０ コンデンサ ６２，６３ 抵抗 ６１ インバータ ５２，５３，５４，５５，５６ Ｐチャンルトラ
ンジスタ ５７，５８，５９ Ｎチャンネルトランジスタ６
４，６５ 電源端子
Claims (1)
- 【請求項１】 複数の入力信号線と、複数の出力信号
線と、データ線とを備えたデータバスにおいて、前記デ
ータ線の電位の変化を検知して前記出力信号線の電位に
正帰還をかける手段を設けたことを特徴とするデータバ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40147790A JPH04213745A (ja) | 1990-12-12 | 1990-12-12 | データバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40147790A JPH04213745A (ja) | 1990-12-12 | 1990-12-12 | データバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213745A true JPH04213745A (ja) | 1992-08-04 |
Family
ID=18511302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40147790A Pending JPH04213745A (ja) | 1990-12-12 | 1990-12-12 | データバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213745A (ja) |
-
1990
- 1990-12-12 JP JP40147790A patent/JPH04213745A/ja active Pending
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