JPH0128543B2 - - Google Patents
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- JPH0128543B2 JPH0128543B2 JP56051477A JP5147781A JPH0128543B2 JP H0128543 B2 JPH0128543 B2 JP H0128543B2 JP 56051477 A JP56051477 A JP 56051477A JP 5147781 A JP5147781 A JP 5147781A JP H0128543 B2 JPH0128543 B2 JP H0128543B2
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- electronic circuit
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- 238000001514 detection method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、バスラインのようなデイジタル電圧
信号を伝送する信号線の負荷容量に帰因する信号
伝搬の遅延を減少させて、信号伝搬速度を速くす
る電子回路であり、特に、デイジタル集積回路中
の信号線に適用すれば極めて大きな効果のある電
子回路を提供するものである。
信号を伝送する信号線の負荷容量に帰因する信号
伝搬の遅延を減少させて、信号伝搬速度を速くす
る電子回路であり、特に、デイジタル集積回路中
の信号線に適用すれば極めて大きな効果のある電
子回路を提供するものである。
デイジタル電圧信号をのせて、離れた場所にあ
る受信ゲートにまで運ぶ信号線は少なからず配線
抵抗、容量を有し、信号の伝搬は遅れる。特に、
マイクロコンピユータのバスラインのような
MOS集積回路中の信号線は、寄生容量とゲート
入力容量が多いのと、信号線をドライブする
MOSトランジスタのインピーダンスが比較的大
きいため、信号伝搬の遅延が著しい。
る受信ゲートにまで運ぶ信号線は少なからず配線
抵抗、容量を有し、信号の伝搬は遅れる。特に、
マイクロコンピユータのバスラインのような
MOS集積回路中の信号線は、寄生容量とゲート
入力容量が多いのと、信号線をドライブする
MOSトランジスタのインピーダンスが比較的大
きいため、信号伝搬の遅延が著しい。
第１図は、CMOS集積回路中の信号線の電圧
の変化を示す。時刻t1で、信号線をドライブする
ゲートの１つが低レベルから高レベルに遷移する
と、信号線の負荷容量とドライブ・ゲートの出力
インピーダンスの大きさでほぼ決まるカーブで破
線の如く、受信ゲートの入力に現われる。
CMOSゲートの閾電圧は通常、電源電圧VDDの半
分の値でこれをVTHとすると、破線のカーブが
VTHに達する時刻tBで、受信ゲートが“０”→
“１”を受けとる。即ち、信号線での伝搬遅延は
tB−t1である。
の変化を示す。時刻t1で、信号線をドライブする
ゲートの１つが低レベルから高レベルに遷移する
と、信号線の負荷容量とドライブ・ゲートの出力
インピーダンスの大きさでほぼ決まるカーブで破
線の如く、受信ゲートの入力に現われる。
CMOSゲートの閾電圧は通常、電源電圧VDDの半
分の値でこれをVTHとすると、破線のカーブが
VTHに達する時刻tBで、受信ゲートが“０”→
“１”を受けとる。即ち、信号線での伝搬遅延は
tB−t1である。
今、電圧VLとVHとの間の電圧範囲でのみ、信
号線の電圧を急速に上昇させる機能をもつ回路が
作動したとすれば、時刻t2以後は実線のようにな
り、信号線の伝搬遅延はtA−t1にまで、即ち、tB
−tAの時間短縮される。このとき、信号線の容量
をＣ、ドライブ・ゲートの出力抵抗をＲとして、
電圧がVLからVHまでの間に、電源VDDから等価抵
抗ｒで上記容量Ｃを充電したものとすれば、t1か
らt2までと、t3以後はCRの時定数をもつ曲線であ
り、t2からt3まではＣ（Ｒｒ）の時定数をもつ
曲線となる。ただし、は並列抵抗値を示す。ｒ
をＲに比し十分に小さくとることで、この効果が
大きくなる。信号線の電圧がVLからVHの間は電
圧を急速に上昇させればよいから、上記Ｃを充電
する機能を有するものなら何でもよい。本発明の
実施例では、第２図の７に示すＰチヤネルMOS
トランジスタで電流を流し込み容量Ｃを充電して
いる。
号線の電圧を急速に上昇させる機能をもつ回路が
作動したとすれば、時刻t2以後は実線のようにな
り、信号線の伝搬遅延はtA−t1にまで、即ち、tB
−tAの時間短縮される。このとき、信号線の容量
をＣ、ドライブ・ゲートの出力抵抗をＲとして、
電圧がVLからVHまでの間に、電源VDDから等価抵
抗ｒで上記容量Ｃを充電したものとすれば、t1か
らt2までと、t3以後はCRの時定数をもつ曲線であ
り、t2からt3まではＣ（Ｒｒ）の時定数をもつ
曲線となる。ただし、は並列抵抗値を示す。ｒ
をＲに比し十分に小さくとることで、この効果が
大きくなる。信号線の電圧がVLからVHの間は電
圧を急速に上昇させればよいから、上記Ｃを充電
する機能を有するものなら何でもよい。本発明の
実施例では、第２図の７に示すＰチヤネルMOS
トランジスタで電流を流し込み容量Ｃを充電して
いる。
第１図では、信号線の電圧が、“０”から“１”
へ遷移の場合であるが、全く同様に、“１”から
“０”への遷移の場合には、VTHを含んでいる電
圧範囲VH〜VL（“０”→“１”の場合のVL、VHと
同じである必要は全くない）で、急速に容量Ｃを
放電して急速に電圧を下降させればよい。このと
き、“１”→“０”の伝搬遅延が大幅に短縮され
る。
へ遷移の場合であるが、全く同様に、“１”から
“０”への遷移の場合には、VTHを含んでいる電
圧範囲VH〜VL（“０”→“１”の場合のVL、VHと
同じである必要は全くない）で、急速に容量Ｃを
放電して急速に電圧を下降させればよい。このと
き、“１”→“０”の伝搬遅延が大幅に短縮され
る。
第２図に本発明の実施例を示す。
１はCMOS集積回路中の比較的負荷容量の大
きい長い信号線である。８は信号線の負荷容量を
集中定数的に表わした容量Ｃである。１０は信号
線１に信号をのせる送信側の回路のバツフアであ
る。９はバツフア１２の出力抵抗を等価的に表わ
した抵抗である。２は信号線１の電圧が電圧VH
より大か否かを検出するVH検出回路であり、信
号線１の電圧ａが、０＜ａ＜VHのときは“０”、
VH≦ａ＜VDDのときには“１”となる。３は２と
同様に信号線１の電圧が電圧VLより大か否かを
検出するVL検出回路であり、信号線１の電圧ａ
が、０＜ａ＜VLのときは“０”、VL≦ａ＜VDDの
ときには“１”となる。VLはVL＜VHの関係にあ
る。４，５，６はそれぞれ、インバータ、Ｒ−Ｓ
ラツチ、NANDゲートである。７は電流流し込
み手段であるＰチヤネルエンハンスメント型
MOSトランジスタであり、ドレインが信号線１
に接続されている。
きい長い信号線である。８は信号線の負荷容量を
集中定数的に表わした容量Ｃである。１０は信号
線１に信号をのせる送信側の回路のバツフアであ
る。９はバツフア１２の出力抵抗を等価的に表わ
した抵抗である。２は信号線１の電圧が電圧VH
より大か否かを検出するVH検出回路であり、信
号線１の電圧ａが、０＜ａ＜VHのときは“０”、
VH≦ａ＜VDDのときには“１”となる。３は２と
同様に信号線１の電圧が電圧VLより大か否かを
検出するVL検出回路であり、信号線１の電圧ａ
が、０＜ａ＜VLのときは“０”、VL≦ａ＜VDDの
ときには“１”となる。VLはVL＜VHの関係にあ
る。４，５，６はそれぞれ、インバータ、Ｒ−Ｓ
ラツチ、NANDゲートである。７は電流流し込
み手段であるＰチヤネルエンハンスメント型
MOSトランジスタであり、ドレインが信号線１
に接続されている。
次に、第２図の実施例の動作について簡単に説
明する。第３図に、第２図の各部Ｓ，ａ〜ｆの出
力電圧波形Ｓ，ａ〜ｆとＰチヤネル・トランジス
タ７のON、OFF状態を示す。バツフア１０の入
力Ｓが時刻t1で“０”→“１”、時刻t4で“１”
→“０”と変化した場合に対応した各部の波形で
ある。“０”→“１”の遷移途中の時刻t2からt3
の間でのみＰチヤネル・トランジスタ７がONし
ているのが分かる。第３図のタイムチヤートで
は、分かり易くするためt2〜t3の時間が現実のも
のに比らべて伸長されて、逆にその他の部分が圧
縮されて表わしてある。信号線の信号伝搬遅延
は、“０”→“１”の場合、tA−t1に短縮される。
明する。第３図に、第２図の各部Ｓ，ａ〜ｆの出
力電圧波形Ｓ，ａ〜ｆとＰチヤネル・トランジス
タ７のON、OFF状態を示す。バツフア１０の入
力Ｓが時刻t1で“０”→“１”、時刻t4で“１”
→“０”と変化した場合に対応した各部の波形で
ある。“０”→“１”の遷移途中の時刻t2からt3
の間でのみＰチヤネル・トランジスタ７がONし
ているのが分かる。第３図のタイムチヤートで
は、分かり易くするためt2〜t3の時間が現実のも
のに比らべて伸長されて、逆にその他の部分が圧
縮されて表わしてある。信号線の信号伝搬遅延
は、“０”→“１”の場合、tA−t1に短縮される。
このように、VH、VL検出回路、インバータ、
RSラツチ、NANDゲートにより、t2からt3の間
ＰチヤネルMOSトランジスタ７を導通させるこ
とにより、信号線１の負荷容量を急速に充電する
ことができ、信号の伝達遅延は大きく短縮され
る。
RSラツチ、NANDゲートにより、t2からt3の間
ＰチヤネルMOSトランジスタ７を導通させるこ
とにより、信号線１の負荷容量を急速に充電する
ことができ、信号の伝達遅延は大きく短縮され
る。
次に、本発明の他の実施例を第４図に示す。第
４図の実施例は、第２図の実施例が、信号の
“０”→“１”伝搬を速くする効果があるのに対
して、信号の“１”→“０”伝搬を速くする効果
がある。
４図の実施例は、第２図の実施例が、信号の
“０”→“１”伝搬を速くする効果があるのに対
して、信号の“１”→“０”伝搬を速くする効果
がある。
第４図における１〜５，８〜１０は、前述した
第２図における１〜５，８〜１０と全く同様な物
であり、その動作も同じである。１１はVH検出
回路２の出力信号ｂとＲ−Ｓラツチ５のＱ出力ｅ
とのNORをとるNORゲートであり、１２は電流
を流し出す流出手段、すなわちNORゲート１１
の出力ｇをゲート入力信号とするＮチヤネル・エ
ンハンスメント型MOSトランジスタであつて、
そのドレインは信号線１に接続されている。
第２図における１〜５，８〜１０と全く同様な物
であり、その動作も同じである。１１はVH検出
回路２の出力信号ｂとＲ−Ｓラツチ５のＱ出力ｅ
とのNORをとるNORゲートであり、１２は電流
を流し出す流出手段、すなわちNORゲート１１
の出力ｇをゲート入力信号とするＮチヤネル・エ
ンハンスメント型MOSトランジスタであつて、
そのドレインは信号線１に接続されている。
第５図に、第４図の各部Ｓ，ａ〜ｅ，ｇの出力
電圧波形Ｓ，ａ〜ｅ，ｇとＮチヤネル・トランジ
スタ１２のON、OFF状態を示す。第３図と同様
に、バツフア１０の入力Ｓが時刻t1で“０”→
“１”、時刻t4で“１”→“０”と変化した場合に
対応した各部の波形である。“１”→“０”の遷
移途中の時刻t5からt6の区間のみでＮチヤネル・
トランジスタ１２がONして、信号線１の電圧ａ
を急速に下降させていることが分かる。信号線の
信号伝搬遅延は、“１”→“０”の場合、tB−t4
に短縮される。
電圧波形Ｓ，ａ〜ｅ，ｇとＮチヤネル・トランジ
スタ１２のON、OFF状態を示す。第３図と同様
に、バツフア１０の入力Ｓが時刻t1で“０”→
“１”、時刻t4で“１”→“０”と変化した場合に
対応した各部の波形である。“１”→“０”の遷
移途中の時刻t5からt6の区間のみでＮチヤネル・
トランジスタ１２がONして、信号線１の電圧ａ
を急速に下降させていることが分かる。信号線の
信号伝搬遅延は、“１”→“０”の場合、tB−t4
に短縮される。
第３図と第５図のａに見られる如く、本発明の
目的のためには、VL＜VTH＜VHとなる必要があ
り、急速に一方向に遷移する電圧範囲（VLから
VHまで）が、その信号線の電圧を入力とする全
てのゲートの閾電圧VTH1，VTH2，………，VTHoを
含む、即ち、VL＜（VTH1，VTH2，………，VTHo）
＜VHとなる必要がある。
目的のためには、VL＜VTH＜VHとなる必要があ
り、急速に一方向に遷移する電圧範囲（VLから
VHまで）が、その信号線の電圧を入力とする全
てのゲートの閾電圧VTH1，VTH2，………，VTHoを
含む、即ち、VL＜（VTH1，VTH2，………，VTHo）
＜VHとなる必要がある。
本発明の効果は、マイクロ・コンピユータのバ
スラインのように、多数のゲートの入出力に接続
された信号線の場合に極めて大きくなる。つま
り、容量の大きなバスを急速にドライブするため
には、バスに出力が接続されている全てのゲート
の出力トランジスタのgmを大きくとる必要があ
り、面積が大きくなる。このゲートの数が多いの
で、全体としてはかなりな面積をとつてしまう。
これは、集積回路の集積度と電力消費を悪化させ
ることになる。これに対し、バスに接続されるゲ
ートは全て適度な大きさにしておき、信号線に１
個だけ本発明の回路をつけておけば、面積の増加
は必要最少限になる。
スラインのように、多数のゲートの入出力に接続
された信号線の場合に極めて大きくなる。つま
り、容量の大きなバスを急速にドライブするため
には、バスに出力が接続されている全てのゲート
の出力トランジスタのgmを大きくとる必要があ
り、面積が大きくなる。このゲートの数が多いの
で、全体としてはかなりな面積をとつてしまう。
これは、集積回路の集積度と電力消費を悪化させ
ることになる。これに対し、バスに接続されるゲ
ートは全て適度な大きさにしておき、信号線に１
個だけ本発明の回路をつけておけば、面積の増加
は必要最少限になる。
以上、説明したように、本発明によれば、IC
化されたマイクロコンピユータのバスラインの如
き、負荷容量が大きいにもかかわらず、高速のデ
イジタル信号伝搬が要求される信号線の信号伝搬
遅延時間を大幅に短縮することができ、しかも、
簡単な回路構成が実現できて、特に、デイジタル
集積回路に応用したとき、極めて価値の高いもの
である。
化されたマイクロコンピユータのバスラインの如
き、負荷容量が大きいにもかかわらず、高速のデ
イジタル信号伝搬が要求される信号線の信号伝搬
遅延時間を大幅に短縮することができ、しかも、
簡単な回路構成が実現できて、特に、デイジタル
集積回路に応用したとき、極めて価値の高いもの
である。
第１図は本発明の要点を説明するための図、第
２図は本発明の一実施例の電子回路の具体的回路
図、第３図は第２図の回路各部の出力信号波形
図、第４図は本発明の他の実施例の電子回路の具
体的回路図、第５図は第４図の回路各部の出力信
号波形図である。 １……信号線、２……VH検出回路、３……VL
検出回路、７……Ｐチヤネル・トランジスタ、１
２……Ｎチヤネル・トランジスタ。
２図は本発明の一実施例の電子回路の具体的回路
図、第３図は第２図の回路各部の出力信号波形
図、第４図は本発明の他の実施例の電子回路の具
体的回路図、第５図は第４図の回路各部の出力信
号波形図である。 １……信号線、２……VH検出回路、３……VL
検出回路、７……Ｐチヤネル・トランジスタ、１
２……Ｎチヤネル・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ２値電圧信号を伝送する信号線の電圧を検出
する検出手段と、上記検出手段の出力で制御さ
れ、上記信号線に電流を流し込む流入手段とを具
備し、上記信号線の電圧が、第１の電圧と第２の
電圧とにはさまれた所定の電圧範囲に上記第１の
電圧を越えて入つた場合にのみでかつ上記信号線
の電圧が上記所定の電圧範囲にある時にだけ、上
記流入手段が上記信号線に電流を流し込むことを
特徴とする電子回路。 ２ 所定の電圧範囲が、信号線に入力が接続され
た全ての論理回路の入力論理電圧を含むことを特
徴とする特許請求の範囲第１項記載の電子回路。 ３ 流入手段が半導体スイツチであることを特徴
とする特許請求の範囲第１項記載の電子回路。 ４ 流入手段がＰチヤネル・トランジスタである
ことを特徴とする特許請求の範囲第１項記載の電
子回路。 ５ ２値電圧信号を伝送する信号線の電圧を検出
する検出手段と、上記検出手段の出力で制御され
上記信号線から電流を流し出す流出手段とを具備
し、上記信号線の電圧が第１の電圧と第２の電圧
とにはさまれた所定の電圧範囲に上記第２の電圧
を下まわつて入つた場合にのみでかつ上記信号線
の電圧が上記所定の電圧範囲にある時にだけ、上
記流出手段が上記信号線から電流を流し出すこと
を特徴とする電子回路。 ６ 所定の電圧範囲が、上記信号線に入力が接続
された全ての論理回路の入力論理電圧を含むこと
を特徴とする特許請求の範囲第５項記載の電子回
路。 ７ 流出手段が半導体スイツチであることを特徴
とする特許請求の範囲第５項記載の電子回路。 ８ 流出手段がＮチヤネル・トランジスタである
ことを特徴とする特許請求の範囲第５項記載の電
子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051477A JPS57166734A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051477A JPS57166734A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166734A JPS57166734A (en) | 1982-10-14 |
| JPH0128543B2 true JPH0128543B2 (ja) | 1989-06-02 |
Family
ID=12888027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56051477A Granted JPS57166734A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166734A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647797A (en) * | 1984-08-23 | 1987-03-03 | Ncr Corporation | Assist circuit for improving the rise time of an electronic signal |
| US4598216A (en) * | 1984-08-27 | 1986-07-01 | Ncr Corporation | Assist circuit for a data bus in a data processing system |
| JP4588144B2 (ja) * | 1998-11-10 | 2010-11-24 | 川崎マイクロエレクトロニクス株式会社 | サンプルホールド回路 |
-
1981
- 1981-04-06 JP JP56051477A patent/JPS57166734A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166734A (en) | 1982-10-14 |
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