JPH04213871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04213871A JPH04213871A JP2401429A JP40142990A JPH04213871A JP H04213871 A JPH04213871 A JP H04213871A JP 2401429 A JP2401429 A JP 2401429A JP 40142990 A JP40142990 A JP 40142990A JP H04213871 A JPH04213871 A JP H04213871A
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- film
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- silicon oxide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、マスクを用いたイオン注入によりデータ
の書き込みを行うマスクＲＯＭの製造方法に関する。
に係り、特に、マスクを用いたイオン注入によりデータ
の書き込みを行うマスクＲＯＭの製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造分野においては、高集
積化の要請に伴って１チップあたりの素子数の増加が図
られつつある。このような要請に応えて集積密度を上げ
ようとすると、例えばＭＯＳメモリの場合メモリセルア
レイの面積は必然的に縮小化されることになり、半導体
装置を製造する工程で適宜用いられるマスクの位置合わ
せ精度がその高集積化に影響を与えるようになる。この
ような事情は、ＭＯＳメモリのうち、製造時にイオン注
入によりデータの書き込みを行うマスクＲＯＭの場合に
おいても例外ではない。
積化の要請に伴って１チップあたりの素子数の増加が図
られつつある。このような要請に応えて集積密度を上げ
ようとすると、例えばＭＯＳメモリの場合メモリセルア
レイの面積は必然的に縮小化されることになり、半導体
装置を製造する工程で適宜用いられるマスクの位置合わ
せ精度がその高集積化に影響を与えるようになる。この
ような事情は、ＭＯＳメモリのうち、製造時にイオン注
入によりデータの書き込みを行うマスクＲＯＭの場合に
おいても例外ではない。
【０００３】このタイプのマスクＲＯＭは、通常、次の
ような工程を経て製造される。まず、ｐ型シリコン基板
上にエンハンスメント型のＭＯＳトランジスタを多数形
成し、次にフォトレジストをそのシリコン基板上の全面
に塗布する。そして、リソグラフィ技術により、データ
をプログラムしたいトランジスタのチャネル部分のフォ
トレジストに窓を開けた後、ｎ型不純物としてのリン又
はヒ素を高エネルギーで選択的にイオン注入し、その部
分のトランジスタをデプレッション型に変化させる。そ
の後、所定の配線及びパッシベーション等を施して工程
を終了する。
ような工程を経て製造される。まず、ｐ型シリコン基板
上にエンハンスメント型のＭＯＳトランジスタを多数形
成し、次にフォトレジストをそのシリコン基板上の全面
に塗布する。そして、リソグラフィ技術により、データ
をプログラムしたいトランジスタのチャネル部分のフォ
トレジストに窓を開けた後、ｎ型不純物としてのリン又
はヒ素を高エネルギーで選択的にイオン注入し、その部
分のトランジスタをデプレッション型に変化させる。そ
の後、所定の配線及びパッシベーション等を施して工程
を終了する。
【０００４】これらの工程のうち、イオン注入を行う工
程でのシリコン基板の平面図及び断面図が図１２〜図１
４に示してある。図１３及び図１４はそれぞれ図１２の
Ｃ−Ｃ線及びＤ−Ｄ線に沿う断面図であり、図中、２０
はフィールド領域、２１は活性領域、２２はゲート電極
領域、２３はソースドレイン領域、２４はプログラム領
域、３０はｐ型シリコン基板、３１はフィールド酸化膜
、３２はゲート酸化膜、３３はポリシリコンゲート電極
、５０はイオン注入用レジストマスクをそれぞれ示して
いる。なお、レジストマスク５０に開けた窓５１の大き
さは、この工程に至るまでのプロセス変動の最悪値及び
マスクの位置合わせ誤差を許容できる程度の大きさに設
定されている。
程でのシリコン基板の平面図及び断面図が図１２〜図１
４に示してある。図１３及び図１４はそれぞれ図１２の
Ｃ−Ｃ線及びＤ−Ｄ線に沿う断面図であり、図中、２０
はフィールド領域、２１は活性領域、２２はゲート電極
領域、２３はソースドレイン領域、２４はプログラム領
域、３０はｐ型シリコン基板、３１はフィールド酸化膜
、３２はゲート酸化膜、３３はポリシリコンゲート電極
、５０はイオン注入用レジストマスクをそれぞれ示して
いる。なお、レジストマスク５０に開けた窓５１の大き
さは、この工程に至るまでのプロセス変動の最悪値及び
マスクの位置合わせ誤差を許容できる程度の大きさに設
定されている。
【０００５】
【発明が解決しようとする課題】ところが、レジストマ
スク５０の窓５１がこのような大きさに設定されている
と、図１３及び図１４に示す状態においてプログラムす
るための高エネルギーでのイオン注入が行われた場合、
本来選択的にイオンが打ち込まれるべきデプレッション
型となるトランジスタのチャネル部５２（プログラム領
域２４）のみならず、その周辺部分、特にフィールド酸
化膜３１の下にまで不純物イオンが打ち込まれることに
なる。
スク５０の窓５１がこのような大きさに設定されている
と、図１３及び図１４に示す状態においてプログラムす
るための高エネルギーでのイオン注入が行われた場合、
本来選択的にイオンが打ち込まれるべきデプレッション
型となるトランジスタのチャネル部５２（プログラム領
域２４）のみならず、その周辺部分、特にフィールド酸
化膜３１の下にまで不純物イオンが打ち込まれることに
なる。
【０００６】このようにフィールド酸化膜３１の下にま
でイオンが打ち込まれてしまうとすると、マスクの位置
合わせが許容範囲を越えて大きくチャネルの幅方向Ｗに
ずれてしまった場合（窓５１ａ）には、必然的に隣接す
るトランジスタとの絶縁距離が不足することになるため
、隣接するトランジスタとの間に図１２に二点鎖線で示
すような寄生チャネルＰが形成され（ビット間リーク電
流の発生）、その結果、本来エンハンスメント型である
はずの隣接トランジスタまでデプレッション化してしま
う虞がある。このような不具合は、従来の工程のままメ
モリセルアレイの面積を縮小化していくにつれてより顕
著に現れる。
でイオンが打ち込まれてしまうとすると、マスクの位置
合わせが許容範囲を越えて大きくチャネルの幅方向Ｗに
ずれてしまった場合（窓５１ａ）には、必然的に隣接す
るトランジスタとの絶縁距離が不足することになるため
、隣接するトランジスタとの間に図１２に二点鎖線で示
すような寄生チャネルＰが形成され（ビット間リーク電
流の発生）、その結果、本来エンハンスメント型である
はずの隣接トランジスタまでデプレッション化してしま
う虞がある。このような不具合は、従来の工程のままメ
モリセルアレイの面積を縮小化していくにつれてより顕
著に現れる。
【０００７】このような問題を解消する単純な手法とし
ては、プロセス変動やマスク合わせ誤差の精度向上が考
えられるが、実際の製造工程で満足な歩留まりを得なが
らの高集積化にはあまり効率的な手法であるとは言えな
い。
ては、プロセス変動やマスク合わせ誤差の精度向上が考
えられるが、実際の製造工程で満足な歩留まりを得なが
らの高集積化にはあまり効率的な手法であるとは言えな
い。
【０００８】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、マスク合わせずれによる寄
生チャネルの発生を防止しつつプログラムのためのイオ
ン注入を行うことができ、ひいては半導体装置の集積度
をさらに向上させることができる半導体装置の製造方法
を提供することを目的とする。
鑑みてなされたものであり、マスク合わせずれによる寄
生チャネルの発生を防止しつつプログラムのためのイオ
ン注入を行うことができ、ひいては半導体装置の集積度
をさらに向上させることができる半導体装置の製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第１伝導型半導体基板上に素子分離絶縁膜
及びゲート絶縁膜を形成する工程と、前記基板上にゲー
ト電極を形成する工程と、前記基板内部に第２伝導型不
純物拡散層を形成する工程と、前記基板上の全面にシリ
コン酸化膜を形成する工程と、前記シリコン酸化膜の一
部を除去して前記ゲート電極の上面を露出させる工程と
、前記ゲート電極の露出部分の上にポリシリコンを成長
させる工程と、前記基板に第２伝導型不純物のイオン注
入を行う工程とを有することを特徴とするものである
の本発明は、第１伝導型半導体基板上に素子分離絶縁膜
及びゲート絶縁膜を形成する工程と、前記基板上にゲー
ト電極を形成する工程と、前記基板内部に第２伝導型不
純物拡散層を形成する工程と、前記基板上の全面にシリ
コン酸化膜を形成する工程と、前記シリコン酸化膜の一
部を除去して前記ゲート電極の上面を露出させる工程と
、前記ゲート電極の露出部分の上にポリシリコンを成長
させる工程と、前記基板に第２伝導型不純物のイオン注
入を行う工程とを有することを特徴とするものである
【
００１０】
００１０】
【作用】このような製造工程によれば、プログラム領域
への第２伝導型不純物のイオン注入時、素子分離絶縁膜
の上には、シリコン酸化膜とゲート電極の上にさらにポ
リシリコンを成長させて得た厚いポリシリコン層とのい
ずれか一方が形成されている。このため、イオンの打ち
込みを、プログラム領域に位置するシリコン酸化膜、ゲ
ート電極及びゲート絶縁膜からなる多層膜は透過するが
素子分離絶縁膜部分の多層膜は透過しないようなエネル
ギー帯で行えば、マスクの位置合わせ誤差があっても素
子分離絶縁膜の下の基板内部にイオンが打ち込まれるこ
とはなくなる。従って、トランジスタのビット間距離を
短かくしても隣合う活性領域間に寄生チャネルが形成さ
れることがなくなり、半導体装置の集積度をさらに向上
させることができるようになる。
への第２伝導型不純物のイオン注入時、素子分離絶縁膜
の上には、シリコン酸化膜とゲート電極の上にさらにポ
リシリコンを成長させて得た厚いポリシリコン層とのい
ずれか一方が形成されている。このため、イオンの打ち
込みを、プログラム領域に位置するシリコン酸化膜、ゲ
ート電極及びゲート絶縁膜からなる多層膜は透過するが
素子分離絶縁膜部分の多層膜は透過しないようなエネル
ギー帯で行えば、マスクの位置合わせ誤差があっても素
子分離絶縁膜の下の基板内部にイオンが打ち込まれるこ
とはなくなる。従って、トランジスタのビット間距離を
短かくしても隣合う活性領域間に寄生チャネルが形成さ
れることがなくなり、半導体装置の集積度をさらに向上
させることができるようになる。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。図１は、本発明の一実施例に係る半導体
装置の製造方法により製造されるマスクＲＯＭのセルの
平面図、図２〜図６は、図１のＡ−Ａ線に沿う工程別断
面図、図７〜図１１は、図１のＢ−Ｂ線に沿う工程別断
面図である。なお、図１２〜図１４と同一符号は同じも
のを示している。
細に説明する。図１は、本発明の一実施例に係る半導体
装置の製造方法により製造されるマスクＲＯＭのセルの
平面図、図２〜図６は、図１のＡ−Ａ線に沿う工程別断
面図、図７〜図１１は、図１のＢ−Ｂ線に沿う工程別断
面図である。なお、図１２〜図１４と同一符号は同じも
のを示している。
【００１２】まず、図１中、２０は膜厚５００〜１００
０ｎｍ程度のフィールド酸化膜で構成されたフィールド
領域、２１は膜厚１０〜４０ｎｍ程度のゲート酸化膜で
構成された活性領域、２２は膜厚２００〜７００ｎｍ程
度のポリシリコン膜で構成されたゲート電極領域、２３
はリン又はヒ素のｎ型不純物の拡散層で構成されたソー
スドレイン領域、２４はデータ書き込みのためにデプレ
ッション化すべきトランジスタのチャネル部があるプロ
グラム領域をそれぞれ示している。
０ｎｍ程度のフィールド酸化膜で構成されたフィールド
領域、２１は膜厚１０〜４０ｎｍ程度のゲート酸化膜で
構成された活性領域、２２は膜厚２００〜７００ｎｍ程
度のポリシリコン膜で構成されたゲート電極領域、２３
はリン又はヒ素のｎ型不純物の拡散層で構成されたソー
スドレイン領域、２４はデータ書き込みのためにデプレ
ッション化すべきトランジスタのチャネル部があるプロ
グラム領域をそれぞれ示している。
【００１３】次に、このマスクＲＯＭの製造プロセスに
ついて、図２〜図６及び図７〜１１を参照して説明する
。
ついて、図２〜図６及び図７〜１１を参照して説明する
。
【００１４】まず、第１伝導型半導体基板たるｐ型シリ
コン基板３０上のフィールド領域２０に、いわゆるＬＯ
ＣＯＳ酸化法により素子分離用のフィールド酸化膜（Ｓ
ｉＯ２ ）３１を素子分離絶縁膜として５００〜１００
０ｎｍ厚で選択的に形成し、次いで、シリコン基板３０
上の活性領域２１に、ゲート絶縁膜として絶縁用の薄い
ゲート酸化膜（ＳｉＯ２ ）３２をウェットＯ２ 酸化
法により１０〜４０ｎｍ厚で選択的に形成した後、ゲー
ト電極領域２２に、ゲート電極となる２００〜７００ｎ
ｍ厚のポリシリコン膜３３をＣＶＤ法、リソグラフィ、
エッチングという一連の処理プロセスにより選択的に形
成する（以上、図２及び図７参照）。
コン基板３０上のフィールド領域２０に、いわゆるＬＯ
ＣＯＳ酸化法により素子分離用のフィールド酸化膜（Ｓ
ｉＯ２ ）３１を素子分離絶縁膜として５００〜１００
０ｎｍ厚で選択的に形成し、次いで、シリコン基板３０
上の活性領域２１に、ゲート絶縁膜として絶縁用の薄い
ゲート酸化膜（ＳｉＯ２ ）３２をウェットＯ２ 酸化
法により１０〜４０ｎｍ厚で選択的に形成した後、ゲー
ト電極領域２２に、ゲート電極となる２００〜７００ｎ
ｍ厚のポリシリコン膜３３をＣＶＤ法、リソグラフィ、
エッチングという一連の処理プロセスにより選択的に形
成する（以上、図２及び図７参照）。
【００１５】次いで、図示しないが、シリコン基板３０
内部のソースドレイン領域２３に、第２伝導型不純物と
してｎ型不純物たるリン又はヒ素をポリシリコン膜３３
をマスクとして熱拡散又はイオン注入により選択的に導
入し、ソースドレイン拡散層を形成する。
内部のソースドレイン領域２３に、第２伝導型不純物と
してｎ型不純物たるリン又はヒ素をポリシリコン膜３３
をマスクとして熱拡散又はイオン注入により選択的に導
入し、ソースドレイン拡散層を形成する。
【００１６】その後、基板全面にシリコン酸化膜（Ｓｉ
Ｏ２ ）３４をＣＶＤ法により３００〜１０００ｎｍ程
度の厚さで形成する（以上、図３及び図８参照）。
Ｏ２ ）３４をＣＶＤ法により３００〜１０００ｎｍ程
度の厚さで形成する（以上、図３及び図８参照）。
【００１７】次いで、エッチバック法を用いて、フィー
ルド領域２０つまりフィールド酸化膜３１部分のポリシ
リコン膜３３ａ（以下、フィールドポリシリコン膜と呼
ぶ。）の上面だけが露出するまでシリコン酸化膜３４を
エッチング除去する。具体的には、シリコン酸化膜３４
上に図示しないレジストを塗布して平坦な表面とした後
、ドライエッチングにより、シリコン酸化膜３４とレジ
ストに対するエッチング速度が同じになるような条件で
、平坦化されたレジストとシリコン酸化膜３４の一部と
をフィールドポリシリコン膜３３ａの上面が露出するま
で同時にエッチングする。これにより、基板表面は、ポ
リシリコン膜３３のうちフィールド部分３３ａだけが露
出した状態で残存シリコン酸化膜３４と共に平坦化され
る（以上、図４及び図９参照）。
ルド領域２０つまりフィールド酸化膜３１部分のポリシ
リコン膜３３ａ（以下、フィールドポリシリコン膜と呼
ぶ。）の上面だけが露出するまでシリコン酸化膜３４を
エッチング除去する。具体的には、シリコン酸化膜３４
上に図示しないレジストを塗布して平坦な表面とした後
、ドライエッチングにより、シリコン酸化膜３４とレジ
ストに対するエッチング速度が同じになるような条件で
、平坦化されたレジストとシリコン酸化膜３４の一部と
をフィールドポリシリコン膜３３ａの上面が露出するま
で同時にエッチングする。これにより、基板表面は、ポ
リシリコン膜３３のうちフィールド部分３３ａだけが露
出した状態で残存シリコン酸化膜３４と共に平坦化され
る（以上、図４及び図９参照）。
【００１８】その後、フィールドポリシリコン膜３３ａ
上にだけ選択的にポリシリコン３５（以下、選択ポリシ
リコン膜と呼ぶ。）を２００〜７００ｎｍ程度成長させ
る。これにより、前工程で形成されたポリシリコン膜３
３と合わせてフィールド酸化膜３１上のポリシリコン層
３６（以下、フィールドポリシリコン層と呼ぶ。）は、
当初のフィールドポリシリコン膜３３ａと追加成長分の
選択ポリシリコン膜３５とからなり、その膜厚は４００
〜１４００ｎｍと従来に比べかなり厚くなる（以上、図
５及び図１０参照）。
上にだけ選択的にポリシリコン３５（以下、選択ポリシ
リコン膜と呼ぶ。）を２００〜７００ｎｍ程度成長させ
る。これにより、前工程で形成されたポリシリコン膜３
３と合わせてフィールド酸化膜３１上のポリシリコン層
３６（以下、フィールドポリシリコン層と呼ぶ。）は、
当初のフィールドポリシリコン膜３３ａと追加成長分の
選択ポリシリコン膜３５とからなり、その膜厚は４００
〜１４００ｎｍと従来に比べかなり厚くなる（以上、図
５及び図１０参照）。
【００１９】そして、基板全面にフォトレジストを塗布
した後、リソグラフィ技術により、プログラム領域２４
つまりデータ書き込みのためにデプレッション状態にす
べきトランジスタのチャネル領域３７の部分のレジスト
に窓３８を開けてプログラムするためのイオン注入用の
レジストマスク３９を形成し、これをマスクとして、デ
プレッション型トランジスタ形成用のｎ型不純物、例え
ばリン４０を選択的にイオン注入し、その部分のトラン
ジスタをデプレッション化する。なお、レジストマスク
３９に開けた窓３８の大きさは、前述のように、プロセ
ス変動の最悪値とマスク合わせ誤差を許容できるよう、
プログラム領域２４より大きめに設定されている（以上
、図６及び図１１参照）。
した後、リソグラフィ技術により、プログラム領域２４
つまりデータ書き込みのためにデプレッション状態にす
べきトランジスタのチャネル領域３７の部分のレジスト
に窓３８を開けてプログラムするためのイオン注入用の
レジストマスク３９を形成し、これをマスクとして、デ
プレッション型トランジスタ形成用のｎ型不純物、例え
ばリン４０を選択的にイオン注入し、その部分のトラン
ジスタをデプレッション化する。なお、レジストマスク
３９に開けた窓３８の大きさは、前述のように、プロセ
ス変動の最悪値とマスク合わせ誤差を許容できるよう、
プログラム領域２４より大きめに設定されている（以上
、図６及び図１１参照）。
【００２０】その際、イオンの加速エネルギーは、プロ
グラム領域２４上に位置するシリコン酸化膜３４、ポリ
シリコン膜３３及びゲート酸化膜３２からなる多層膜は
透過してシリコン基板３０内に達しうるが、レジスト部
分の多層膜や、フィールドポリシリコン層３６とフィー
ルド酸化膜３１からなる多層膜やシリコン酸化膜３４と
フィールド酸化膜３１からなる多層膜は透過しないよう
なエネルギー帯、例えば１００〜３００ｋｅＶに設定す
る。このイオン注入条件によれば、プログラム領域２４
にはイオンが打ち込まれるが、その周辺のフィールド酸
化膜３１の下にはイオンが打ち込まれないことになる。
グラム領域２４上に位置するシリコン酸化膜３４、ポリ
シリコン膜３３及びゲート酸化膜３２からなる多層膜は
透過してシリコン基板３０内に達しうるが、レジスト部
分の多層膜や、フィールドポリシリコン層３６とフィー
ルド酸化膜３１からなる多層膜やシリコン酸化膜３４と
フィールド酸化膜３１からなる多層膜は透過しないよう
なエネルギー帯、例えば１００〜３００ｋｅＶに設定す
る。このイオン注入条件によれば、プログラム領域２４
にはイオンが打ち込まれるが、その周辺のフィールド酸
化膜３１の下にはイオンが打ち込まれないことになる。
【００２１】そのため、レジストに開けた窓４１が図１
に示すようにチャネルの幅方向Ｗに大きくずれたとして
も、フィールド酸化膜３１の下にはイオンが導入されな
いので、隣接する活性領域２１、２１間の寄生チャネル
Ｐの形成がなくなり、ビット間のリーク電流の発生が防
止されることになる。
に示すようにチャネルの幅方向Ｗに大きくずれたとして
も、フィールド酸化膜３１の下にはイオンが導入されな
いので、隣接する活性領域２１、２１間の寄生チャネル
Ｐの形成がなくなり、ビット間のリーク電流の発生が防
止されることになる。
【００２２】その後、図示しないが、所定のビット線等
の配線及びパッシベーションなどを施して工程を終了す
る。
の配線及びパッシベーションなどを施して工程を終了す
る。
【００２３】以上、本実施例によれば、フィールド酸化
膜３１上に厚いフィールドポリシリコン層３６ないしシ
リコン酸化膜３４を形成し、この部分にデプレッション
トランジスタ形成用の不純物イオンが導入されないよう
にしたので、マスク合わせ誤差（特にチャネルの幅方向
Ｗの誤差）による寄生チャネルＰの形成がなくなる。従
って、プロセス変動の最悪値を勘案した場合に寄生チャ
ネルＰが形成される限界近くまでトランジスタのビット
間距離を狭めることができ、結果としてメモリの集積度
をさらに向上させることができるようになる。
膜３１上に厚いフィールドポリシリコン層３６ないしシ
リコン酸化膜３４を形成し、この部分にデプレッション
トランジスタ形成用の不純物イオンが導入されないよう
にしたので、マスク合わせ誤差（特にチャネルの幅方向
Ｗの誤差）による寄生チャネルＰの形成がなくなる。従
って、プロセス変動の最悪値を勘案した場合に寄生チャ
ネルＰが形成される限界近くまでトランジスタのビット
間距離を狭めることができ、結果としてメモリの集積度
をさらに向上させることができるようになる。
【００２４】
【発明の効果】以上述べたように本発明によれば、本発
明の製造方法によれば、プログラム領域に対しその幅方
向にマスク合わせ誤差があっても隣合う活性領域間での
寄生チャネルの発生が防止され得るから、半導体装置の
集積度をさらに向上させることができるようになる。
明の製造方法によれば、プログラム領域に対しその幅方
向にマスク合わせ誤差があっても隣合う活性領域間での
寄生チャネルの発生が防止され得るから、半導体装置の
集積度をさらに向上させることができるようになる。
【図１】本発明の一実施例に係る半導体記憶装置の製造
方法により製造されるマスクＲＯＭのセルの平面図であ
る。
方法により製造されるマスクＲＯＭのセルの平面図であ
る。
【図２】図１のＡ−Ａ線に沿う工程断面図である。
【図３】図１のＡ−Ａ線に沿う工程断面図である。
【図４】図１のＡ−Ａ線に沿う工程断面図である。
【図５】図１のＡ−Ａ線に沿う工程断面図である。
【図６】図１のＡ−Ａ線に沿う工程断面図である。
【図７】図１のＢ−Ｂ線に沿う工程断面図である。
【図８】図１のＢ−Ｂ線に沿う工程断面図である。
【図９】図１のＢ−Ｂ線に沿う工程断面図である。
【図１０】図１のＢ−Ｂ線に沿う工程断面図である。
【図１１】図１のＢ−Ｂ線に沿う工程断面図である。
【図１２】従来技術の説明に供するためのイオン注入工
程でのセルの平面図である。
程でのセルの平面図である。
【図１３】図１２のＣ−Ｃ線に沿う工程断面図である。
【図１４】図１２のＤ−Ｄ線に沿う工程断面図である。
２０…フィールド領域
２１…活性領域
２２…ゲート電極領域
２３…ソースドレイン領域
２４…プログラム領域
３０…ｐ型シリコン基板（第１伝導型半導体基板）３１
…フィールド酸化膜（素子分離絶縁膜）３２…ゲート酸
化膜（ゲート絶縁膜） ３３…ポリシリコン膜（ゲート電極） ３４…シリコン酸化膜 ３５…ポリシリコン ３８…窓 ３９…レジストマスク ４０…イオン
…フィールド酸化膜（素子分離絶縁膜）３２…ゲート酸
化膜（ゲート絶縁膜） ３３…ポリシリコン膜（ゲート電極） ３４…シリコン酸化膜 ３５…ポリシリコン ３８…窓 ３９…レジストマスク ４０…イオン
Claims (1)
- 【請求項１】第１伝導型半導体基板上に素子分離絶縁膜
及びゲート絶縁膜を形成する工程と、前記基板上にゲー
ト電極を形成する工程と、前記基板内部に第２伝導型不
純物拡散層を形成する工程と、前記基板上の全面にシリ
コン酸化膜を形成する工程と、前記シリコン酸化膜の一
部を除去して前記ゲート電極の上面を露出させる工程と
、前記ゲート電極の露出部分の上にポリシリコンを成長
させる工程と、前記基板に第２伝導型不純物のイオン注
入を行う工程と、を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401429A JPH04213871A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401429A JPH04213871A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213871A true JPH04213871A (ja) | 1992-08-04 |
Family
ID=18511256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401429A Withdrawn JPH04213871A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204540B1 (en) | 1998-06-16 | 2001-03-20 | Nec Corporation | Memory cell structure of a mask programmable read only memory with ion-implantation stopper films |
-
1990
- 1990-12-11 JP JP2401429A patent/JPH04213871A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204540B1 (en) | 1998-06-16 | 2001-03-20 | Nec Corporation | Memory cell structure of a mask programmable read only memory with ion-implantation stopper films |
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