JPH04294582A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04294582A JPH04294582A JP3059923A JP5992391A JPH04294582A JP H04294582 A JPH04294582 A JP H04294582A JP 3059923 A JP3059923 A JP 3059923A JP 5992391 A JP5992391 A JP 5992391A JP H04294582 A JPH04294582 A JP H04294582A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、マスクを用いたイオン注入によりデータ
の書き込みを行うマスクＲＯＭの製造方法に関する。
に係り、特に、マスクを用いたイオン注入によりデータ
の書き込みを行うマスクＲＯＭの製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造分野においては、高集
積化の要請に伴って１チップあたりの素子数の増加が図
られつつある。このような要請に応えて集積密度を上げ
ようとすると、メモリセルアレイの面積は必然的に縮小
化されることになり、半導体装置を製造する工程で適宜
用いられるマスクの位置合わせ精度がその高集積化に影
響を与えるようになる。このような事情は、ＭＯＳメモ
リのうち、製造時にイオン注入によりデータの書き込み
を行うマスクＲＯＭの場合においても例外ではない。
積化の要請に伴って１チップあたりの素子数の増加が図
られつつある。このような要請に応えて集積密度を上げ
ようとすると、メモリセルアレイの面積は必然的に縮小
化されることになり、半導体装置を製造する工程で適宜
用いられるマスクの位置合わせ精度がその高集積化に影
響を与えるようになる。このような事情は、ＭＯＳメモ
リのうち、製造時にイオン注入によりデータの書き込み
を行うマスクＲＯＭの場合においても例外ではない。
【０００３】このタイプのマスクＲＯＭは、通常、次の
ような工程を経て製造される。まず、ｐ形シリコン基板
上にエンハンスメント形のｎチャネルＭＯＳトランジス
タを多数形成し、次に、フォトレジストをそのシリコン
基板上の全面に塗布する。そして、リソグラフィ技術に
より、データをプログラムしたいトランジスタのチャネ
ル部分のフォトレジストに窓を開けた後、ｎ形不純物（
例えばリンまたはヒ素）を高エネルギーでイオン注入し
、その部分のトランジスタをデプレッション形に変化さ
せる。その後、所定の配線及びパッシベーション等を施
して工程を終了する。
ような工程を経て製造される。まず、ｐ形シリコン基板
上にエンハンスメント形のｎチャネルＭＯＳトランジス
タを多数形成し、次に、フォトレジストをそのシリコン
基板上の全面に塗布する。そして、リソグラフィ技術に
より、データをプログラムしたいトランジスタのチャネ
ル部分のフォトレジストに窓を開けた後、ｎ形不純物（
例えばリンまたはヒ素）を高エネルギーでイオン注入し
、その部分のトランジスタをデプレッション形に変化さ
せる。その後、所定の配線及びパッシベーション等を施
して工程を終了する。
【０００４】これらの工程のうち、イオン注入を行う工
程でのシリコン基板の平面図及び断面図が図２及び図３
に示してある。図３は図２のＡ−Ａ線に沿う断面図であ
る。図中、１はフィールド領域、２は活性領域、３はゲ
ート電極領域、４はソース・ドレイン領域、５はプログ
ラム領域、１０はシリコン基板、１１はフィールド酸化
膜、１２はゲート酸化膜、１３はポリシリコンゲート電
極、１４はイオン注入用レジストマスクをそれぞれ示し
ている。なお、レジストマスク１４に開けた窓１５は、
この工程に至るまでのプロセス変動の最悪値及びマスク
の位置合わせ誤差を許容できる程度の大きさに設定され
ている。
程でのシリコン基板の平面図及び断面図が図２及び図３
に示してある。図３は図２のＡ−Ａ線に沿う断面図であ
る。図中、１はフィールド領域、２は活性領域、３はゲ
ート電極領域、４はソース・ドレイン領域、５はプログ
ラム領域、１０はシリコン基板、１１はフィールド酸化
膜、１２はゲート酸化膜、１３はポリシリコンゲート電
極、１４はイオン注入用レジストマスクをそれぞれ示し
ている。なお、レジストマスク１４に開けた窓１５は、
この工程に至るまでのプロセス変動の最悪値及びマスク
の位置合わせ誤差を許容できる程度の大きさに設定され
ている。
【０００５】
【発明が解決しようとする課題】ところが、レジストマ
スク１４の窓１５がこのような大きさに設定されている
場合、図３に示す状態においてプログラムするための高
エネルギーでのイオン注入が行われると、本来選択的に
イオンが打ち込まれるべきデプレッション形となるトラ
ンジスタのチャネル部１６（プログラム領域５）のみな
らず、その周辺部分、特にフィールド酸化膜１１の下に
まで不純物イオンが打ち込まれてしまう虞がある。
スク１４の窓１５がこのような大きさに設定されている
場合、図３に示す状態においてプログラムするための高
エネルギーでのイオン注入が行われると、本来選択的に
イオンが打ち込まれるべきデプレッション形となるトラ
ンジスタのチャネル部１６（プログラム領域５）のみな
らず、その周辺部分、特にフィールド酸化膜１１の下に
まで不純物イオンが打ち込まれてしまう虞がある。
【０００６】そのため、マスクの位置合わせが許容範囲
を越えて大きくチャネルの幅方向Ｂにずれ（窓１５ａ）
、フィールド酸化膜１１の下にもイオン注入されてしま
った場合には、必然的に隣接するトランジスタとの絶縁
距離が不足することになるため、隣接トランジスタとの
間に図２に二点鎖線で示すような寄生チャネルＰが形成
され（ビット間リーク電流の発生）、その結果、本来エ
ンハンスメント形であるはずの隣接トランジスタまでデ
プレッション化してしまう虞がある。このような不具合
は、従来の工程のままメモリセルアレイの面積を縮小化
していくにつれてより顕著に現れる。
を越えて大きくチャネルの幅方向Ｂにずれ（窓１５ａ）
、フィールド酸化膜１１の下にもイオン注入されてしま
った場合には、必然的に隣接するトランジスタとの絶縁
距離が不足することになるため、隣接トランジスタとの
間に図２に二点鎖線で示すような寄生チャネルＰが形成
され（ビット間リーク電流の発生）、その結果、本来エ
ンハンスメント形であるはずの隣接トランジスタまでデ
プレッション化してしまう虞がある。このような不具合
は、従来の工程のままメモリセルアレイの面積を縮小化
していくにつれてより顕著に現れる。
【０００７】このような問題を解消するための単純な手
法としては、プロセス変動やマスク合わせ誤差の精度向
上が考えられるが、実際の製造工程で満足な歩留まりを
得ながらの高集積化にはあまり効率的な手法であるとは
言えない。
法としては、プロセス変動やマスク合わせ誤差の精度向
上が考えられるが、実際の製造工程で満足な歩留まりを
得ながらの高集積化にはあまり効率的な手法であるとは
言えない。
【０００８】本発明は、このような従来の問題点に鑑み
てなされたものであり、マスク合わせずれによる寄生チ
ャネルの発生を防止しつつプログラムのためのイオン注
入を行うことができ、ひいては半導体装置の集積度をさ
らに向上させることができる半導体装置の製造方法を提
供することを目的とする。
てなされたものであり、マスク合わせずれによる寄生チ
ャネルの発生を防止しつつプログラムのためのイオン注
入を行うことができ、ひいては半導体装置の集積度をさ
らに向上させることができる半導体装置の製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、第１伝導形半導体基板上に所定間隔置き
に素子分離絶縁膜を形成する工程と、前記基板内部に高
濃度の酸素イオンを高エネルギーで打ち込んで前記素子
分離絶縁膜間に形成された活性領域を島状に分離する工
程と、前記基板上に前記活性領域と交差してゲート電極
を形成する工程と、前記活性領域内に第２伝導形不純物
拡散層を形成する工程と、プログラム領域にある前記ゲ
ート電極下に第２伝導形不純物をイオン注入する工程と
を有することを特徴とする。
めの本発明は、第１伝導形半導体基板上に所定間隔置き
に素子分離絶縁膜を形成する工程と、前記基板内部に高
濃度の酸素イオンを高エネルギーで打ち込んで前記素子
分離絶縁膜間に形成された活性領域を島状に分離する工
程と、前記基板上に前記活性領域と交差してゲート電極
を形成する工程と、前記活性領域内に第２伝導形不純物
拡散層を形成する工程と、プログラム領域にある前記ゲ
ート電極下に第２伝導形不純物をイオン注入する工程と
を有することを特徴とする。
【００１０】
【作用】このような製造工程によれば、素子分離絶縁膜
形成後、高エネルギーでの高濃度酸素イオン注入により
基板内部に埋め込み酸化膜層を形成することにより、活
性領域は周囲（側面と底面）が完全に絶縁膜で包まれた
分離島状態となる（誘電体分離）。このため、プログラ
ムするためのイオン注入に際しマスクに位置合わせ誤差
があったとしても、隣接する活性領域（分離島）間は電
気的に完全に絶縁された状態にあるため、隣接活性領域
間に寄生チャネルが形成されることはなくなる。従って
、マスク合わせ誤差の考慮が必要なくなる分だけトラン
ジスタのビット間隔をさらに短かくできるので、半導体
装置の集積度をさらに向上させることができるようにな
る。
形成後、高エネルギーでの高濃度酸素イオン注入により
基板内部に埋め込み酸化膜層を形成することにより、活
性領域は周囲（側面と底面）が完全に絶縁膜で包まれた
分離島状態となる（誘電体分離）。このため、プログラ
ムするためのイオン注入に際しマスクに位置合わせ誤差
があったとしても、隣接する活性領域（分離島）間は電
気的に完全に絶縁された状態にあるため、隣接活性領域
間に寄生チャネルが形成されることはなくなる。従って
、マスク合わせ誤差の考慮が必要なくなる分だけトラン
ジスタのビット間隔をさらに短かくできるので、半導体
装置の集積度をさらに向上させることができるようにな
る。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。図１は、本発明の一実施例に係る半導体
装置の製造方法により製造されるマスクＲＯＭのセルの
工程別断面図である。なお、図３と同一符号は同じもの
を示している。
細に説明する。図１は、本発明の一実施例に係る半導体
装置の製造方法により製造されるマスクＲＯＭのセルの
工程別断面図である。なお、図３と同一符号は同じもの
を示している。
【００１２】このマスクＲＯＭの製造工程について、こ
れをｎチャネルＭＯＳで構成する場合を例にとって説明
すると、まず、第１伝導形半導体基板たるｐ形シリコン
基板１０に、いわゆるＬＯＣＯＳ酸化法により素子分離
用のフィールド酸化膜（ＳｉＯ２ ）１１を素子分離絶
縁膜として３００〜６００ｎｍの厚さで所定間隔置き（
例えば０．５〜１．５μｍ 置き）に形成する。このフ
ィールド酸化膜１１に挟まれた領域が、メモリセル用ト
ランジスタの形成される活性領域２となる。なお、フィ
ールド酸化後、活性領域２の基板１０表面は露出させて
おく（以上、図１（ａ）参照）。
れをｎチャネルＭＯＳで構成する場合を例にとって説明
すると、まず、第１伝導形半導体基板たるｐ形シリコン
基板１０に、いわゆるＬＯＣＯＳ酸化法により素子分離
用のフィールド酸化膜（ＳｉＯ２ ）１１を素子分離絶
縁膜として３００〜６００ｎｍの厚さで所定間隔置き（
例えば０．５〜１．５μｍ 置き）に形成する。このフ
ィールド酸化膜１１に挟まれた領域が、メモリセル用ト
ランジスタの形成される活性領域２となる。なお、フィ
ールド酸化後、活性領域２の基板１０表面は露出させて
おく（以上、図１（ａ）参照）。
【００１３】次いで、いわゆるＳＩＭＯＸ（Ｓｅｐａｒ
ａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ
）技術を用いて、基板１０内部に高濃度（例えば１０１
６〜１０１７ｃｍ−２）の酸素イオン（Ｏ＋ ）２０を
高エネルギー（例えば３００〜５００ＫｅＶ ）で打ち
込んで、基板１０表面下内部に５０〜３００ｎｍ厚の埋
込み酸化膜層（ＳｉＯ２ ）２１を形成する（いわゆる
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造）。これにより、活性領域２は、両側面がフィール
ド酸化膜１１によりかつ底面が埋込み酸化膜層２１によ
り囲まれて周囲が完全に絶縁膜で包まれた状態となる（
誘電体分離）。このように、活性領域２を島状に分離し
てなる分離島２２は、相互に完全に絶縁された状態にあ
る（以上、図１（ｂ） 参照）。
ａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ
）技術を用いて、基板１０内部に高濃度（例えば１０１
６〜１０１７ｃｍ−２）の酸素イオン（Ｏ＋ ）２０を
高エネルギー（例えば３００〜５００ＫｅＶ ）で打ち
込んで、基板１０表面下内部に５０〜３００ｎｍ厚の埋
込み酸化膜層（ＳｉＯ２ ）２１を形成する（いわゆる
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造）。これにより、活性領域２は、両側面がフィール
ド酸化膜１１によりかつ底面が埋込み酸化膜層２１によ
り囲まれて周囲が完全に絶縁膜で包まれた状態となる（
誘電体分離）。このように、活性領域２を島状に分離し
てなる分離島２２は、相互に完全に絶縁された状態にあ
る（以上、図１（ｂ） 参照）。
【００１４】その後、通常用いられる工程に従って、基
板１０上の活性領域２（分離島２２表面）にゲート絶縁
用の薄いゲート酸化膜（ＳｉＯ２ ）１２をウェットＯ
２ 酸化法により１０〜２０ｎｍ厚で形成した後、基板
１０上全面にＣＶＤ法により２００〜４００ｎｍ厚のポ
リシリコン膜を形成し、リソグラフィ、エッチングによ
り活性領域２と交差するゲート電極領域３にポリシリコ
ンゲート電極１３を選択的に形成する（以上、図１（ｃ
） 参照）。
板１０上の活性領域２（分離島２２表面）にゲート絶縁
用の薄いゲート酸化膜（ＳｉＯ２ ）１２をウェットＯ
２ 酸化法により１０〜２０ｎｍ厚で形成した後、基板
１０上全面にＣＶＤ法により２００〜４００ｎｍ厚のポ
リシリコン膜を形成し、リソグラフィ、エッチングによ
り活性領域２と交差するゲート電極領域３にポリシリコ
ンゲート電極１３を選択的に形成する（以上、図１（ｃ
） 参照）。
【００１５】次いで、図示しないが、活性領域２内にあ
ってかつポリシリコンゲート電極１３のないソース・ド
レイン領域４に、第２伝導形不純物としてｎ形不純物の
リン又はヒ素を、ポリシリコンゲート電極１３をマスク
とした熱拡散又はイオン注入により選択的に導入し、第
２伝導不純物拡散層たるソース及びドレインを形成する
。
ってかつポリシリコンゲート電極１３のないソース・ド
レイン領域４に、第２伝導形不純物としてｎ形不純物の
リン又はヒ素を、ポリシリコンゲート電極１３をマスク
とした熱拡散又はイオン注入により選択的に導入し、第
２伝導不純物拡散層たるソース及びドレインを形成する
。
【００１６】次に、全面にフォトレジストを塗布した後
、リソグラフィ技術により、プログラム領域５つまりデ
ータ書き込みのためにデプレッション状態にすべきトラ
ンジスタのチャネル領域１６の部分のレジストに窓１５
を開けてプログラム用イオン注入のためのレジストマス
ク１４を形成し、これをマスクとして、デプレッション
形トランジスタ形成用のｎ形不純物（例えばリン）２３
を電極１３下に選択的にイオン注入し、その部分のトラ
ンジスタをデプレッション化する。このとき、各活性領
域２（分離島２２）間は、前述のように、完全に分離（
絶縁）されているため、たとえフィールド酸化膜１１の
下にイオンが注入されたとしても、各活性領域２がそれ
による影響を受けることはない。なお、レジストマスク
１４に開けた窓１５の大きさは、プログラム領域５に対
し十分なだけのイオンが確実に打ち込まれるよう、プロ
グラム領域５の大きさよりいくぶん大きめに設定されて
いる（以上、図１（ｄ） 参照）。
、リソグラフィ技術により、プログラム領域５つまりデ
ータ書き込みのためにデプレッション状態にすべきトラ
ンジスタのチャネル領域１６の部分のレジストに窓１５
を開けてプログラム用イオン注入のためのレジストマス
ク１４を形成し、これをマスクとして、デプレッション
形トランジスタ形成用のｎ形不純物（例えばリン）２３
を電極１３下に選択的にイオン注入し、その部分のトラ
ンジスタをデプレッション化する。このとき、各活性領
域２（分離島２２）間は、前述のように、完全に分離（
絶縁）されているため、たとえフィールド酸化膜１１の
下にイオンが注入されたとしても、各活性領域２がそれ
による影響を受けることはない。なお、レジストマスク
１４に開けた窓１５の大きさは、プログラム領域５に対
し十分なだけのイオンが確実に打ち込まれるよう、プロ
グラム領域５の大きさよりいくぶん大きめに設定されて
いる（以上、図１（ｄ） 参照）。
【００１７】その後、図示しないが、所定のビット線等
の配線やパッシベーション等を施して工程を終了する。
の配線やパッシベーション等を施して工程を終了する。
【００１８】以上、本実施例によれば、いわゆるＳＩＭ
ＯＸ技術を用いてマスクＲＯＭのセル部に分離島２２を
形成して活性領域２、２間を完全に分離するようにした
ので、マスク合わせ誤差（特にチャネルの幅方向Ｂの誤
差）によりフィールド酸化膜１１の下にデプレッション
トランジスタ形成用の不純物イオンが打ち込まれてしま
ったとしても、隣接する活性領域２、２間に寄生チャネ
ルＰが形成されることがなくなり、ビット間のリーク電
流の発生が防止されることになる。そのため、マスク合
わせ誤差の考慮が必要なくなる分だけトランジスタのビ
ット間隔を狭めることができ、結果としてメモリの集積
度をさらに向上させることができるようになる。
ＯＸ技術を用いてマスクＲＯＭのセル部に分離島２２を
形成して活性領域２、２間を完全に分離するようにした
ので、マスク合わせ誤差（特にチャネルの幅方向Ｂの誤
差）によりフィールド酸化膜１１の下にデプレッション
トランジスタ形成用の不純物イオンが打ち込まれてしま
ったとしても、隣接する活性領域２、２間に寄生チャネ
ルＰが形成されることがなくなり、ビット間のリーク電
流の発生が防止されることになる。そのため、マスク合
わせ誤差の考慮が必要なくなる分だけトランジスタのビ
ット間隔を狭めることができ、結果としてメモリの集積
度をさらに向上させることができるようになる。
【００１９】
【発明の効果】以上の説明により明らかなように、本発
明の製造方法によれば、プログラム領域に対しその幅方
向にマスク合わせ誤差があったとしても常に隣接活性領
域間での寄生チャネルの発生が防止されるようになるた
め、半導体装置の集積度をさらに向上させることができ
るようになる。
明の製造方法によれば、プログラム領域に対しその幅方
向にマスク合わせ誤差があったとしても常に隣接活性領
域間での寄生チャネルの発生が防止されるようになるた
め、半導体装置の集積度をさらに向上させることができ
るようになる。
【図１】本発明の一実施例に係る半導体記憶装置の製造
方法により製造されるマスクＲＯＭのセルの工程別断面
図である。
方法により製造されるマスクＲＯＭのセルの工程別断面
図である。
【図２】従来技術の説明に供するためのイオン注入工程
でのセルの平面図である。
でのセルの平面図である。
【図３】図２のＡ−Ａ線に沿う断面図である。
２…活性領域
４…ソース・ドレイン領域（第２伝導形不純物拡散層）
５…プログラム領域 １０…シリコン基板（第１伝導形半導体基板）１１…フ
ィールド酸化膜（素子分離絶縁膜）１３…ポリシリコン
ゲート電極（ゲート電極）２０…酸素イオン ２１…埋込み酸化膜層
５…プログラム領域 １０…シリコン基板（第１伝導形半導体基板）１１…フ
ィールド酸化膜（素子分離絶縁膜）１３…ポリシリコン
ゲート電極（ゲート電極）２０…酸素イオン ２１…埋込み酸化膜層
Claims (1)
- 【請求項１】第１伝導形半導体基板上に所定間隔置きに
素子分離絶縁膜を形成する工程と、前記基板内部に高濃
度の酸素イオンを高エネルギーで打ち込んで前記素子分
離絶縁膜間に形成された活性領域を島状に分離する工程
と、前記基板上に前記活性領域と交差してゲート電極を
形成する工程と、前記活性領域内に第２伝導形不純物拡
散層を形成する工程と、プログラム領域にある前記ゲー
ト電極下に第２伝導形不純物をイオン注入する工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059923A JPH04294582A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059923A JPH04294582A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294582A true JPH04294582A (ja) | 1992-10-19 |
Family
ID=13127139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059923A Withdrawn JPH04294582A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294582A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2758418A1 (fr) * | 1997-01-16 | 1998-07-17 | United Microelectronics Corp | Dispositif de memoire a lecture seule a semi-conducteur et son procede de fabrication |
| FR2758653A1 (fr) * | 1997-01-17 | 1998-07-24 | United Microelectronics Corp | Memoire morte a semiconducteurs et procede de fabrication |
| FR2761529A1 (fr) * | 1997-03-27 | 1998-10-02 | United Microelectronics Corp | Memoire morte a structure non-et et procede de fabrication |
-
1991
- 1991-03-25 JP JP3059923A patent/JPH04294582A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2758418A1 (fr) * | 1997-01-16 | 1998-07-17 | United Microelectronics Corp | Dispositif de memoire a lecture seule a semi-conducteur et son procede de fabrication |
| FR2758653A1 (fr) * | 1997-01-17 | 1998-07-24 | United Microelectronics Corp | Memoire morte a semiconducteurs et procede de fabrication |
| FR2761529A1 (fr) * | 1997-03-27 | 1998-10-02 | United Microelectronics Corp | Memoire morte a structure non-et et procede de fabrication |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |