JPH04213914A - クロック重なり除去回路 - Google Patents
クロック重なり除去回路Info
- Publication number
- JPH04213914A JPH04213914A JP2401227A JP40122790A JPH04213914A JP H04213914 A JPH04213914 A JP H04213914A JP 2401227 A JP2401227 A JP 2401227A JP 40122790 A JP40122790 A JP 40122790A JP H04213914 A JPH04213914 A JP H04213914A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- overlap
- output
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 10
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック重なり除去回路
に係り、特に半導体集積回路からなる多相クロックの重
なり除去回路に関する。
に係り、特に半導体集積回路からなる多相クロックの重
なり除去回路に関する。
【０００２】
【従来の技術】半導体集積回路で使用されるクロック信
号は、集積回路の動作タイミングの基準となるものであ
り、集積回路の多くの部分で使用される。このため、ク
ロック信号の配線は長くなり、配線容量も大きい。した
かがて配線の末端では、クロック信号の立上り，立下り
の遅延時間が大きい。この遅延のために、誤動作を起こ
すことがある。
号は、集積回路の動作タイミングの基準となるものであ
り、集積回路の多くの部分で使用される。このため、ク
ロック信号の配線は長くなり、配線容量も大きい。した
かがて配線の末端では、クロック信号の立上り，立下り
の遅延時間が大きい。この遅延のために、誤動作を起こ
すことがある。
【０００３】図４において、入力データ（ＤＡＴＡ）が
入力されるインバータ４０と、第１のクロック信号ＣＬ
Ｋ１とこの反転信号とが入力される第１のゲート４１と
、インバータ４２と、第２のクロック信号ＣＬＫ２とこ
の反転信号とが入力され、出力ＯＵＴを出力する第２の
ゲート４３とが示されている。
入力されるインバータ４０と、第１のクロック信号ＣＬ
Ｋ１とこの反転信号とが入力される第１のゲート４１と
、インバータ４２と、第２のクロック信号ＣＬＫ２とこ
の反転信号とが入力され、出力ＯＵＴを出力する第２の
ゲート４３とが示されている。
【０００４】この様な２相クロック信号を使用するシフ
トレジスタにおいて、クロック信号ＣＬＫ１，ＣＬＫ２
が遅延のない場合には、図５の様なタイミングで書き込
み，読み出しが行なわれるが、クロック信号の遅延が大
きいと図６の様なタイミングで読み出しが行なわれて、
データが突き抜けるという誤動作が起こる。
トレジスタにおいて、クロック信号ＣＬＫ１，ＣＬＫ２
が遅延のない場合には、図５の様なタイミングで書き込
み，読み出しが行なわれるが、クロック信号の遅延が大
きいと図６の様なタイミングで読み出しが行なわれて、
データが突き抜けるという誤動作が起こる。
【０００５】
【発明が解決しようとする課題】前述した従来の半導体
集積回路からなるクロック重なり除去回路では、クロッ
ク信号の遅延のために、図６の様に、クロック信号ＣＬ
Ｋ１とＣＬＫ２のハイレベルの重なりができて、誤動作
が生じていた。
集積回路からなるクロック重なり除去回路では、クロッ
ク信号の遅延のために、図６の様に、クロック信号ＣＬ
Ｋ１とＣＬＫ２のハイレベルの重なりができて、誤動作
が生じていた。
【０００６】本発明の目的は、前記問題点を解決し、ハ
イレベルの重なった多相クロックの波形をハイレベルの
重ならない正常波形に修正する回路を有するクロック重
なり除去回路を提供することにある。
イレベルの重なった多相クロックの波形をハイレベルの
重ならない正常波形に修正する回路を有するクロック重
なり除去回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のクロック重なり
除去回路の構成は、多相クロック信号のハイレベルの領
域の重なりを検出する検出回路と、前記回路より出力さ
れる検出信号を使って、前記多相クロックの波形を前記
重なりのないように修正する回路とを備えていることを
特徴とする。
除去回路の構成は、多相クロック信号のハイレベルの領
域の重なりを検出する検出回路と、前記回路より出力さ
れる検出信号を使って、前記多相クロックの波形を前記
重なりのないように修正する回路とを備えていることを
特徴とする。
【０００８】
【実施例】図１は本発明の一実施例のクロック重なり除
去回路を示すブロック図である。
去回路を示すブロック図である。
【０００９】図１において、本実施例のクロック重なり
除去回路は、ハイレベルの重なりあう多相クロック３０
が入力され、ゲート通過後の多相クロック３２と検出信
号３３を出力とする検出回路１と、多相クロック３２，
検出信号３３を入力とし、重なりのない多相クロック３
１を出力する波形修正回路２とを備えている。
除去回路は、ハイレベルの重なりあう多相クロック３０
が入力され、ゲート通過後の多相クロック３２と検出信
号３３を出力とする検出回路１と、多相クロック３２，
検出信号３３を入力とし、重なりのない多相クロック３
１を出力する波形修正回路２とを備えている。
【００１０】図２は図１の具体的回路例を示す回路図で
ある。
ある。
【００１１】図２において、本実施例の一回路例は、２
相クロックＣＬＫ１，ＣＬＫ２のハイレベルの重なりを
検出する回路１が、インバータ３，４，５，７，８，９
とＮＯＲゲート６，１０，１１とを含み、構成される。 ２相クロックのハイレベルの重なりを除去する回路２は
、ＮＡＮＤゲート１２，１４とインバータ１３，１５と
を含み、構成される。
相クロックＣＬＫ１，ＣＬＫ２のハイレベルの重なりを
検出する回路１が、インバータ３，４，５，７，８，９
とＮＯＲゲート６，１０，１１とを含み、構成される。 ２相クロックのハイレベルの重なりを除去する回路２は
、ＮＡＮＤゲート１２，１４とインバータ１３，１５と
を含み、構成される。
【００１２】ここで、インバータ３，７の各々に立上が
り、立ち下がりの遅延の大きい２相クロック信号ＣＬＫ
１，ＣＬＫ２が入力される。ＮＯＲゲート６は、クロッ
ク信号ＣＬＫ１が立下がりで、クロック信号ＣＬＫ２が
立ち上がりの時のハイレベルの重なりを検出する。
り、立ち下がりの遅延の大きい２相クロック信号ＣＬＫ
１，ＣＬＫ２が入力される。ＮＯＲゲート６は、クロッ
ク信号ＣＬＫ１が立下がりで、クロック信号ＣＬＫ２が
立ち上がりの時のハイレベルの重なりを検出する。
【００１３】図３は図２の動作状態を示すタイミング図
である。
である。
【００１４】図３において、図２の各部の信号又は出力
の波形が、横軸を時間軸として、示されている。
の波形が、横軸を時間軸として、示されている。
【００１５】検出信号としては、図３に示されるパルス
Ｄ１が出力される。ＮＯＲゲート１０は、クロック信号
ＣＬＫ１が立上がりで、クロック信号ＣＬＫ２が立下が
りの時のハイレベルの重なりを検出する。検出信号とし
ては、図３に示されるパルスＤ２が出力される。ＮＯＲ
ゲート１１は、前記検出信号Ｄ１，Ｄ２が入力され、Ｎ
ＯＲゲート１１の出力ＮＲは、２相クロック信号ＣＬＫ
１，ＣＬＫ２の全時間区域にわたるハイレベルの重なり
の検出信号となり、その波形は図３に示される出力ＮＲ
の様にローパルスとなり、そのパルス幅は、ハイレベル
の重なりの幅と同程度である。
Ｄ１が出力される。ＮＯＲゲート１０は、クロック信号
ＣＬＫ１が立上がりで、クロック信号ＣＬＫ２が立下が
りの時のハイレベルの重なりを検出する。検出信号とし
ては、図３に示されるパルスＤ２が出力される。ＮＯＲ
ゲート１１は、前記検出信号Ｄ１，Ｄ２が入力され、Ｎ
ＯＲゲート１１の出力ＮＲは、２相クロック信号ＣＬＫ
１，ＣＬＫ２の全時間区域にわたるハイレベルの重なり
の検出信号となり、その波形は図３に示される出力ＮＲ
の様にローパルスとなり、そのパルス幅は、ハイレベル
の重なりの幅と同程度である。
【００１６】ＮＡＮＤゲート１２とインバータ１３とに
よって、出力ＮＲとクロック信号ＣＬＫ１によりインバ
ータ３，４によっ作られる出力Ｂ１の論理積をとり、得
られた信号が出力Ｐ１である。ＮＡＮＤゲート１４とイ
ンバータ１５によって、出力ＮＲとクロック信号ＣＬＫ
２とよりインバータ７，８によって作られる出力Ｂ２の
論理積をとり、得られた信号が出力Ｐ２である。出力Ｐ
１とＰ２が、クロック信号ＣＬＫ１，ＣＬＫ２に代わる
クロック信号となる。
よって、出力ＮＲとクロック信号ＣＬＫ１によりインバ
ータ３，４によっ作られる出力Ｂ１の論理積をとり、得
られた信号が出力Ｐ１である。ＮＡＮＤゲート１４とイ
ンバータ１５によって、出力ＮＲとクロック信号ＣＬＫ
２とよりインバータ７，８によって作られる出力Ｂ２の
論理積をとり、得られた信号が出力Ｐ２である。出力Ｐ
１とＰ２が、クロック信号ＣＬＫ１，ＣＬＫ２に代わる
クロック信号となる。
【００１７】図３に示されているように、出力Ｐ１，Ｐ
２はハイレベルの重なりはない。出力Ｐ１の立ち上りと
出力Ｐ２の立下り、あるいは出力Ｐ１の立下りと出力Ｐ
２の立上りの時間差ｔｄは、出力ＮＲのローパルス幅と
同程度である。
２はハイレベルの重なりはない。出力Ｐ１の立ち上りと
出力Ｐ２の立下り、あるいは出力Ｐ１の立下りと出力Ｐ
２の立上りの時間差ｔｄは、出力ＮＲのローパルス幅と
同程度である。
【００１８】
【発明の効果】以上説明したように、本発明は、ハイレ
ベルの重なった多相クロックの波形を、ハイレベルの重
らない波形に修正できるという効果があり、このように
修正された多相クロックを用いることにより、正確に論
理回路が動作するという効果がある。
ベルの重なった多相クロックの波形を、ハイレベルの重
らない波形に修正できるという効果があり、このように
修正された多相クロックを用いることにより、正確に論
理回路が動作するという効果がある。
【図１】本発明の一実施例のクロック重なり除去回路を
示すブロック図である。
示すブロック図である。
【図２】図１のクロック重なり除去回路の具体的回路例
を示す回路図である。
を示す回路図である。
【図３】図２の動作状態を示すタイミング図である。
【図４】従来の論理回路を示す回路図である。
【図５】図４の論理回路の正常動作状態を示すタイミン
グ図である。
グ図である。
【図６】図４の論理回路の誤動作状態を示すタイミング
図である。
図である。
１ 検出回路
２ 波形修正回路
３，４，５，７，８，９，１３，１５ インバー
タ６，１０ ２入力ＮＯＲゲート
タ６，１０ ２入力ＮＯＲゲート
Claims (1)
- 【請求項１】 多相クロック信号を入力とし、前記多
相クロック信号のハイレベル領域が互いに重なり合って
いることを検出する検出回路と、前記検出回路から出力
される検出信号を使って前記多相クロックの波形を修正
して、重なり合う部分をなくする波形修正回路とを備え
たことを特徴とするクロック除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401227A JPH04213914A (ja) | 1990-12-11 | 1990-12-11 | クロック重なり除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401227A JPH04213914A (ja) | 1990-12-11 | 1990-12-11 | クロック重なり除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213914A true JPH04213914A (ja) | 1992-08-05 |
Family
ID=18511071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401227A Pending JPH04213914A (ja) | 1990-12-11 | 1990-12-11 | クロック重なり除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213914A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273713A (ja) * | 1988-09-09 | 1990-03-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のクロックラインバッフア回路 |
-
1990
- 1990-12-11 JP JP2401227A patent/JPH04213914A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273713A (ja) * | 1988-09-09 | 1990-03-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のクロックラインバッフア回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |