JPH04213922A - Decode circuit - Google Patents
Decode circuitInfo
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- JPH04213922A JPH04213922A JP40146390A JP40146390A JPH04213922A JP H04213922 A JPH04213922 A JP H04213922A JP 40146390 A JP40146390 A JP 40146390A JP 40146390 A JP40146390 A JP 40146390A JP H04213922 A JPH04213922 A JP H04213922A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明はデコード回路に関し、特
にデジタル信号のストローブ信号付デコード回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding circuit, and more particularly to a decoding circuit with a strobe signal for digital signals.
【0002】0002
【従来の技術】一般にストローブ信号付デコード回路の
出力は、フリップ・フロップのクロック信号,ラッチの
ゲート信号として用いられることが多く、スパイク・ノ
イズのない信号が要求される。2. Description of the Related Art Generally, the output of a decoding circuit with a strobe signal is often used as a clock signal for a flip-flop or a gate signal for a latch, and a signal free of spike noise is required.
【0003】従来のストローブ信号付デコード回路の一
例を図3,その動作を説明するタイミング図を図4に示
す。An example of a conventional decoding circuit with a strobe signal is shown in FIG. 3, and a timing diagram illustrating its operation is shown in FIG.
【0004】図3において、NANDゲート32〜35
とインバータ30,31とにより構成されるデコード回
路を設け、前記デコード回路の出力信号を制御する回路
をORゲート36〜39により構成している。In FIG. 3, NAND gates 32 to 35
and inverters 30 and 31, and a circuit for controlling the output signal of the decoding circuit is comprised of OR gates 36-39.
【0005】入力信号K,Lの組合せにより、出力信号
N,O,P,Q内の1本が選択される。また、入力信号
Mは本デコード回路の出力信号をイネーブル状態、もし
くはディセーブル状態にするためのストローブ信号であ
る。[0005] Depending on the combination of input signals K and L, one of the output signals N, O, P, and Q is selected. Furthermore, the input signal M is a strobe signal for enabling or disabling the output signal of this decoding circuit.
【0006】[0006]
【発明が解決しようとする課題】このような従来のスト
ローブ信号付デコード回路では、図4のタイミング図に
示すように、入力信号K,ストローブ信号M,もしくは
入力信号L,ストローブ信号Mが同時に変化を起こす場
合、そほ変化時間のずれにより、本来期待していない出
力にスパイク・ノイズ40,41が発生してしまい、デ
コード回路の後段にある回路が誤動作を起こすという問
題点があった。[Problems to be Solved by the Invention] In such a conventional decoding circuit with a strobe signal, as shown in the timing diagram of FIG. 4, the input signal K and the strobe signal M, or the input signal L and the strobe signal M change simultaneously. When this happens, spike noises 40 and 41 are generated in the output, which is not originally expected, due to the deviation in the transition time, which causes a problem in that the circuit at the stage subsequent to the decoding circuit malfunctions.
【0007】本発明の目的は、入力信号とストローブ信
号が同時変化を起こしても、出力信号にスパイク・ノイ
ズが発生しないようにしたデコード回路を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a decoding circuit which prevents spike noise from occurring in an output signal even if an input signal and a strobe signal change simultaneously.
【0008】[0008]
【課題を解決するための手段】本発明のデコード回路の
構成は、複数の入力信号のレベル検出をそれぞれ行うレ
ベル検出回路と、前記レベル検出回路の出力値によって
それぞれ遅延時間を調整させる遅延調整回路と、前記遅
延調整回路の出力信号を入力とするデコード回路本体と
、前記デコード回路本体の出力信号を制御するストロー
ブ信号入力端子とを備えることを特徴とする。[Means for Solving the Problems] A decoding circuit according to the present invention has a configuration including a level detection circuit that detects the levels of a plurality of input signals, and a delay adjustment circuit that adjusts the delay time depending on the output value of the level detection circuit. A decoding circuit main body receives the output signal of the delay adjustment circuit as an input, and a strobe signal input terminal controlling the output signal of the decoding circuit main body.
【0009】[0009]
【実施例】図1は本発明の一実施例のストローブ信号付
デコード回路のブロック図、図2は図1の動作を示すタ
イミング図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a decoding circuit with a strobe signal according to an embodiment of the present invention, and FIG. 2 is a timing chart showing the operation of FIG.
【0010】図1において、入力信号A,BはANDゲ
ート1,3,4,6からなるレベル検出回路に入力され
、遅延量γを持ったディレイ・ゲート14とORゲート
15とからなる遅延調整回路7に入力される。前記レベ
ル検出回路1,3,4,6の出力信号は、遅延調整回路
2,5に入力され、前記遅延調整回路2,5の出力信号
A′,B′がストローブ信号付デコード回路9のD,E
入力に入力され、前記遅延調整回路7の出力信号C′は
ストローブ信号付デコード回路本体9のストローブ信号
Fに入力される。In FIG. 1, input signals A and B are input to a level detection circuit consisting of AND gates 1, 3, 4, and 6, and a delay adjustment circuit consisting of a delay gate 14 having a delay amount γ and an OR gate 15. It is input to circuit 7. The output signals of the level detection circuits 1, 3, 4, and 6 are input to delay adjustment circuits 2 and 5, and the output signals A' and B' of the delay adjustment circuits 2 and 5 are inputted to D of the decoding circuit 9 with strobe signal. ,E
The output signal C' of the delay adjustment circuit 7 is input to the strobe signal F of the strobe signal-attached decoding circuit main body 9.
【0011】遅延調整回路2は、遅延量βなるディレイ
・ゲート11と、遅延量γなるディレイ・ゲート10と
、ORゲート17とを有する。The delay adjustment circuit 2 has a delay gate 11 having a delay amount β, a delay gate 10 having a delay amount γ, and an OR gate 17.
【0012】遅延調整回路5は、遅延量βなるディレイ
・ゲート13と、遅延量γなるディレイ・ゲート12と
、ORゲート16とを有する。The delay adjustment circuit 5 has a delay gate 13 having a delay amount β, a delay gate 12 having a delay amount γ, and an OR gate 16.
【0013】また、遅延調整回路2,5,7を構成して
いるディレイ・ゲート10,11,12,13,14は
それぞれα,β,α,β,γの遅延量を持ち、α+β<
γとなっている。Further, the delay gates 10, 11, 12, 13, and 14 constituting the delay adjustment circuits 2, 5, and 7 each have a delay amount of α, β, α, β, and γ, and α+β<
γ.
【0014】以下、このストローブ信号付デコード回路
について、図2のタイミング図を用いて説明する。This decoding circuit with a strobe signal will be explained below using the timing chart shown in FIG.
【0015】図2において、図1の入力信号A,B,C
,ディレイ・ゲート2,5,7の出力信号A′,B′,
C′,デコード回路9の出力信号G,H,I,Jの各波
形が示されている。In FIG. 2, input signals A, B, C of FIG.
, output signals A', B' of delay gates 2, 5, 7,
C', and the waveforms of output signals G, H, I, and J of the decoding circuit 9 are shown.
【0016】図2において、入力信号Aが、“0”から
“1”に変化し、入力信号Cが“0”から“1”に変化
した時は、入力信号AはANDゲート1→回路2を通っ
てストローブ信号付デコード回路本体9に入力される。
このとき出力信号C′は、出力信号A′が“0”から“
1”に変化するよりも前に“0”から“1”に変化して
いるので、出力信号G,H,I,Jはすべて“1”とな
り、スパイク・ノイズは発生しない。In FIG. 2, when input signal A changes from "0" to "1" and input signal C changes from "0" to "1", input signal A changes from AND gate 1 to circuit 2. The signal is input to the main body 9 of the decoding circuit with strobe signal through the strobe signal. At this time, the output signal C' changes from "0" to "
Since the output signal changes from "0" to "1" before changing to "1", the output signals G, H, I, and J all become "1", and no spike noise occurs.
【0017】また、入力信号Cが“1”から“0”に変
化し、入力信号Bも“1”から“0”に変化した時は、
入力信号BはANDゲート6→回路5を通ってストロー
ブ信号付デコード回路本体9に入力される。この時出力
信号C′は、まだ“1”の状態を保持しているので、ス
パイク・ノイズは発生しない。Furthermore, when input signal C changes from "1" to "0" and input signal B also changes from "1" to "0",
The input signal B passes through the AND gate 6→circuit 5 and is input to the main body 9 of the decoding circuit with strobe signal. At this time, since the output signal C' still maintains the "1" state, no spike noise is generated.
【0018】[0018]
【発明の効果】以上説明したように、本発明は、入力信
号とストローブ信号とが同時変化を起こしても、出力信
号にスパイク・ノイズを発生させないという効果を有す
る。As described above, the present invention has the effect of not generating spike noise in the output signal even if the input signal and the strobe signal change simultaneously.
【図1】本発明の一実施例のデコード回路を示すブロッ
ク図である。FIG. 1 is a block diagram showing a decoding circuit according to an embodiment of the present invention.
【図2】図1のデコード回路の各部の動作状態を示すタ
イミング図である。FIG. 2 is a timing diagram showing the operating state of each part of the decoding circuit of FIG. 1;
【図3】従来のストローブ信号付デコード回路を示すブ
ロック図である。FIG. 3 is a block diagram showing a conventional decoding circuit with a strobe signal.
【図4】図3の入力,出力のタイミング図である。FIG. 4 is a timing diagram of input and output in FIG. 3;
1,3,4,6 レベル検出回路2,5,7
遅延調整回路
8 インバータ1, 3, 4, 6 Level detection circuit 2, 5, 7
Delay adjustment circuit 8 Inverter
Claims (1)
れ行うレベル検出回路と、前記レベル検出回路の出力値
によってそれぞれ遅延時間を調整させる遅延調整回路と
、前記遅延調整回路の出力信号を入力とするデコード回
路本体と、前記デコード回路本体の出力信号を制御する
ストローブ信号入力端子とを備えることを特徴とするデ
コード回路。1. A level detection circuit that detects the level of a plurality of input signals, a delay adjustment circuit that adjusts delay time according to the output value of the level detection circuit, and an output signal of the delay adjustment circuit as input. A decoding circuit comprising: a decoding circuit body; and a strobe signal input terminal for controlling an output signal of the decoding circuit body.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40146390A JPH04213922A (en) | 1990-12-12 | 1990-12-12 | Decode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40146390A JPH04213922A (en) | 1990-12-12 | 1990-12-12 | Decode circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213922A true JPH04213922A (en) | 1992-08-05 |
Family
ID=18511288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40146390A Pending JPH04213922A (en) | 1990-12-12 | 1990-12-12 | Decode circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213922A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842044B1 (en) | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
-
1990
- 1990-12-12 JP JP40146390A patent/JPH04213922A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842044B1 (en) | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
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