JPH04213922A - デコード回路 - Google Patents
デコード回路Info
- Publication number
- JPH04213922A JPH04213922A JP40146390A JP40146390A JPH04213922A JP H04213922 A JPH04213922 A JP H04213922A JP 40146390 A JP40146390 A JP 40146390A JP 40146390 A JP40146390 A JP 40146390A JP H04213922 A JPH04213922 A JP H04213922A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- delay
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデコード回路に関し、特
にデジタル信号のストローブ信号付デコード回路に関す
る。
にデジタル信号のストローブ信号付デコード回路に関す
る。
【０００２】
【従来の技術】一般にストローブ信号付デコード回路の
出力は、フリップ・フロップのクロック信号，ラッチの
ゲート信号として用いられることが多く、スパイク・ノ
イズのない信号が要求される。
出力は、フリップ・フロップのクロック信号，ラッチの
ゲート信号として用いられることが多く、スパイク・ノ
イズのない信号が要求される。
【０００３】従来のストローブ信号付デコード回路の一
例を図３，その動作を説明するタイミング図を図４に示
す。
例を図３，その動作を説明するタイミング図を図４に示
す。
【０００４】図３において、ＮＡＮＤゲート３２〜３５
とインバータ３０，３１とにより構成されるデコード回
路を設け、前記デコード回路の出力信号を制御する回路
をＯＲゲート３６〜３９により構成している。
とインバータ３０，３１とにより構成されるデコード回
路を設け、前記デコード回路の出力信号を制御する回路
をＯＲゲート３６〜３９により構成している。
【０００５】入力信号Ｋ，Ｌの組合せにより、出力信号
Ｎ，Ｏ，Ｐ，Ｑ内の１本が選択される。また、入力信号
Ｍは本デコード回路の出力信号をイネーブル状態、もし
くはディセーブル状態にするためのストローブ信号であ
る。
Ｎ，Ｏ，Ｐ，Ｑ内の１本が選択される。また、入力信号
Ｍは本デコード回路の出力信号をイネーブル状態、もし
くはディセーブル状態にするためのストローブ信号であ
る。
【０００６】
【発明が解決しようとする課題】このような従来のスト
ローブ信号付デコード回路では、図４のタイミング図に
示すように、入力信号Ｋ，ストローブ信号Ｍ，もしくは
入力信号Ｌ，ストローブ信号Ｍが同時に変化を起こす場
合、そほ変化時間のずれにより、本来期待していない出
力にスパイク・ノイズ４０，４１が発生してしまい、デ
コード回路の後段にある回路が誤動作を起こすという問
題点があった。
ローブ信号付デコード回路では、図４のタイミング図に
示すように、入力信号Ｋ，ストローブ信号Ｍ，もしくは
入力信号Ｌ，ストローブ信号Ｍが同時に変化を起こす場
合、そほ変化時間のずれにより、本来期待していない出
力にスパイク・ノイズ４０，４１が発生してしまい、デ
コード回路の後段にある回路が誤動作を起こすという問
題点があった。
【０００７】本発明の目的は、入力信号とストローブ信
号が同時変化を起こしても、出力信号にスパイク・ノイ
ズが発生しないようにしたデコード回路を提供すること
にある。
号が同時変化を起こしても、出力信号にスパイク・ノイ
ズが発生しないようにしたデコード回路を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明のデコード回路の
構成は、複数の入力信号のレベル検出をそれぞれ行うレ
ベル検出回路と、前記レベル検出回路の出力値によって
それぞれ遅延時間を調整させる遅延調整回路と、前記遅
延調整回路の出力信号を入力とするデコード回路本体と
、前記デコード回路本体の出力信号を制御するストロー
ブ信号入力端子とを備えることを特徴とする。
構成は、複数の入力信号のレベル検出をそれぞれ行うレ
ベル検出回路と、前記レベル検出回路の出力値によって
それぞれ遅延時間を調整させる遅延調整回路と、前記遅
延調整回路の出力信号を入力とするデコード回路本体と
、前記デコード回路本体の出力信号を制御するストロー
ブ信号入力端子とを備えることを特徴とする。
【０００９】
【実施例】図１は本発明の一実施例のストローブ信号付
デコード回路のブロック図、図２は図１の動作を示すタ
イミング図である。
デコード回路のブロック図、図２は図１の動作を示すタ
イミング図である。
【００１０】図１において、入力信号Ａ，ＢはＡＮＤゲ
ート１，３，４，６からなるレベル検出回路に入力され
、遅延量γを持ったディレイ・ゲート１４とＯＲゲート
１５とからなる遅延調整回路７に入力される。前記レベ
ル検出回路１，３，４，６の出力信号は、遅延調整回路
２，５に入力され、前記遅延調整回路２，５の出力信号
Ａ′，Ｂ′がストローブ信号付デコード回路９のＤ，Ｅ
入力に入力され、前記遅延調整回路７の出力信号Ｃ′は
ストローブ信号付デコード回路本体９のストローブ信号
Ｆに入力される。
ート１，３，４，６からなるレベル検出回路に入力され
、遅延量γを持ったディレイ・ゲート１４とＯＲゲート
１５とからなる遅延調整回路７に入力される。前記レベ
ル検出回路１，３，４，６の出力信号は、遅延調整回路
２，５に入力され、前記遅延調整回路２，５の出力信号
Ａ′，Ｂ′がストローブ信号付デコード回路９のＤ，Ｅ
入力に入力され、前記遅延調整回路７の出力信号Ｃ′は
ストローブ信号付デコード回路本体９のストローブ信号
Ｆに入力される。
【００１１】遅延調整回路２は、遅延量βなるディレイ
・ゲート１１と、遅延量γなるディレイ・ゲート１０と
、ＯＲゲート１７とを有する。
・ゲート１１と、遅延量γなるディレイ・ゲート１０と
、ＯＲゲート１７とを有する。
【００１２】遅延調整回路５は、遅延量βなるディレイ
・ゲート１３と、遅延量γなるディレイ・ゲート１２と
、ＯＲゲート１６とを有する。
・ゲート１３と、遅延量γなるディレイ・ゲート１２と
、ＯＲゲート１６とを有する。
【００１３】また、遅延調整回路２，５，７を構成して
いるディレイ・ゲート１０，１１，１２，１３，１４は
それぞれα，β，α，β，γの遅延量を持ち、α＋β＜
γとなっている。
いるディレイ・ゲート１０，１１，１２，１３，１４は
それぞれα，β，α，β，γの遅延量を持ち、α＋β＜
γとなっている。
【００１４】以下、このストローブ信号付デコード回路
について、図２のタイミング図を用いて説明する。
について、図２のタイミング図を用いて説明する。
【００１５】図２において、図１の入力信号Ａ，Ｂ，Ｃ
，ディレイ・ゲート２，５，７の出力信号Ａ′，Ｂ′，
Ｃ′，デコード回路９の出力信号Ｇ，Ｈ，Ｉ，Ｊの各波
形が示されている。
，ディレイ・ゲート２，５，７の出力信号Ａ′，Ｂ′，
Ｃ′，デコード回路９の出力信号Ｇ，Ｈ，Ｉ，Ｊの各波
形が示されている。
【００１６】図２において、入力信号Ａが、“０”から
“１”に変化し、入力信号Ｃが“０”から“１”に変化
した時は、入力信号ＡはＡＮＤゲート１→回路２を通っ
てストローブ信号付デコード回路本体９に入力される。 このとき出力信号Ｃ′は、出力信号Ａ′が“０”から“
１”に変化するよりも前に“０”から“１”に変化して
いるので、出力信号Ｇ，Ｈ，Ｉ，Ｊはすべて“１”とな
り、スパイク・ノイズは発生しない。
“１”に変化し、入力信号Ｃが“０”から“１”に変化
した時は、入力信号ＡはＡＮＤゲート１→回路２を通っ
てストローブ信号付デコード回路本体９に入力される。 このとき出力信号Ｃ′は、出力信号Ａ′が“０”から“
１”に変化するよりも前に“０”から“１”に変化して
いるので、出力信号Ｇ，Ｈ，Ｉ，Ｊはすべて“１”とな
り、スパイク・ノイズは発生しない。
【００１７】また、入力信号Ｃが“１”から“０”に変
化し、入力信号Ｂも“１”から“０”に変化した時は、
入力信号ＢはＡＮＤゲート６→回路５を通ってストロー
ブ信号付デコード回路本体９に入力される。この時出力
信号Ｃ′は、まだ“１”の状態を保持しているので、ス
パイク・ノイズは発生しない。
化し、入力信号Ｂも“１”から“０”に変化した時は、
入力信号ＢはＡＮＤゲート６→回路５を通ってストロー
ブ信号付デコード回路本体９に入力される。この時出力
信号Ｃ′は、まだ“１”の状態を保持しているので、ス
パイク・ノイズは発生しない。
【００１８】
【発明の効果】以上説明したように、本発明は、入力信
号とストローブ信号とが同時変化を起こしても、出力信
号にスパイク・ノイズを発生させないという効果を有す
る。
号とストローブ信号とが同時変化を起こしても、出力信
号にスパイク・ノイズを発生させないという効果を有す
る。
【図１】本発明の一実施例のデコード回路を示すブロッ
ク図である。
ク図である。
【図２】図１のデコード回路の各部の動作状態を示すタ
イミング図である。
イミング図である。
【図３】従来のストローブ信号付デコード回路を示すブ
ロック図である。
ロック図である。
【図４】図３の入力，出力のタイミング図である。
１，３，４，６ レベル検出回路２，５，７
遅延調整回路 ８ インバータ
遅延調整回路 ８ インバータ
Claims (1)
- 【請求項１】 複数の入力信号のレベル検出をそれぞ
れ行うレベル検出回路と、前記レベル検出回路の出力値
によってそれぞれ遅延時間を調整させる遅延調整回路と
、前記遅延調整回路の出力信号を入力とするデコード回
路本体と、前記デコード回路本体の出力信号を制御する
ストローブ信号入力端子とを備えることを特徴とするデ
コード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40146390A JPH04213922A (ja) | 1990-12-12 | 1990-12-12 | デコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40146390A JPH04213922A (ja) | 1990-12-12 | 1990-12-12 | デコード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213922A true JPH04213922A (ja) | 1992-08-05 |
Family
ID=18511288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40146390A Pending JPH04213922A (ja) | 1990-12-12 | 1990-12-12 | デコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842044B1 (en) | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
-
1990
- 1990-12-12 JP JP40146390A patent/JPH04213922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842044B1 (en) | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
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