JPH04214290A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04214290A
JPH04214290A JP2401583A JP40158390A JPH04214290A JP H04214290 A JPH04214290 A JP H04214290A JP 2401583 A JP2401583 A JP 2401583A JP 40158390 A JP40158390 A JP 40158390A JP H04214290 A JPH04214290 A JP H04214290A
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JP
Japan
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output
internal
instruction signal
data
signal
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Withdrawn
Application number
JP2401583A
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Kazunari Inoue
一成 井上
Katsumi Dosaka
勝己 堂阪
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to DE4140846A priority patent/DE4140846C2/de
Publication of JPH04214290A publication Critical patent/JPH04214290A/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、データの書込および読出をランダムなシーケン
スで行なうことのできるランダム・アクセス・メモリに
関する。より特定的には、外部から与えられる書込指示
信号から内部書込指示信号を発生するためのバッファ回
路の改良に関する。
【０００２】
【従来の技術】半導体記憶装置の１つに、ランダムなシ
ーケンスでデータの書込および読出を行なうことのでき
るランダム・アクセス・メモリがある。このランダム・
アクセス・メモリは、コンピュータの主記憶メモリ、画
像処理用メモリとして幅広く利用されている。このラン
ダム・アクセス・メモリは、その記憶データのリフレッ
シュの必要性の有無に応じて大きく分けて、リフレッシ
ュ動作を必要としないスタティック・ランダム・アクセ
ス・メモリとリフレッシュ動作を必要とするダイナミッ
ク・ランダム・アクセス・メモリがある。この発明はス
タティック・ランダム・アクセス・メモリおよびダイナ
ミック・ランダム・アクセス・メモリいずれにも適用可
能であるが、以下の説明においてはダイナミック・ラン
ダム・アクセス・メモリについて説明する。
【０００３】図３はダイナミック・ランダム・アクセス
・メモリ１００の全体の構成の一例を示す図である。図
３において、ダイナミック・ランダム・アクセス・メモ
リ１００は、メモリセルＭＣが行および列からなるマト
リクス状に複数個配列されたメモリセルアレイ１と、ア
ドレス入力端子１５へ与えられる外部アドレスＡ０〜Ａ
ｎを受けて内部アドレスを生成するアドレスバッファ５
と、アドレスバッファ５からの内部行アドレスに応答し
てメモリセルアレイ１の１行を選択する行デコーダ２と
、アドレスバッファ５からの内部列アドレスに応答して
メモリセルアレイ１の１列を選択する列デコーダ４を含
む。このダイナミック・ランダム・アクセス・メモリ１
００は、さらに、メモリセルアレイ１の行デコーダ２に
より選択された１行のメモリセルのデータを検知し増幅
するセンスアンプと、列デコーダ４により選択された列
を内部データバス５０へ接続するＩ／Ｏゲートを含む。 ここで図３においては、センスアンプとＩ／Ｏゲートを
１つのブロック３として示す。
【０００４】ダイナミック・ランダム・アクセス・メモ
リ１００は、さらに、各種内部制御信号を発生するため
のバッファ回路６，７および８と、共通データバス５０
上の内部読出データから外部読出データＩＯｉを生成し
てデータ入出力端子１９へ与える出力バッファ９ａと、
データ入出力端子１９に与えられたデータＩＯｉから内
部書込データを生成して共通データバス５０上へ伝達す
る入力バッファ９ｂとを含む。
【０００５】バッファ回路６は、クロック入力端子１６
ａへ与えられる第１の動作タイミング規定信号であるロ
ーアドレスストローブ信号／ＲＡＳとクロック入力端子
１６ｂへ与えられる第２の動作タイミング規定信号であ
るコラムアドレスストローブ信号／ＣＡＳとに応答して
アドレスバッファ５とブロック３に含まれるセンスアン
プとをそれぞれ活性化するための内部制御信号を発生す
る。以下、バッファ回路６を内部クロック発生用バッフ
ァ回路と称す。
【０００６】バッファ回路７は、外部クロック入力端子
１７へ与えられる外部書込指示信号であるライトイネー
ブル信号／ＷＥと内部クロック発生用バッファ回路６か
らの内部制御信号／ΨＷとに応答して内部書込指示信号
ΨＷＥを発生して入力バッファ９ｂへ与える。以下この
バッファ回路７をライトイネーブル用バッファ回路と称
す。
【０００７】バッファ回路８は、外部クロック入力端子
１８へ与えられる外部出力指示信号であるアウトプット
イネーブル信号／ＯＥと内部クロック発生用バッファ回
路６からの内部制御信号／ΨＯとに応答して内部読出指
示信号ΨＯＥを発生して出力バッファ９ａへ与える。こ
の内部読出指示信号ΨＯＥおよび内部書込指示信号ΨＷ
Ｅはそれぞれ出力バッファ９ａおよび入力バッファ９ｂ
を活性状態に設定する。
【０００８】なお、図３においてはデータ入出力端子１
９は１ビットのデータの入出力を行なうように示されて
いる。しかしながら、このデータ入出力端子１９から複
数ビットのデータが入出力される構成であってもよい。 以下の説明においてはこのデータ入出力端子１９は１ビ
ット単位でデータ入出力を行なうとして説明する。次に
この図３に示すダイナミック・ランダム・アクセス・メ
モリの動作について説明する。
【０００９】外部クロック入力端子１６ａへ与えられる
第１の動作タイミング規定信号であるローアドレススト
ローブ信号／ＲＡＳが活性状態の“Ｌ”へ立下がること
によりダイナミック・ランダム・アクセス・メモリ１０
０はプリチャージ状態（または待機状態）からメモリ動
作サイクルへ入る。内部クロック発生用バッファ回路６
は、この外部からのローアドレスストローブ信号／ＲＡ
Ｓに応答してアドレスバッファ５を活性化する内部制御
信号を発生する。このとき、内部クロック発生用バッフ
ァ回路６はまた図３には明確に示していないが行デコー
ダ２を活性化する内部制御信号を発生する。アドレスバ
ッファ５は、この内部クロック発生用バッファ回路６か
らの内部制御信号に応答して、入力端子１５へ与えられ
たアドレスＡ０〜Ａｎを行アドレスとして取込み内部行
アドレスを生成して行デコーダ２へ与える。行デコーダ
２はこの内部行アドレスをデコードし、メモリセルアレ
イ１の対応の１行を選択する。次いで、内部クロック発
生用バッファ回路６からの内部制御信号に応答してブロ
ック３に含まれるセンスアンプが活性化され、この行デ
コーダ２により選択された１行のメモリセルのデータの
検知および増幅が行なわれる。
【００１０】次いで、外部クロック入力端子１６ｂへ与
えられる第２の動作タイミング規定信号であるコラムア
ドレスストローブ信号／ＣＡＳが活性状態の“Ｌ”に立
下がる。内部クロック発生用バッファ回路６はこの活性
状態のコラムアドレスストローブ信号／ＣＡＳに応答し
て列アドレスを取込むための内部制御信号を発生する。 このときまた内部クロック発生用バッファ回路６は列デ
コーダ４を活性化する内部制御信号をも発生する。アド
レスバッファ５はこの内部クロック発生用バッファ回路
６からの新たな内部制御信号に応答して、アドレス入力
端子１５へ与えられたアドレスＡ０〜Ａｎを列アドレス
として取込み、内部列アドレスを生成して列デコーダ４
へ与える。列デコーダ４は、この内部列アドレスに応答
してメモリセルアレイ１の１列を選択する信号を発生す
る。ブロック３に含まれるＩ／Ｏゲートの１つがこの列
デコーダ４からの列選択信号に応答し導通状態となり、
メモリセルアレイ１の列デコーダ４により選択された列
が共通データバス５０に接続される。この上述の一連の
動作によりメモリセルアレイ１内のメモリセルの選択動
作が完了する。
【００１１】データ読出時においては、出力バッファ９
ａが内部読出指示信号ΨＯＥに応答して活性化され、共
通データバス５０に伝達された選択メモリセルのデータ
から外部読出データを生成しデータ入出力端子１９へ伝
達する。このデータの出力動作の有無は、外部クロック
入力端子１８へ与えられる外部からの読出指示信号／Ｏ
Ｅにより設定される。アウトプットイネーブル用バッフ
ァ回路８は、内部クロック発生用バッファ回路６からの
内部制御信号／ΨＯと外部クロック入力端子１８に与え
られる外部からの読出指示信号／ＯＥとに応答して内部
読出指示信号ΨＯＥを発生する。この内部制御信号／Ψ
Ｏは、外部クロック入力端子１６ａおよび１６ｂへ与え
られるローアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳがともに活性状態と
なったときに内部クロック発生用バッファ回路６から発
生される。
【００１２】データの書込時においては、入力バッファ
９ｂが、ライトイネーブル用バッファ回路７からの内部
書込指示信号ΨＷＥに応答して活性化され、データ入出
力端子１９へ与えられたデータから内部書込データを生
成して共通データバス５０上へ伝達する。この共通デー
タバス５０上のデータはブロック３のＩ／Ｏゲートを介
して、列デコーダ４により指定されたメモリセル１内の
列上へ伝達され、これにより行デコーダ２および列デコ
ーダ４により選択されたメモリセルへのデータの書込が
行なわれる。内部書込指示信号ΨＷＥは、外部クロック
入力端子１７へ与えられる外部書込指示信号／ＷＥと内
部クロック発生用バッファ回路６からの内部制御信号／
ΨＷとに応答して発生される。内部制御信号／ΨＷは、
外部クロック入力端子１６ａおよび１６ｂへ与えられる
ストローブ信号／ＲＡＳおよび／ＣＡＳがともに活性状
態の“Ｌ”となったときに発生される。この内部書込指
示信号ΨＷＥの活性状態への移行タイミングは、外部ク
ロック入力端子１６ｂへ与えられるコラムアドレススト
ローブ信号／ＣＡＳと外部クロック入力端子１７へ与え
られる書込指示信号／ＷＥのうちの遅い方の活性化への
移行タイミングにより決定される。信号／ＣＡＳよりも
先に信号／ＷＥが活性状態となる動作モードはアーリ・
ライト・サイクルと呼ばれる。
【００１３】上述のように、データの入力および出力を
共通の端子１９を介して行なう構成の場合、外部からの
書込指示信号／ＷＥおよび読出指示信号／ＯＥを用いる
ことにより、このダイナミック・ランダム・アクセス・
メモリ１００からの読出されたデータと入力出力端子１
９へ与えられた書込データとの衝突を防止することがで
きる。また、より確実にこの書込データと読出データの
衝突を防止するために、ライトイネーブル用バッファ回
路７は、内部書込指示信号ΨＷＥをアウトプットイネー
ブル用バッファ回路８へ与え、このアウトプットイネー
ブル用バッファ回路８の出力をディスエーブル状態（非
活性状態）に設定する。次に、このライトイネーブル用
バッファ回路７とアウトプットイネーブル用バッファ回
路８の構成および動作について図４を参照して説明する
。
【００１４】図４はライトイネーブル用バッファ回路７
およびアウトプットイネーブル用バッファ回路８の構成
を概略的に示すブロック図である。図４において、ライ
トイネーブル用バッファ回路７は、外部クロック入力端
子１７へ与えられる書込指示信号／ＷＥと内部クロック
発生用バッファ回路６からの内部制御信号／ΨＷとを受
けて第１の内部書込指示信号ΨＷＥ′を発生するゲート
回路７１と、第１の内部書込指示信号ΨＷＥ′の活性状
態に応答して所定期間活性状態となる第２の書込指示信
号ΨＷＥを発生するΨＷＥ発生回路７２とを含む。
【００１５】アウトプットイネーブル用バッファ回路８
は、外部クロック入力端子１８に与えられる出力指示信
号／ＯＥと内部クロック発生用バッファ回路６から発生
される内部制御信号／ΨＯとに応答して第１の内部出力
指示信号ΨＯＥ′を発生するゲート回路８１と、第１の
内部出力指示信号ΨＯＥ′に応答して第２の内部出力指
示信号ΨＯＥを発生するΨＯＥ発生回路８２とを含む。 このΨＯＥ発生回路８２は第１の内部出力指示信号ΨＯ
Ｅ′の立上がりに応答して所定期間活性状態となるパル
ス信号を発生する。また、このΨＯＥ発生回路８２は、
ΨＷＥ発生回路７２からの第２の書込指示信号ΨＷＥに
応答して出力ディスエーブル状態とされる。ここで出力
ディスエーブル状態とは、この第２の読出指示信号ΨＯ
Ｅが非活性状態の“Ｌ”に設定される状態を示す。次に
このライトイネーブル用バッファ回路７およびアウトプ
ットイネーブル用バッファ回路８の動作について説明す
る。
【００１６】図５はデータ読出時におけるこのバッファ
回路７および８の動作を示す信号波形図である。以下、
図４および図５を参照してデータ読出時における動作に
ついて説明する。外部からのローアドレスストローブ信
号／ＲＡＳが活性状態の“Ｌ”に移行することにより、
ダイナミック・ランダム・アクセス・メモリのメモリサ
イクルが開始される。ここで、図５においては、このダ
イナミック・ランダム・アクセス・メモリの外部の信号
をその信号の前にｅｘｔを付して示している。この外部
からのローアドレスストローブ信号ｅｘｔ／ＲＡＳによ
りメモリセルアレイ１（図３参照）における１行のメモ
リセルの選択およびこの１行のメモリセルデータの検知
および増幅が行なわれた後、外部からのコラムアドレス
ストローブ信号ｅｘｔ／ＣＡＳが活性状態になる。
【００１７】この外部からのコラムアドレスストローブ
信号ｅｘｔ／ＣＡＳが“Ｌ”へ立下がることにより、内
部制御信号／ΨＯが活性状態の“Ｌ”へ立下がる。すな
わち、通常、データの読出はメモリセルアレイ１におけ
るメモリセルの選択動作完了後に行なわれるため、この
外部からの信号／ＲＡＳおよび／ＣＡＳがともに活性状
態の“Ｌ”となるまで内部制御信号／ΨＯは活性状態（
“Ｌ”レベル）としないのが普通である。この内部制御
信号／ΨＯと外部クロック入力端子１８へ与えられる出
力指示信号／ＯＥとがともに“Ｌ”となると、ゲート回
路８１からの第１の出力指示信号ΨＯＥ′が“Ｈ”に立
上がる。データ読出モード時においては外部クロック入
力端子１７へ与えられる書込指示信号／ＷＥは非活性状
態の“Ｈ”レベルにある。そのため、第１および第２の
書込指示信号ΨＷＥ′およびΨＷＥはともに“Ｌ”にあ
る。
【００１８】ΨＯＥ発生回路８２は、この“Ｌ”の第２
の書込指示信号ΨＷＥと“Ｈ”の第１の内部出力指示信
号ΨＯＥ′とに応答して作動状態とされる。ΨＯＥ発生
回路８２はこの第１の出力指示信号ΨＯＥ′を増幅し、
第２の内部出力指示信号ΨＯＥを出力する。出力バッフ
ァ９ａはこの第２の出力指示信号ΨＯＥ′に応答して活
性化され、共通データバス５０上に与えられたデータか
ら外部出力データを生成し、データ入出力端子１９へ与
える。これにより、データ入出力端子１９からは有効な
出力データｅｘｔＩＯｉが出力される。１つのメモリサ
イクルが完了し、コラムアドレスストローブ信号／ＣＡ
Ｓが“Ｈ”へ立上がると内部制御信号／ΨＯが“Ｈ”に
立下がり、第１および第２の出力指示信号ΨＯＥ′およ
びΨＯＥがともに非活性状態の“Ｌ”に立下がる。これ
により出力バッファ９ａは非活性状態となり、その出力
をハイインピーダンス状態に設定する。
【００１９】次に、データ書込時におけるバッファ回路
７および８の動作についてその動作波形図である図６を
参照して説明する。外部からのローアドレスストローブ
信号ｅｘｔ／ＲＡＳの立下がりによりメモリサイクルが
開始され、メモリセルアレイ１においてメモリセルが選
択されるまではデータ読出時と同じ動作が行なわれる。 外部からのコラムアドレスストローブ信号ｅｘｔ／ＣＡ
Ｓが“Ｌ”に立下がると、内部クロック発生用バッファ
は回路６からは書込用の内部制御信号／ΨＷが発生され
る。ゲート回路７１は、外部クロック入力端子１７へ与
えられる書込指示信号ｅｘｔ／ＷＥとこの内部制御信号
／ΨＷがともに“Ｌ”となると第１の書込指示信号ΨＷ
Ｅ′を活性状態の“Ｈ”に立上げる。ここで図６におい
ては、外部からの書込指示信号ｅｘｔ／ＷＥが外部から
のコラムアドレスストローブ信号ｅｘｔ／ＣＡＳよりも
先に立下がっている場合が示されている。このデータの
書込タイミングは、前述のごとく外部からの信号ｅｘｔ
／ＣＡＳおよびｅｘｔ／ＷＥの遅い方の立下がりにより
決定される。一般にデータ入出力端子がデータ入力とデ
ータ出力とに対し共用されている場合には、この外部か
らの書込指示信号ｅｘｔ／ＷＥが外部からのコラムアド
レスストローブ信号ｅｘｔ／ＣＡＳより先に立下がるよ
うにタイミング設定される。
【００２０】ΨＷＥ発生回路７２は、第１の書込指示信
号ΨＷＥ′の立上がりに応答して所定時間持続する書込
パルスすなわち第２の内部書込指示信号ΨＷＥを発生す
る。これにより入力バッファ９ｂが活性化され、データ
入出力端子１９へ与えられていたデータＩＯｉを取込み
内部書込データを生成して共通データバス５０上へ伝達
する。
【００２１】第２の内部書込指示信号ΨＷＥはまたΨＯ
Ｅ発生回路８２の制御入力に与えられ、このΨＯＥ発生
回路８２を出力ディスエーブル状態とし、第２の内部出
力指示信号ΨＯＥの発生を禁止する。これにより出力バ
ッファ９ａは出力ハイインピーダンス状態に設定され、
データ入出力端子１９における書込データが出力バッフ
ァ９ａの出力により悪影響を受けないようにされる。
【００２２】内部書込データは選択列を介して選択メモ
リセルへ書込まれる。この後、信号／ＲＡＳおよび／Ｃ
ＡＳが“Ｈ”に立上がりデータ書込サイクルが完了する
。
【００２３】上述のような内部書込指示信号により内部
出力指示信号の発生を禁止する構成に代えて、内部書込
指示信号を出力バッファへ与え、この内部書込指示信号
によりデータ出力バッファのデータ出力を禁止する構成
も用いられる。
【００２４】図７は、従来のデータ出力バッファの他の
構成を示す図である。図７において、データ出力バッフ
ァ９０は、初段のゲート回路Ｇ１およびＧ２と出力段の
出力トランジスタＯＴ１およびＯＴ２を含む。ゲート回
路Ｇ１は、内部読出データΦと第１の読出指示信号ΨＷ
Ｅ′とインバータＩＶ６の出力とを受ける。インバータ
ＩＶ６は、第２の内部出力指示信号ΨＯＥを反転する。 このゲート回路Ｇ１はその入力がすべて“Ｌ”のときに
のみ“Ｈ”の信号を出力する。ゲート回路Ｇ２は、イン
バータＩＶ３の出力とインバータＩＶ６の出力と第１の
内部書込指示信号ΨＷＥ′を受ける。インバータＩＶ３
は内部読出データΦを反転する。このゲート回路Ｇ２は
その入力がすべて“Ｌ”のときにのみ“Ｈ”の信号を出
力する。内部読出データΦはメモリセルアレイ１におい
て行デコーダ２および列デコーダ４により選択されたメ
モリセルから読出されて共通バス５０上に伝達されたデ
ータである。
【００２５】ゲート回路Ｇ１の出力はインバータＩＶ１
およびＩＶ２を介して出力トランジスタＯＴ１のゲート
へ与えられる。ゲート回路Ｇ２の出力はインバータＩＶ
４およびＩＶ５を介して出力トランジスタＯＴ２のゲー
トへ伝達される。インバータＩＶ１およびＩＶ２ならび
にインバータＩＶ４およびＩＶ５はそれぞれバッファを
構成する。
【００２６】出力トランジスタＯＴ１はその一方導通端
子が動作電源電位Ｖｃｃに接続され、その他方導通端子
がデータ入出力端子１９に接続される。出力トランジス
タＯＴ２はその一方導通端子がデータ入出力端子１９に
接続され、その他方導通端子がたとえば接地電位である
他方電源電位Ｖｓｓに接続される。次に動作について説
明する。
【００２７】データ読出時においては、第１の内部書込
指示信号ΨＷＥ′は“Ｌ”、第２の内部読出指示信号Ψ
ＯＥは“Ｈ”となる。したがって、インバータＩＶ６の
出力は“Ｌ”となる。これにより、ゲート回路Ｇ１およ
びＧ２はそれぞれイネーブル状態とされ、ゲート回路Ｇ
１およびＧ２はインバータとして動作する。今内部読出
データΦが“０”であれば、ゲート回路Ｇ１の出力は“
１”（“Ｈ”）となり、ゲート回路Ｇ２の出力は“０”
（“Ｌ”）となる。インバータＩＶ１およびＩＶ２は、
互いに縦続接続されており、ゲート回路Ｇ１の出力をバ
ッファ処理して出力トランジスタＯＴ１のゲートへ伝達
する。ゲート回路Ｇ１の出力は今、“Ｈ”のため、出力
トランジスタＯＴ１はオン状態となる。一方、ゲート回
路Ｇ２の出力は“Ｌ”であり、このゲート回路Ｇ２の出
力をインバータＩＶ４およびＩＶ５を介してそのゲート
に受ける出力トランジスタＯＴ２はオフ状態となる。こ
れによりデータ入出力端子１９へは出力トランジスタＯ
Ｔ１を介して動作電源電位Ｖｃｃから“Ｈ”の信号が伝
達される。
【００２８】内部読出データΦが“１”の場合、出力ト
ランジスタＯＴ１がオフ状態、出力トランジスタＯＴ２
がオン状態となり、データ入出力端子１９はこの出力ト
ランジスタＯＴ２を介して他方電源電位Ｖｓｓレベルへ
放電され、これにより、データ入出力端子１９の信号電
位が“Ｌ”となる。
【００２９】ここで、内部読出データΦとデータ入出力
端子１９へ伝達される外部読出データＩＯｉとはその論
理が反転している。これはダイナミック・ランダム・ア
クセス・メモリにおいてはビット線は相補ビット線対を
構成しており、共通データバス５０も相補信号線対から
なっており、その負論理の信号線（書込データと論理が
反転した信号が伝達される信号線）上のデータを出力バ
ッファ９０は受けているためである。
【００３０】データ書込時においては、内部書込指示信
号ΨＷＥ′が“Ｈ”、内部読出指示信号ΨＯＥは“Ｌ”
である。したがってゲート回路Ｇ１およびＧ２はともに
出力ディスエーブル状態とされ、その出力信号レベルは
内部読出データΦの論理にかかわらず“Ｌ”に設定され
る。これにより出力トランジスタＯＴ１およびＯＴ２は
ともにオフ状態となり、このデータ出力バッファ９０の
出力ノードはハイインピーダンス状態となる。これによ
り共通データバス５０上に伝達されたデータとデータ入
出力端子１９へ伝達された書込データとの衝突が防止さ
れ、確実なデータの書込が図られている。
【００３１】
【発明が解決しようとする課題】図８は、データ出力バ
ッファ９ａ（９０）の出力部の構成を概略的に示す図で
ある。ここで、データ出力バッファ９ａの具体的構成に
ついて明確に示していないが図７において内部書込指示
信号ΨＷＥ′を伝達する信号経路を省略すればこのデー
タ出力バッファ９ａの回路構成が得られる。ダイナミッ
ク・ランダム・アクセス・メモリは実使用時においては
、コンピュータの主記憶装置などとして用いられる。 データ入出力端子１９は、信号配線１５０を介してコン
ピュータなどの外部機器と接続される。この信号配線１
５０には当然のごとく配線容量などの寄生容量２００が
存在する。出力バッファ９ａ（９０）が読出データをデ
ータ入出力端子１９へ伝達するということは、この信号
配線１５０に付随する寄生容量２００を充放電すること
と等価である。出力バッファ９ａ（９０）から“Ｈ”の
データが読出された場合、この寄生容量２００が出力ト
ランジスタＯＴ１を介して動作電源電位Ｖｃｃより充電
される。出力バッファ９ａ（９０）が“Ｌ”のデータを
出力する場合、この寄生容量２００の充電電荷が出力ト
ランジスタＯＴ２を介してたとえば接地電位である他方
電源電位Ｖｓｓに放電される。ダイナミック・ランダム
・アクセス・メモリのデータ読出を高速で行なうために
は、この寄生容量２００の充放電を高速で行なう必要が
ある。この寄生容量２００の充電電荷の放電は、他方電
源電位Ｖｓｓへ行なわれる。この他方電源電位Ｖｓｓ（
以下単に接地電位と称す）Ｖｓｓは、図３に示すように
このダイナミック・ランダム・アクセス・メモリ１００
内のすべての回路共通に利用される。すなわち、この接
地線は端子１５５により、外部から接地電位Ｖｓｓに設
定される。この接地線は配線抵抗を有している。寄生容
量２００の充電電荷はこの接地線上へ放電される。した
がってこの寄生容量２００の放電電荷により、接地線の
電位が浮上がり、この寄生容量２００放電時におけるノ
イズとなってデータ読出時にデータ書込を行なうなどの
誤動作を引起こす原因となる。この接地線の浮上がりは
、ダイナミック・ランダム・アクセス・メモリがデータ
の入出力を１ビット単位で行なう×１ビット構成ではな
く、４ビット単位でデータの入出力を行なう×４ビット
構成、×８ビット構成、また×１６ビット構成の多ビッ
ト入出力デバイスほど一度に放電される電荷量が大きく
なり、その浮上がりの度合いが顕著となる。このデータ
出力時におけるノイズ（接地線の電位の浮上がり）によ
る誤動作について以下により詳細に説明する。
【００３２】図９において、内部クロック発生用バッフ
ァ回路６、ライトイネーブル用バッファ回路７、および
データ出力バッファ９ａなどの各バッファ回路は接地線
１６０を共有している。この接地線１６０上には、デー
タ出力バッファ９ａからの放電電流Ｉ流れる。外部クロ
ック発生用バッファ回路６は、図３に示すように、外部
クロック入力端子１６ａおよび１６ｂへそれぞれ与えら
れるローアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳを受けている。また図
４に示すようにライトイネーブル用バッファ回路７は、
外部クロック入力端子１７へ与えられる外部からの書込
指示信号／ＷＥを受けている。通常、ダイナミック・ラ
ンダム・アクセス・メモリは、ＴＴＬ（トランジスタ・
トランジスタ・ロジック）で構成される外部装置（ＣＰ
Ｕ、コントローラ等）との整合性をとるため、その信号
入出力レベルはＴＴＬレベルに設定される。このＴＴＬ
レベルは、“Ｈ”が２．５Ｖ程度以上であり、“Ｌ”が
０．５Ｖ程度以下である。
【００３３】図４に示すように、ライトイネーブル用バ
ッファ回路７のゲート回路７１は、外部から与えられる
書込指示信号／ＷＥ（ｅｘｔ／ＷＥ）と内部制御信号／
ΨＷとを受ける。外部からの書込指示信号／ＷＥは、前
述のようにＴＴＬレベルの信号であり、ゲート回路７１
の入力論理しきい値がＴＴＬレベルに設定される。この
入力論理しきい値は、動作電源電位Ｖｃｃと他方電源電
位Ｖｓｓとの差を決定因子として含む。正常時には、す
なわち、他方電源電位Ｖｓｓが０Ｖのときには、図１０
に示すように、約２．５Ｖ以上は“Ｈ”、約０．５Ｖ以
下を“Ｌ”と判定するようにゲート回路７１はその入力
論理値が設定される。今、図１０に示すように、データ
出力バッファ９ａの放電により、この他方電源電位Ｖｓ
ｓがΔＶ１上昇し、Ｖｓｓ１になった場合を考える。こ
の場合、そのゲート回路７１の入力論理しきい値も応じ
て高電位側へシフトし、その“Ｈ”レベルを示す基準信
号電位Ｈ′および“Ｌ”レベルを示す基準信号電位Ｌ′
も応じて高電位側へシフトする。この場合、信号電位Ｌ
′は正常時のＴＴＬレベルの“Ｈ”と“Ｌ”との間に上
昇する。このとき、ゲート回路７１は、データ読出時に
おいて“Ｈ”にある信号／ＷＥを“Ｌ”と判定し、その
出力信号である第１の内部書込指示信号ΨＷＥ′を瞬間
的に“Ｈ”レベルに立上げることが考えられる。
【００３４】また、この接地線１６０の電位上昇が図１
０に示すようにΔＶ２となり電位ＶｓｓがＶｓｓ２とな
ったとき、このゲート回路７１の“Ｈ”および“Ｌ”を
判定する信号電位がＨ″およびＬ″となった場合、この
信号電位Ｌ″の電位レベルは正常時のＴＴＬレベルの“
Ｈ”よりも高いレベルにある。この場合、ゲート回路７
１は、その入力信号／ＷＥおよび／ΨＷをともに“Ｌ”
と判定し、その第１の内部書込指示信号ΨＷＥ′を“Ｈ
”に立上げる。このような第１内部書込指示信号ΨＷＥ
′にノイズが発生した場合のデータ出力動作について以
下に説明する。
【００３５】図１１は、第１の内部書込指示信号ΨＷＥ
′にグリッチが発生した場合のデータ読出動作を示す信
号波形図である。図１１において、外部からのコラムア
ドレスストローブ信号／ＣＡＳ（ｅｘｔ／ＣＡＳ）が“
Ｌ”に立下がると内部制御信号／Ψ０が発生される。 この内部制御信号／Ψ０と外部からの出力指示信号／Ｏ
Ｅ（ｅｘｔ／ＯＥ）がともに“Ｌ”となると、ゲート回
路８１からは第１の出力指示信号ΨＯＥ′が発生される
。ΨＯＥ発生回路８２はこの第１の出力指示信号ΨＯＥ
′に応答して第２の内部出力指示信号ΨＯＥを発生する
。この第２の内部出力指示信号ΨＯＥにより出力バッフ
ァ９ａが活性化され、データ入出力端子１９には出力デ
ータＩＯｉ（ｅｘｔＩＯｉ）が出力される。この出力バ
ッファ９ａの動作により、“Ｌ”のデータが出力される
場合、図８に示すように、寄生容量２００の放電が行な
われ、接地線１６０の電位が上昇する。この接地線１６
０の電位の浮上がりにより、前述のごとく第１の内部書
込指示信号ΨＷＥ′にグリッヂＡが発生する。
【００３６】ΨＷＥ発生回路７２は、この第１の内部書
込指示信号ΨＷＥ′の立上がりエッジに応答して所定の
時間幅ｔ１を有する第２の内部書込指示信号ΨＷＥを発
生する。したがって、この第１の書込指示信号ΨＷＥ′
のグリッヂＡのレベルがごくわずかであったとしても、
ΨＷＥ発生回路７２はこのグリッヂに応答して所定の時
間幅ｔ１を有する第２の内部書込指示信号ΨＷＥを発生
する。
【００３７】アウトプットイネーブル用バッファ回路８
が図４に示す構成を有している場合、この第２の内部書
込指示信号ΨＷＥに応答して、ΨＯＥ発生回路８２がリ
セットされ第２の内部出力指示信号ΨＯＥは“Ｌ”レベ
ルに立下がる。これにより、入力バッファ９ｂが動作し
、一方、出力バッファ９ａはその出力がハイインピーダ
ンス状態となる。この場合、データ入出力端子１９に現
れた読出データは十分な時間（たとえば仕様で設定され
たデータホールドタイム）保持されず、ごくわずかな時
間のみ保持されるため、正確なデータ読出を行なうこと
ができなくなるという問題が生じる。
【００３８】また、この図４に示すようにΨＯＥ発生回
路８２をリセットするのではなく、図７に示すような出
力バッファ９０の構成の場合、たとえ第２の内部出力指
示信号ΨＯＥが発生されていても、この第１の内部書込
指示信号ΨＷＥ′のグリッヂＡにより、ゲート回路Ｇ１
およびＧ２がその間出力ディスエーブル状態となり、こ
のデータ出力バッファ９０の出力はハイインピーダンス
状態となる。これにより、この第１の内部書込指示信号
ΨＷＥ′のグリッヂＡの期間がわずかであっても図７に
示す構成の場合においても、その期間はデータ出力バッ
ファ９０は出力ハイインピーダンス状態となり、正確な
データの読出を行なうことができなくなるという問題が
生じる。
【００３９】また、グリッヂＡによりデータ書込系が動
作し、データ入出力端子１９の不安定なデータを選択メ
モリセルへ書込むため、記憶データの破壊が生じること
もある。
【００４０】上述のような第１の内部書込指示信号ΨＷ
Ｅ′のグリッヂＡによる誤動作を防止するために、図１
２に示すようなライトイネーブル用バッファ回路の構成
が用いられることもある。この図１２に示すライトイネ
ーブル用バッファ回路１７０は、一般にスタテック・ラ
ンダム・アクセス・メモリにおいて用いられている。
【００４１】図１２は従来のライトイネーブル用バッフ
ァ回路の他の構成例を示す図である。この図１２に示す
ライトイネーブル用バッファ回路の構成要素と図４に示
すライトイネーブル用バッファ回路の対応する構成要素
には同一の参照番号を付している。図１２において、ラ
イトイネーブル用バッファ回路１７０は、ゲート回路７
１の出力を所定時間遅延する遅延回路１７５と、ゲート
回路７１の出力と遅延回路１７５の出力を受けるゲート
回路７３と、ゲート回路７３の出力を受けるインバータ
７４を含む。インバータ７４から第１の内部書込指示信
号ΨＷＥ′が発生される。ゲート回路７３は、その両入
力がともに“Ｈ”のときにのみ“Ｌ”の信号を出力する
。次にこの図１２に示すライトイネーブル用バッファ回
路１７０の動作を、その動作波形図である図１３を参照
して説明する。
【００４２】外部クロック入力端子１７へ与えられる外
部書込指示信号／ＷＥ（ｅｘｔ／ＷＥ）はデータ書込時
において“Ｌ”に設定される。この後、メモリセルアレ
イにおけるメモリセルの選択動作の完了後、外部からの
コラムアドレスストローブ信号／ＣＡＳ（ｅｘｔ／ＣＡ
Ｓ）が“Ｌ”に立下がる。この外部からのコラムアドレ
スストローブ信号／ＣＡＳの“Ｌ”への立下がりに応答
して内部制御信号／ΨＷが“Ｌ”に立下がる。これによ
り、ゲート回路７１の出力は“Ｈ”に立上がる。遅延回
路１７５の出力は、このゲート回路７１の出力より時間
Ｔだけ経過後“Ｈ”に立上がる。ゲート回路７３はその
両入力がともに“Ｈ”となったときに“Ｌ”の信号を出
力する。インバータ回路７４はゲート回路７３の出力を
反転している。したがって、この信号／ＣＡＳが“Ｌ”
に立下がってから時間ｔ２経過後第１の内部書込指示信
号ΨＷＥ′が“Ｈ”に立上がる。ここで、図１３におい
て時間Ｔは時間ｔ２以下である。この図１３において時
間ｔ２が時間Ｔよりもかなり長く示されているが、これ
はゲート回路７３およびインバータ回路７４における遅
延時間を誇張して示しているためである。
【００４３】この図１２に示す回路構成においてデータ
読出においては、クロック入力端子１７へ与えられる外
部書込指示信号／ＷＥは“Ｈ”であり、ゲート回路７１
の出力は“Ｌ”である。今このゲート回路７１の出力に
、データ読出動作によりグリッヂが発生した場合の動作
をその動作波形図である図１４を参照して説明する。
【００４４】図１４において、時刻Ｔａにおいてゲート
回路７１の出力にグリッヂＡが発生した場合を考える。 このグリッヂＡは遅延回路１７５により時間Ｔだけ遅延
される。したがって遅延回路１７５の出力のグリッヂＡ
′は時刻Ｔａに表われる。ゲート回路７３の出力はゲー
ト回路７１の出力と遅延回路１７５の出力がともに“Ｈ
”のときにのみ“Ｌ”となる。したがって、ゲート回路
７３の出力はたとえゲート回路７１の出力にグリッヂＡ
が発生したとしても、そのレベルは“Ｈ”となり、第１
の内部書込指示信号ΨＷＥ′は“Ｌ”のままである。
【００４５】このように遅延回路１７５を設けることに
より、グリッヂによる誤動作を防止することが図られる
。しかしながら、この図１２に示す回路構成の場合、第
１の内部書込指示信号ΨＷＥ′は、データ書込動作時に
おいては、内部からのコラムアドレスストローブ信号／
ＣＡＳ（ｅｘｔ／ＣＡＳ）が“Ｌ”となってから時間ｔ
２経過した後に発生されている。第２の内部書込指示信
号ΨＷＥはこの第１の内部書込指示信号ΨＷＥ′に応答
して所定の時間幅だけ発生される。このため、データ書
込に要する時間が長くなるという問題が生じる。特に、
高速なダイナミック・ランダム・アクセス・メモリにお
いては、１つのサイクルタイムが短くなるため、この外
部からの書込指示信号／ＷＥの“Ｌ”の期間も短くされ
る。この場合、十分なパルス幅を有する第２の内部書込
指示信号ΨＷＥを発生するためにはそのタイミング設定
が極めて困難となり、また、この書込パルス幅を短くす
れば、確実なデータ書込を行なうことができなくなる。
【００４６】データ読出時において書込データのノイズ
が読出動作に及ぼす悪影響を防止する構成は、特開昭６
１−６８７９６号公報に示されている。この先行技術は
、データ読出動作時においては、データ書込バッファ回
路の出力が記憶装置内部へ伝達されないようにする書込
制御回路を備える。この書込制御回路へ与えられる書込
制御信号は読出時においてのみこの書込制御回路を作動
状態とし、データ書込時においては、不作動状態として
いる。しかしながら、この先行技術においては、データ
読出時にデータ出力バッファが、内部書込指示信号によ
り出力ハイインピーダンス状態となるのを防止するため
の構成は何ら示していない。また、この先行技術は、デ
ータ読出動作によりこの書込制御信号に発生するグリッ
ヂについては何ら考慮していない。
【００４７】この発明の目的は上述の従来の半導体記憶
装置の有する欠点を除去する高信頼性の半導体記憶装置
を提供することである。
【００４８】この発明の他の目的は、データ読出動作時
において、書込速度を犠牲にすることなく確実に内部書
込指示信号を非活性状態に維持することのできるライト
イネーブル用バッファ回路を備えた半導体記憶装置を提
供することである。
【００４９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部から与えられる動作タイミング規定信号
に応答して複数の内部クロック信号を発生する内部クロ
ック発生手段と、外部から与えられるアドレス信号と内
部クロック発生手段からの第１の内部クロック信号とに
応答してメモリセルアレイから対応のメモリセルを選択
する選択手段を含む。メモリセルアレイは、行および列
からなるマトリクス状に配列された複数のメモリセルを
含む。
【００５０】この発明による半導体記憶装置は、さらに
内部クロック発生手段からの第２の内部クロック信号と
外部から与えられる出力指示信号とに応答して内部出力
指示信号を発生する内部出力指示信号発生手段と、この
内部出力指示信号に応答して活性化され、選択手段によ
り選択されたメモリセルから読出されたデータを装置外
部へ出力する出力手段と、内部クロック発生手段からの
第３の内部クロック信号と外部からの書込指示信号に応
答して内部書込指示信号を発生する内部書込指示信号発
生手段と、この内部書込指示信号に応答して活性化され
、メモリセルアレイ内の選択手段により選択されたメモ
リセルへの書込のために、外部から与えられる書込デー
タから内部書込データを生成する入力手段を備える。
【００５１】この内部書込指示信号発生手段は、内部出
力指示信号に応答してこの内部書込指示信号の発生を禁
止する手段を含む。
【００５２】
【作用】データ読出時においては、内部読出信号が発生
される。内部書込指示信号発生手段は、この発生された
内部読出指示信号に応答してこの内部書込指示信号の発
生が禁止される。これにより、データ読出中にデータ出
力によりノイズが発生したとしても、確実に内部書込指
示信号は非活性状態に維持されてデータ入出力バッファ
の誤動作を確実に防止する。
【００５３】
【発明の実施例】図１はこの発明の一実施例であるライ
トイネーブル用バッファ回路７およびアウトプットイネ
ーブル用バッファ回路８の構成を示すブロック図である
。この図１において図４に示す従来のバッファ回路と対
応する構成要素には同一の参照番号を付している。図１
において、ライトイネーブル用バッファ回路７は、外部
クロック入力端子１７へ与えられる外部書込指示信号ｅ
ｘｔ／ＷＥとアウトプットイネーブル用バッファ回路８
からの第１の内部出力指示信号ΨＯＥ′と内部クロック
発生用バッファ回路６からの内部制御信号／ΨＷとを受
ける初段のゲート回路７００と、この初段のゲート回路
７００からの第１の内部書込指示信号ΨＷＥ′に応答し
て所定の時間持続するパルス状の第２の内部書込指示信
号ΨＷＥを発生するΨＷＥ発生回路７２を含む。アウト
プットイネーブル用バッファ回路８は、図４に示す従来
のアウトプットイネーブル用バッファ回路８と同一の構
成を有しており、ゲート回路８１およびΨＯＥ発生回路
８２を含む。この図１に示す回路の動作は図５および図
６に示す動作波形図と同様であるが、以下に簡単にこの
データ読出時および書込時の動作について説明する。
【００５４】まずデータ読出時の動作について説明する
。内部制御信号／ΨＯは外部から与えられる動作タイミ
ング規定信号であるストローブ信号／ＲＡＳおよび／Ｃ
ＡＳがともに活性状態の“Ｌ”となると“Ｌ”へ立下が
る。ゲート回路８１は、この外部クロック入力端子１８
へ与えられる出力指示信号ｅｘｔ／ＯＥおよび内部制御
信号／ΨＯがともに“Ｌ”の活性状態となると第１の内
部出力指示信号ΨＯＥ′を活性状態の“Ｈ”に設定する
。ΨＯＥ発生回路８２は、この第１の内部出力指示信号
ΨＯＥ′に応答して第２の内部出力指示信号ΨＯＥを発
生し、出力バッファ９ａへ与える。出力バッファ９ａは
この活性状態の第２の内部指示信号ΨＯＥに応答して共
通データバス５０上に与えられたデータから出力データ
を生成しデータ入出力端子１９を介して装置外部へ出力
する。この第１の内部出力指示信号ΨＯＥ′は、また、
ライトイネーブル用バッファ回路７の初段に設けられた
ゲート回路７００へ与えられている。ゲート回路７００
は、この第１の内部出力指示信号ΨＯＥ′に応答して出
力ディスエーブル状態となる。すなわち、ゲート回路７
００は、この第１の内部書込指示信号ΨＷＥ′を“Ｌ”
のレベルに設定し、第１および第２の内部書込指示信号
ΨＷＥ′およびΨＷＥの発生を禁止する。このとき、た
とえ出力バッファ９ａのデータ出力動作によりノイズ（
接地線電位の浮上がり）が発生したとしても、ゲート回
路７００へ与えられる第１の内部出力指示信号ΨＯＥ′
は十分な“Ｈ”レベルにあるため、このノイズによりた
とえ外部制御信号ｅｘｔ／ＷＥが“Ｌ”レベルと判定さ
れたとしても、この第１の内部書込指示信号ΨＷＥ′に
グリッチは発生せず、内部書込指示信号ΨＷＥ′および
ΨＷＥは確実に非活性状態の“Ｌ”レベルに固定される
。
【００５５】またこのとき、たとえ接地線（図９の１６
０参照）の電位が浮上がり、第１の内部書込指示信号Ψ
ＷＥ′の“Ｌ”レベルが上昇したとしても、このときに
は、同様にΨＷＥ発生回路７２の“Ｌ”判定レベルも同
様に上昇しているため、ΨＷＥ発生回路７２からは“Ｌ
”に固定された第２の内部書込指示信号ΨＷＥが出力さ
れる。これによりたとえノイズがデータ読出時に発生し
ても、確実に第１および第２の内部書込指示信号ΨＷＥ
′およびΨＷＥを非活性状態の“Ｌ”レベルに設定して
その発生を禁止することができ、ΨＯＥ発生回路８２が
データ読出動作時にリセットされるのが防止される。
【００５６】特にこの第１の内部読出指示信号ΨＯＥ′
をライトイネーブル用バッファ回路７の初段のゲート回
路７００へ禁止信号として与えれば、このゲート回路７
００は、出力バッファ９ａによるデータ読出動作による
ノイズ発生前に出力ディスエーブル状態とされ、より確
実に第１および第２の内部書込指示信号ΨＷＥ′および
ΨＷＥの発生を禁止することができる。
【００５７】データ書込動作時においては、外部クロッ
ク入力端子１８に与えられる出力指示信号ｅｘｔ／ＯＥ
は“Ｈ”にあり、ゲート回路８１からの第１の内部出力
指示信号ΨＯＥ′は“Ｌ”の非活性状態にある。したが
って、ゲート回路７００は、外部からの書込指示信号ｅ
ｘｔ／ＷＥと内部制御信号／ΨＷに応答して第１の内部
書込指示信号ΨＷＥ′を発生する。ΨＷＥ発生回路７２
はこの第１の内部書込指示信号ΨＷＥ′に応答して所定
の期間持続するパルス状の第２の書込指示信号ΦＷＥを
発生し、入力バッファ９ｂへ与える。入力バッファ９ｂ
は第２の内部書込指示信号ΨＷＥに応答して、データ入
出力端子１９へ与えられるデータから内部書込データを
生成し共通データバス５０上へ伝達する。
【００５８】上述の構成とすることにより、図１２に示
すような第１の内部書込指示信号のグリッヂ防止用の遅
延回路を設ける必要がなく、データ書込速度に悪影響を
及すことなく確実にデータ出力時に発生するノイズの悪
影響を排除することのできるライトイネーブル用バッフ
ァ回路を得ることができる。
【００５９】なお、上記の図１に示す構成においては、
データ出力バッファ９ａが活性状態とされデータ出力動
作が行なわれる前に確定状態となる第１の内部出力指示
信号ΨＯＥ′を用いて内部書込指示信号ΨＷＥの発生を
禁止している。しかしながら、この禁止用の信号として
は、データ出力バッファ９ａからデータ入出力端子１９
へデータが出力される前に発生されて確定状態となる信
号であれば初段のゲート回路８１から発生される内部出
力指示信号でなく、他の段から発生される内部出力指示
信号であってもよい。たとえば、このアウトプットイネ
ーブル用バッファ回路８の最終段であるΨＯＥ発生回路
８２からの第２の内部出力指示信号ΨＯＥが、データ出
力バッファ９ａによるデータ出力動作よりも先に確定状
態となる信号であれば、この第２の内部出力指示信号Ψ
ＯＥを禁止信号としてライトイネーブル用バッファ回路
７の初段のゲート回路７００へ与えてもよい。
【００６０】図２はこの発明の他の実施例である半導体
記憶装置のデータ入力バッファの構成を示す図である。 従来のデータ入力バッファ９ｂは、初段に設けられたゲ
ート回路２０と、ゲート回路２０の出力を受けるインバ
ータ回路Ｇ２１を含む。ゲート回路Ｇ２０は、データ入
出力端子１９へ与えられる書込データＩＯｉと第２の内
部書込指示信号ΨＷＥとを受ける。このゲート回路Ｇ２
０の出力から正論理の内部書込データが生成され、イン
バータ回路Ｇ２１から負論理の内部書込データが生成さ
れる。この従来のデータ書込バッファ９ｂの構成の場合
、データ出力動作時においては、内部書込指示信号ΨＷ
Ｅは“Ｌ”に固定されており、ゲート回路Ｇ２０の出力
は“Ｌ”である。この場合このデータ入出力バッファ９
ｂからは“Ｈ”と“Ｌ”の内部書込データが生成される
。この場合、図示しないが、共通データバス５０に設け
られた書込用プリアンプは不活性状態とされ出力ハイイ
ンピーダンス状態とされる。この場合、何らかの原因で
この書込データが選択メモリセルへ伝達されることも考
えられる。
【００６１】そこで、図２に示す構成においては、デー
タ入力バッファ９ｂの出力にさらに書込制御回路９９を
設ける。この書込制御回路９９は、ゲート回路Ｇ２０の
出力と第２の内部書込指示信号ΨＷＥを受けるゲート回
路Ｇ３０と、インバータ回路Ｇ２１の出力と第２の内部
書込指示信号ΨＷＥとを受けるゲート回路Ｇ３１とを含
む。ゲート回路Ｇ３０およびＧ３１はともに第２の書込
指示信号ΨＷＥが“Ｈ”のとき、インバータ回路として
動作する。したがって、ゲート回路Ｇ３０からは、デー
タ書込時においては、データ入出力端子１９に与えられ
た書込データＩＯｉと論理が反転した内部入力データ／
Ｄｉｎが出力される。ゲート回路Ｇ３１からは、この書
込データＩＯｉと同じ論理の書込データＤｉｎが生成さ
れる。
【００６２】データ出力時においてはこの内部書込指示
信号ΨＷＥは確実に“Ｌ”に固定される。したがってゲ
ート回路Ｇ２０の出力は“Ｌ”に固定される。このとき
、ゲート回路Ｇ３０およびＧ３１の出力／Ｄｉｎおよび
Ｄｉｎはともに同一の“Ｈ”のレベルに固定される。 この構成により、たとえデータ出力バッファ９ａ（また
は９０）からのデータがデータ入出力端子１９へ伝達さ
れてこのデータにノイズが発生しても、このノイズを含
む不安定なデータが再びデータ入力バッファ９ｂを介し
て装置内部へ伝達されることはなく、安定な半導体記憶
装置を得ることができる。特に、この図２に示す回路構
成は、たとえばバイポーラＲＡＭのようにデータ書込回
路へこの内部書込データＤｉｎおよび／Ｄｉｎが伝達さ
れ、この書込データと基準電位との差によりメモリセル
へデータを書込む構成の場合、有効である。
【００６３】また、図２に示す回路構成において書込制
御回路９９はＮＡＮＤ型のゲート回路を用いているが、
これに代えて、第２の内部書込指示信号ΨＷＥが“Ｌ”
のとき、出力が“Ｌ”に固定されるゲート回路で構成し
てもよく、またＮＯＲ型のゲート回路を用いてもよい。
【００６４】また、上記実施例においては、半導体記憶
装置として、ダイナミック型のランダム・アクセス・メ
モリを用いているが、これはスタティック型のランダム
・アクセス・メモリであってもよく、データをランダム
なシーケンスで書込および読出することのできる半導体
記憶装置であればよい。
【００６５】また、データの書込および読出がシーケン
シャルな順序でのみ行なわれる半導体記憶装置であって
も、データ出力バッファとデータ入力バッファとがそれ
ぞれ内部書込指示信号および内部出力指示信号に応答し
て活性化される構成であれば上記実施例と同様の効果を
得ることができる。
【００６６】また上記実施例においてはデータの入力と
データの出力とが同一の端子を用いて行なわれているが
、これは別々の端子を介して行なわれる構成であっても
このデータ出力バッファとデータ入力バッファとがそれ
ぞれ内部出力指示信号および内部書込指示信号により活
性化される構成であれば上記実施例と同様の効果を得る
ことができる。すなわち、この発明は、ライトイネーブ
ル用のバッファ回路とアウトプットイネーブル用のバッ
ファ回路を備える半導体記憶装置であればいずれの半導
体記憶装置にも適用可能である。
【００６７】
【発明の効果】以上のようにこの発明によれば、内部出
力指示信号により内部書込指示信号の発生を禁止するよ
うに構成したので、データ書込速度を犠牲にすることな
く確実に正確なデータを出力することのできる高速かつ
高信頼性の半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置にお
けるライトイネーブル用バッファ回路およびアウトプッ
トイネーブル用バッファ回路の構成を示すブロック図で
ある。
【図２】この発明の他の実施例である半導体記憶装置の
データ入力バッファの構成を示すブロック図である。
【図３】従来の半導体記憶装置の全体の構成を示す図で
ある。
【図４】従来のライトイネーブル用バッファ回路および
アウトプットイネーブル用バッファ回路の構成を示す図
である。
【図５】図４に示すバッファ回路のデータ読出時におけ
る動作を示す信号波形図である。
【図６】図４に示すバッファ回路のデータ書込時におけ
る動作を示す信号波形図である。
【図７】従来のデータ出力バッファの構成の一例を示す
図である。
【図８】従来のデータ出力バッファの“Ｌ”レベルのデ
ータ出力時の動作を示す図である。
【図９】従来の半導体記憶装置の問題点を説明するため
の図である。
【図１０】従来の半導体記憶装置における問題点が発生
する原因を説明するための図である。
【図１１】従来の半導体記憶装置の誤動作時における動
作を示す信号波形図である。
【図１２】従来の半導体記憶装置のライトイネーブル用
バッファ回路の他の構成例を示す図である。
【図１３】図１２に示す従来のライトイネーブル用バッ
ファ回路の動作を示す信号波形図である。
【図１４】図１２に示すライトイネーブル用バッファ回
路のノイズ発生時の動作を示す信号波形図である。
【符号の説明】

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　行および列からなるマトリクス状に配
    列された複数のメモリセルからなるメモリセルアレイ、
    外部から与えられる動作タイミング規定信号に応答して
    複数の内部クロック信号を発生する内部クロック発生手
    段、外部から与えられるアドレス信号と前記内部クロッ
    ク発生手段からの第１の内部クロック信号とに応答して
    前記メモリセルアレイから対応のメモリセルを選択する
    選択手段、前記内部クロック発生手段からの第２の内部
    クロック信号と外部から与えられる出力指示信号とに応
    答して内部出力指示信号を発生する手段、前記内部出力
    指示信号に応答して活性化され、前記メモリセルアレイ
    内の前記選択手段により選択されたメモリセルから読出
    されたデータを装置外部へ出力する出力手段、前記内部
    クロック発生手段からの第３の内部クロック信号と外部
    から与えられる書込指示信号とに応答して内部書込指示
    信号を発生する内部書込指示信号発生手段、前記内部書
    込指示信号発生手段は前記内部出力指示信号に応答して
    前記内部書込指示信号の発生を禁止する手段を含み、お
    よび前記内部書込指示信号に応答して活性化され、前記
    メモリセルアレイ内の前記選択手段により選択されたメ
    モリセルへの書込のために、外部から与えられる書込デ
    ータから内部書込データを生成する入力手段を備える、
    半導体記憶装置。
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