JPH04214634A - 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 - Google Patents

高速シリコン・オン・絶縁体半導体集積回路装置の製造方法

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JPH04214634A
JPH04214634A JP3022111A JP2211191A JPH04214634A JP H04214634 A JPH04214634 A JP H04214634A JP 3022111 A JP3022111 A JP 3022111A JP 2211191 A JP2211191 A JP 2211191A JP H04214634 A JPH04214634 A JP H04214634A
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silicon layer
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にシリコン・オン・絶縁体装置の製
造方法に関する。
【０００２】
【従来の技術】相補型金属酸化物半導体（ＣＭＯＳ）装
置は組合わされたＰチャンネルおよびＮチャンネルトラ
ンジスタから構成されている。これらの装置は半導体装
置としては中間の速度で動作し、中間の部品密度を有す
る。ＣＭＯＳ装置は通常処理後その表面に配置された集
積回路を有するシリコンウエハから製作される。
【０００３】通常のシリコン・オン・絶縁体装置の製造
方法は絶縁体ウエハの上面にシリコンの層を付着させ、
能動区域を定めるためにウエハの表面にフォトマスクを
形成し、或るいは表面を限定する。この処理はウエハの
表面から選択的に材料の除去される材料区域を生成する
。次の工程はドープ不純物の拡散であり、それは保護さ
れていないシリコン層の区域をＰ型またはＮ型に変化さ
せる。このドープ不純物の拡散後イオン注入を使用して
その濃度が調節される。最終の工程は金属化処理であり
、電気接続のためにウエハの表面に薄い金属層を形成し
、ウエハから不所望な金属区域をエッチングして除去す
る。
【０００４】通常のシリコン・オン・絶縁体ＣＭＯＳ装
置の製造において、現在存在する製造装置および現在利
用されている方法を使用して安定で、漏洩が少なく、特
性のすぐれた装置を製造することは困難である。ラッチ
アップを生ぜず、放射線照射により影響を受けることが
少い非常に高速のＣＭＯＳ装置を、容易に、直接的に、
しかも低コストで製造することはできない。通常のシリ
コン・オン・絶縁体ＣＭＯＳ装置の製造方法はまず能動
区域を限定し、それからイオン注入によりドープ不純物
濃度を調節している。しかしながら能動区域の縁部は完
全に垂直ではない。垂直ではない能動区域の縁部および
コーナーにおいてドープ不純物濃度を制御することき困
難である。ドープ不純物分布プロファイルの制御が充分
でないため高い漏洩が生じる。この高い漏洩によってＣ
ＭＯＳ装置を高い生産性で得ることは困難である。
【０００５】
【発明が解決しようとする課題】それ故この発明の目的
は、低いエッジおよびバックチャンネル漏洩電流のシリ
コン・オン・絶縁体装置を提供することである。
【０００６】本発明の別の目的は、良好なドーププロフ
ァイルの制御の可能な製造方法を提供することである。
【０００７】本発明のさらに別の目的は、しきい値電圧
の有効な制御が可能なシリコン・オン・絶縁体装置の製
造方法を提供することである。
【０００８】本発明のさらに別の目的は、ゲート領域に
比較して厚いソースおよびドレイン領域を有する装置を
製造する方法を提供することである。
【０００９】本発明のさらに別の目的は、ラッチアップ
を生ぜず、耐放射線照射特性のすぐれており、現在ある
装置および技術を利用して行うことの可能な不純物可能
で信頼性のあるシリコン・オン・絶縁体ＣＭＯＳ装置を
製造する容易で、直接的で、コストのかからない方法を
提供することである。
【００１０】
【課題を解決するための手段】これらの課題は、この発
明によって解決され、高速度のシリコン・オン・絶縁体
（ＳＯＩ）装置構造およびその製造方法が提供される。 この発明の方法は、例えば３６００オングストロームの
埋設酸化物上に２４００オングストロームのシリコン層
を有するイオン注入された酸素により分離された（ＳＩ
ＭＯＸ）ウエハによって開始される。この発明において
は不純物ドープは能動区域の形成に先立って行われる。 この発明の製造方法を使用することによって能動区域の
エッジおよびコーナーは均一にドープされる。それ故漏
洩は大きく減少し、或いは消去される。Ｐウエルおよび
Ｎウエルマスクはオーバーサイズのポリシリコンマスク
と整列され、別々に形成され、調節されたイオン注入不
純物を有する。ドープ不純物プロファイルの良好な制御
が得られ、良好なしきい値電圧の制御および低い漏洩電
流の装置が得られる。
【００１１】シリコン・オン・絶縁体装置の速度の改善
および漏洩の減少は次のようにして達成される。 （１）２マイクロメータのオーバサイズのポリシリコン
マスクを使用してシリコン・オン・絶縁体フィルムは薄
くされ、それにより得られた装置は充分に空乏化される
。オーバサイズのポリシリコン領域のみが薄くされ、一
方ソースおよびドレイン領域はコンタクトエッチングの
問題を避けるために厚いままとされる。移動度およびト
ランスコンダクタンスの増加は３０パーセントの動作速
度の改善を与える。 （２）能動区域を限定する前にＮウエルおよびＰウエル
を形成することによってＰチャンネルおよびＮチャンネ
ルしきい値電圧が個別に調整される。この方法を使用す
ることによってエッジ漏洩およびバックチャンネル漏洩
は除去される。フロントおよびバックチャンネルの両者
は別々に調整される。 （３）ＮウエルおよびＰウエル中の薄い犠牲酸化物を使
用することにより、しきい値電圧の調整が制御される。
【００１２】この発明による改良されたエッジ漏洩特性
を有するシリコン・オン・絶縁体集積回路装置は、埋設
酸化物層上に配置されたシリコン層を有する絶縁半導体
基体を具備している。基体のシリコン最上層は充分に空
乏化された装置とするために薄くされ、これは薄くされ
た部分に隣接する比較的厚いソースおよびドレイン領域
を与える。イオン注入されたＰウエル位置はエッジ漏洩
電流を最小にするように予め定められた調整された不純
物濃度およびプロファイルを有して基体上に配置される
。イオン注入されたＮウエルの位置もまたエッジ漏洩を
最小にするように予め定められた調整された不純物濃度
およびプロファイルを有してＰウエルに隣接する基体上
に配置される。ポリシリコンゲートは薄くされたシリコ
ン層上に配置される。ガラス層がソースおよびドレイン
領域に接続を設けるために配置された開口を有して基体
上に配置される。最後に電気接続のための導電材料がガ
ラス層上に被覆され、ガラス層は典型的に燐硼珪酸ガラ
スで構成される。
【００１３】この発明の特徴は、この発明の方法により
製造された装置の速度が薄くされたシリコン・オン・絶
縁体フィルム中の減少されたキャパシタンスおよび減少
された電界により高いことである。移動度およびトラン
スコンダクタンスの増加は通常のＣＭＯＳ装置に比較し
て約３０％動作速度を増加させる。この発明の処理方法
を使用することにより、ドープ不純物分布の良好な制御
が得られ、結果的に有効なしきい値電圧制御および低い
漏洩電流の装置が得られる。能動区域が限定される前に
ＮウエルおよびＰウエルイオン注入を行うことによって
、フロントおよびバックチャンネル装置の両方が別々に
最適のしきい値電圧に調整され、エッジ漏洩およびバッ
クチャンネル漏洩が消去される。この発明の装置におけ
るソースおよびドレイン領域は従来技術によるものに比
較して厚いままであるから、ドライコンタクトエッチン
グの問題の危険を減少させる。
【００１４】この発明の別の特徴は、現在使用されてい
る装置および方法を利用して製造されるから、ラッチア
ップを生ぜず、放射線照射に影響されない非常に高速の
ＣＭＯＳ装置を製造する容易で、直接的で、コストのか
からない方法を提供することである。安定で、漏洩が低
く、高性能の装置がこの発明の原理および利点を利用す
ることによって得られる。
【００１５】
【実施例】図１を参照すると、本発明によるシリコン・
オン・絶縁体装置を製造する方法の一例の最初の一連の
工程が示されている。図１の（ａ）において、処理はＳ
ＩＭＯＸウエハ１０からスタートし、このウエハ１０は
３６００オングストロームの埋設酸化物層１１の上に２
４００オングストロームのシリコン層１２を備えている
イオン注入された酸化物により分離されたウエハ（ＳＩ
ＭＯＸウエハ）である。処理の第１工程はシリコン層１
２の表面に約５００　オングストロームの厚さの酸化物
層１３を形成することである。続いて約１２００オング
ストロームの厚さの窒化物層１４が酸化物層１３上に付
着される。
【００１６】図１の（ｂ）に示すように、オーバーサイ
ズのポリシリコンマスク１６が窒化物層１４上に形成さ
れ、窒化物層１４はこのポリシリコンマスク１６を使用
してエッチングされる。このエッチング工程により領域
１７が形成され、一方ソースおよびドレイン領域１８が
残される。ポリシリコンマスク１６は２マイクロメータ
だけオーバーサイズであり、シリコン・オン・絶縁体フ
ィルム（シリコン層１２）を薄くし、それにより続いて
形成される装置は完全に空乏化される。エッチングされ
た領域１７だけが薄くされ、ソースおよびドレイン領域
１８は厚いままであり、ドライコンタクトエッチングの
問題を避けることができる。
【００１７】図１の（ｃ）において、シリコン層１２は
酸化されてフィールド酸化物層１９が形成される。フィ
ールド酸化物層１９は湾曲した形状２０を有しており、
それによりその下のシリコン層１２は薄くされている。 フィールド酸化物層１９は例えば２０００乃至３２００
オングストロームの範囲の厚さである。窒化物層１４お
よびフィールド酸化物層１９は図１の（ｄ）に示すよう
に除去される。次に薄い犠牲酸化物層２１がシリコン層
１２上に形成される。薄い酸化物層２１は例えば３００
オングストロームの厚さであり、シリコン層１２の表面
付近のイオン注入プロファイル制御を高めるために使用
される。犠牲酸化物層２１を使用することによってしき
い値電圧の調整が制御される。
【００１８】図１の（ｅ）を参照すると、フォトレジス
ト材料で作られたマスク２３が、薄い犠牲酸化物層２１
の所望部分上に付着され、例えば正に帯電された硼素（
Ｂ＋）イオン２５がＰウエル位置２６を形成するために
この薄い犠牲酸化物層２１の露出された領域中にイオン
注入される。図１の（ｆ）を参照すると、マスク２３が
犠牲酸化物層２１の別の部分に形成され、正に帯電され
た燐（ＰＨ＋）イオン２８がＮウエル位置２７を形成す
るためにこの犠牲酸化物層２１の露出された領域中にイ
オン注入される。 製造中のこの工程でイオン注入を行うことによって、Ｐ
チャンネルおよびＮチャンネルしきい値電圧は個別に調
整され、フロントおよびバックチャンネル装置が別々に
調整される。エッジおよびバックチャンネル漏洩がこの
方法を使用して除去される。これはまた形成される装置
のターンオン電圧を調整する。図１の（ｇ）を参照する
と、犠牲酸化物層２１は剥がされて（図示せず）、能動
区域マスク３０が付着され、それは例えばフォトレジス
トで作られている。シリコン層１２の表面の露出区域は
この能動区域マスク３０によって定められるようにエッ
チングされて能動区域３１が形成される。
【００１９】図２を参照すると、ＣＭＯＳ装置の製造を
完成させるためのこの発明Ｉ）＞装置の製造方法のさら
に次の工程が示されている。図２の（ａ）に示されるよ
うに、ゲート酸化物３３が能動区域３１上に形成され、
続いてポリシリコンの層３４がウエハ１０の全表面を覆
って付着される。ポリシリコンの層３４はそこに拡散さ
れた燐（ＰＨ＋）イオン２８を有する。図２の（ｂ）を
参照すると、ポリシリコンのマスク１６（図示せず）が
ポリシリコンの層３４を覆って形成され、ポリシリコン
層３４がエッチングされる。ポリシリコン層３４の残り
の部分３７が装置のゲートを形成する。
【００２０】図２の（ｃ）を参照すると、第１のフォト
レジストマスク２３ａがＮウエル位置２７を覆って形成
され、燐イオン２８が露出された能動領域３１にイオン
注入される。図２の（ｄ）を参照すると、第２のフォト
レジストマスク２３ｂ　がＰウエル位置２６を覆って形
成され、硼素イオン２５が露出された能動領域３１にイ
オン注入される。 図２の（ｅ）を参照すると、燐硼珪酸ガラス層４０がウ
エハ１０の全表面を覆って付着される。燐硼珪酸ガラス
層４０はそれから約８５０　度Ｃで約２０分間加熱され
て再溶融される。図２の（ｆ）を参照すると、燐硼珪酸
ガラス層４０はそれからゲート酸化物層３３までエッチ
ングされてソースおよびドレイン領域に対する電気接続
（図示せず）のための接続位置４１が形成される。
【００２１】次に図２の（ｇ）を参照すると、例えばア
ルミニウム、タングステン、またはチタニウムタングス
テンのような金属の珪化物材料等の導電材料４２が燐硼
珪酸ガラス層４０上および接続位置４１中に付着され、
ウエハ１０上に形成された装置と外部装置（図示せず）
との間の電気接続を形成する。それから導電材料４２は
エッチングされて余分の材料が燐硼珪酸ガラス層４０か
ら除去されて完成した装置が得られる。
【００２２】上述の説明において、この発明による改良
されたエッジ漏洩特性を有するシリコン・オン・絶縁体
集積回路装置は埋設された酸化物層１１上に配置された
シリコン層１２を有する絶縁性半導体基体１０を具備し
ている。半導体基体１０の最上層は完全に空乏化された
装置を形成するために薄くされており、これはこの薄く
された部分に隣接する比較的厚いソースおよびドレイン
領域を提供する。イオン注入されたＰウエル位置は半導
体基体１０上に配置され、それはＮチャンネル装置のタ
ーンオン電圧を決定し、そのエッジ漏洩を最小にする予
め定められた調整されたドープ不純物濃度およびプロフ
ァイルを有する。イオン注入されたＮウエル位置もまた
半導体基体１０上にＰウエル位置に隣接して配置され、
それはＰチャンネル装置のターンオン電圧を決定し、そ
のエッジ漏洩を最小にする予め定められた調整されたド
ープ不純物濃度およびプロファイルを有する。ゲート酸
化物３３は薄くされたシリコン層上に成長され、ポリシ
リコンゲート３７がその上に配置される。カラス層４０
は基体１０を覆って形成され、ソースおよびドレイン領
域に接続するために接続位置４１を備えている。最後に
導電材料の層４２がガラス層４０を覆って形成され、電
気接続を形成し、カラス層４０は典型的には燐硼珪酸ガ
ラスで構成されている。
【００２３】以上、改善されたエッジ漏洩およびバック
チャンネル漏洩特性を有するシリコン・オン・絶縁体集
積回路ウエハおよび集積回路装置を新規な改良された製
造する方法が説明された。シリコン・オン・絶縁体フィ
ルムから生じる低いキャパシタンスによる移動度および
トランスコンダクタンスの増加は通常の装置に比較して
３０％の動作速度の増加した高速の装置を可能にする。 シリコン・オン・絶縁体フィルムのドープ不純物プロフ
ァイルの調整により、得られた装置は漏洩電流が可能な
最低の値を示す。ＰチャンネルおよびＮチャンネル装置
は最適のターンオン電圧のために個々に調整されること
ができる。ＮウエルおよびＰウエルを能動区域の限定前
にイオン注入で形成することにより、Ｐチャンネルおよ
びＮチャンネルしきい値電圧は個別に調整されることが
でき、フロントおよびバックチャンネル装置が別々に調
整される。エッジ漏洩およびバックチャンネル漏洩はこ
の方法を使用することによって実質上消去することがで
きる。
【００２４】上述の実施例の説明は、この発明の原理の
適用の多くの処理工程の幾つかを例示したに過ぎないも
のであることを理解すべきである。当業者は以上の説明
によりこの発明の技術的範囲を逸脱することなく多くの
変形および処理工程を認識できるであろう。
【図面の簡単な説明】
【図１】この発明によるＣＭＯＳ装置の製造における能
動区域の形成に先立った不純物ドープを行う工程図。
【図２】ＣＭＯＳ装置の製造における後続工程図。
【符号の説明】
１０…ＳＩＭＯＸウエハ、１１…埋設酸化物層，１２…
シリコン層，１３…酸化物層、１４…、窒化物層、１６
…マスク、１８…ソースおよびドレイン領域、１９…フ
ィールド酸化物層。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　埋設された酸化物層上に配置されたシ
    リコン層を具備する絶縁性半導体基体のシリコン層上に
    酸化物層を形成し、酸化物層上に窒化物層を付着させ、
    窒化物層上にゲートの形成のための窒化物層のエッチン
    グ領域を露出させソースおよびドレイン領域を形成する
    ための他の領域を被覆するオーバーサイズのポリシリコ
    ンマスクを形成し、露出した窒化物区域をエッチングし
    てその下にある酸化物層を露出させ、露出した酸化物層
    およびその下にあるシリコン層を酸化して下にあるシリ
    コン層を薄くするようにフィールド酸化物層を形成し、
    ソースおよびドレイン領域を形成するために窒化物層で
    覆われた領域は酸化されないようにしてソースおよびド
    レイン領域を形成するための比較的厚いシリコン領域を
    生じさせ、窒化物層およびフィールド酸化物層を除去し
    、薄くされたシリコン層上に酸化物の比較的薄い層を形
    成し、この薄い酸化物層を有する半導体基体の表面の一
    部をマスクして第１の導電型のウエル位置を形成するた
    めにシリコン層のマスクされていない部分に第１の導電
    型のイオンを注入し、エッジ漏洩およびバックチャンネ
    ル漏洩を最小にし、装置のターンオン電圧を調整するよ
    うにドープ不純物濃度および不純物プロファイルを調整
    し、薄い酸化物層を有する半導体基体の表面の前にイオ
    ン注入された部分をマスクして第２の導電型のウエル位
    置を形成するためにシリコン層のマスクされていない部
    分に第２の導電型のイオンを注入し、エッジ漏洩および
    バックチャンネル漏洩を最小にし、装置のターンオン電
    圧を調整するようにドープ不純物濃度および不純物プロ
    ファイルを調整し、薄い酸化物層を除去し、表面上に能
    動区域のマスクを形成するためにフォトレジストを付着
    させ、イオン注入されたシリコン層をエッチングして能
    動区域を形成し、ゲートを形成し、電気接続のために導
    電材料層を付着させて装置を完成させ、それにおいてゲ
    ートはゲート形成領域に形成され、ソースおよびドレイ
    ンはゲート形成領域に隣接する比較的厚いソースおよび
    ドレイン形成領域に形成されることを特徴とする高速シ
    リコン・オン・絶縁体集積回路半導体装置の製造方法。
  2. 【請求項２】　　前記導電材料層は金属珪化物材料で構
    成されている請求項１記載の方法。
  3. 【請求項３】　　前記オーバーサイズのポリシリコンマ
    スクは約２マイクロメータだけオーバーサイズである請
    求項１記載の方法。
  4. 【請求項４】　　埋設された酸化物層上に配置されたシ
    リコン層を具備する絶縁性半導体基体を準備し、シリコ
    ン層上に能動区域マスクを形成し、マスクされたシリコ
    ン層を酸化して下にあるシリコン層を充分に空乏化され
    た装置となるように薄くするようにフィールド酸化物層
    を形成して薄くされたシリコン層に隣接して比較的厚い
    ソースおよびドレイン領域を設け、マスクおよび酸化物
    を除去し、しきい値電圧の調整を制御するためにシリコ
    ン層上に薄い酸化物層を形成し、半導体基体の表面の一
    部をマスクして第１の導電型のウエル位置を形成するた
    めにシリコン層のマスクされていない部分に第１の導電
    型のイオンを注入し、エッジ漏洩およびバックチャンネ
    ル漏洩を最小にするようにドープ不純物濃度および不純
    物プロファイルを調整し、半導体基体の表面の前にイオ
    ン注入された部分をマスクして第２の導電型のウエル位
    置を形成するためにシリコン層のマスクされていない部
    分に第２の導電型のイオンを注入し、エッジ漏洩および
    バックチャンネル漏洩を最小にするようにドープ不純物
    濃度および不純物プロファイルを調整し、薄い酸化物層
    およびマスクを除去し、薄くされたシリコン層上にゲー
    トを形成し、薄くされたシリコン層に隣接する比較的厚
    いソースおよびドレイン形成領域にソースおよびドレイ
    ンを形成し、電気接続のために導電材料を付着させるこ
    とを特徴とするエッジ漏洩とバックチャンネル漏洩特性
    の改善されたシリコン・オン・絶縁体集積回路の製造方
    法。
  5. 【請求項５】　　埋設された酸化物層上に配置されたシ
    リコン層を具備し、このシリコン層が充分に空乏化され
    た装置となるように薄くされたシリコン層と薄くされた
    シリコン層に隣接した比較的厚いソースおよびドレイン
    領域を形成するシリコン層を具備している絶縁性半導体
    基体と、エッジ漏洩およびバックチャンネル漏洩を最小
    にするように予め定められた調整されたドープ不純物濃
    度および不純物プロファイルを有する半導体基体に形成
    されたイオン注入されたＰ型ウエルと、エッジ漏洩およ
    びバックチャンネル漏洩を最小にするように予め定めら
    れた調整されたドープ不純物濃度および不純物プロファ
    イルを有するＰ型ウエルと隣接して半導体基体に形成さ
    れたイオン注入されたＮ型ウエルと、薄くされたシリコ
    ン層上に設けられたポリシリコンゲートと、ソースおよ
    びドレイン領域に接続するために設けられた開口を有す
    る基体を覆って形成されたガラス層と、電気接続のため
    にガラス層上に設けられた導電材料とを具備しているこ
    とを特徴とするエッジ漏洩およびバックチャンネル漏洩
    特性の改善されたシリコン・オン・絶縁体集積回路装置
    。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
US5225356A (en) * 1991-01-14 1993-07-06 Nippon Telegraph & Telephone Corporation Method of making field-effect semiconductor device on sot
DE69209678T2 (de) * 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
JPH0793363B2 (ja) * 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5278077A (en) * 1993-03-10 1994-01-11 Sharp Microelectronics Technology, Inc. Pin-hole patch method for implanted dielectric layer
FR2708142B1 (fr) * 1993-07-22 1995-08-18 Commissariat Energie Atomique Procédé de fabrication d'un transistor en technologie silicium sur isolant.
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5589407A (en) * 1995-09-06 1996-12-31 Implanted Material Technology, Inc. Method of treating silicon to obtain thin, buried insulating layer
DE19544721C1 (de) * 1995-11-30 1997-04-30 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor
US5614433A (en) * 1995-12-18 1997-03-25 International Business Machines Corporation Method of fabricating low leakage SOI integrated circuits
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
US5773335A (en) * 1996-08-20 1998-06-30 United Microelectronics Corp. Method for forming twin-tub wells in substrate
US5858866A (en) * 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
KR100257765B1 (ko) * 1997-12-30 2000-06-01 김영환 기억소자 및 그 제조 방법
US6511893B1 (en) * 1998-05-05 2003-01-28 Aeroflex Utmc Microelectronics, Inc. Radiation hardened semiconductor device
JP3751469B2 (ja) * 1999-04-26 2006-03-01 沖電気工業株式会社 Ｓｏｉ構造の半導体装置の製造方法
US6870225B2 (en) * 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
TW587309B (en) * 2003-02-25 2004-05-11 Toppoly Optoelectronics Corp Manufacturing method of CMOS thin film transistor
DE102004060961B4 (de) * 2004-12-17 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Hybridhalbleitersubstrats über einer vergrabenen Isolierschicht
US9214561B2 (en) 2013-06-27 2015-12-15 Globalfoundries Inc. Thin body switch transistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6079768A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路装置
JPS6455867A (en) * 1987-08-27 1989-03-02 Mitsubishi Electric Corp Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409726A (en) * 1982-04-08 1983-10-18 Philip Shiota Method of making well regions for CMOS devices
JPS60140873A (ja) * 1983-12-28 1985-07-25 Fujitsu Ltd 半導体装置
JPS60213062A (ja) * 1984-04-09 1985-10-25 Hosiden Electronics Co Ltd 薄膜トランジスタの製造方法
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP2560716B2 (ja) * 1987-03-25 1996-12-04 株式会社日本自動車部品総合研究所 半導体素子及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6079768A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路装置
JPS6455867A (en) * 1987-08-27 1989-03-02 Mitsubishi Electric Corp Semiconductor device

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