JPH04215400A - デジタルイコライザ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオシステム等
に用いられるイコライザ、電子イコライザ、スペアナ等
のデジタルイコライザ装置に関するものである。

【０００２】

【従来の技術】一般に、デジタルイコライザ装置で増幅
処理を行う場合に、入力信号の振幅レベルが大きいと、
それをさらに増幅した結果、デジタルデータがオーバー
フローしてしまい、正常な出力が得られないという問題
点があった。

【０００３】これを防止するために、従来は図４に示し
た様に、イコライザ処理部の前段に減衰部であるアッテ
ネータを設け、デジタル入力信号を十分に小さな値に変
換してオーバーフローしないようにしている。

【０００４】なお、図４は従来のデジタルイコライザ装
置を用いたオーディオシステムの概略を示したものであ
る。このシステムにおいては、アナログ音響信号をＡ／
Ｄ変換部１によりデジタル音響信号に変換し、このデジ
タル信号をアッテネータ２によって所定の小さな値に変
換する。次に、この減衰信号をイコライザ処理部３によ
って所定のイコライザ特性に基づく信号処理を行い、こ
の処理信号をＤ／Ａ変換部４によって所定のアナログ信
号に変換する。その後、このアナログ信号をアナログ増
幅部５において、前記アッテネータ２による減衰量に応
じて所定倍増幅して出力するように構成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
様な従来のデジタルイコライザ装置には、アッテネータ
２によってデジタル信号を減衰信号とする際に、下位ビ
ットのデジタル信号が切り捨てられ、情報量が欠落する
という欠点があった。

【０００６】この点を図５を参照して説明する。即ち、
アッテネータ２に入力されるデジタル入力データＸ（ｎ
）のフォーマットは、図５（Ａ）に示した様に、図中左
側が上位ビットＸＨ　、右側が下位ビットＸＬ　となっ
ている。この様なデジタル入力データをアッテネータ２
によって１／２ｎに減衰すると、アッテネータ２より出
力されるデジタル信号（１／２ｎ　）・ＸＨ　（ｎ）は
、図５（Ｂ）に示した様に図中右側にシフトした形とな
るため、図５（Ｃ）に示した本来の下位ビットＸＬ　（
ｎ）の値は切り捨てられることになる。

【０００７】その結果、アッテネータ２による減衰処理
の段階で下位ビットの情報が欠落することになるため、
前記イコライザ処理部３による信号処理の後で、再びア
ナログ増幅部５で所定倍増幅しても、本来のデジタル入
力データを再現することはできず、出力精度が著しく低
下していた。

【０００８】本発明は、上記の様な従来技術の欠点を解
決するために提案されたもので、その目的は、従来は減
衰部による処理の際に切り捨てられていた下位ビット部
分の演算処理を可能とし、入力データを精度良く再現す
ることのできるデジタルイコライザ装置を提供すること
にある。

【０００９】

【課題を解決するための手段】本発明のデジタルイコラ
イザ装置は、アナログ入力信号の振幅レベルに応じたデ
ジタル信号を所定倍に減衰させ、該デジタル信号の下位
ビットが削除された減衰信号に変換する減衰部と、前記
減衰部により削除される下位ビットのデジタル信号を演
算処理により抽出し、下位ビット抽出信号として出力す
る下位ビット抽出部と、前記減衰信号及び前記下位ビッ
ト抽出信号の各信号振幅レベルを、所定のイコライザ特
性により信号処理し、該特性に応じた処理信号を出力す
る第１及び第２のイコライザ処理部と、前記処理信号を
所定のアナログ信号に変換する第１及び第２のアナログ
変換部と、前記減衰信号から第１のイコライザ処理部を
介して得られた処理信号を、前記減衰部による減衰量に
応じて所定倍増幅し、増幅信号を出力するアナログ増幅
部と、前記下位ビット抽出信号から第２のイコライザ処
理部を介して得られた処理信号と、前記アナログ増幅部
からの増幅信号とを合成処理し、合成信号を出力するミ
キサ部と、前記下位ビット抽出部の演算処理時間と同一
の遅延時間に設定され、前記ミキサ部で合成処理される
両信号の位相を揃える遅延部とを有することを特徴とす
るものである。

【００１０】

【作用】上記の様な構成を有する本発明のデジタルイコ
ライザ装置によれば、デジタル入力データの処理工程を
、減衰部によって減衰処理した後、イコライザ処理及び
Ｄ／Ａ変換し、その後アナログ増幅器で従来の大きさに
戻して出力する系統と、前記減衰部によって削除された
下位ビットを抽出し、これをイコライザ処理及びＤ／Ａ
変換して出力する系統に分け、最終段階で両者を合成し
て出力するので、アナログ入力信号の振幅レベルが大き
い場合であっても、従来では欠落していた下位ビット部
分を含んだ精度の高い出力データを得ることができる。

【００１１】

【実施例】以下、本発明の一実施例を図１乃至図３に基
づいて具体的に説明する。なお、図４に示した従来型と
同一の部材には同一の符号を付して、説明は省略する。

【００１２】本実施例においては、図１に示した様に、
デジタル入力データＸ（ｎ）を２つの系統によってそれ
ぞれ別個にイコライザ処理し、その後、両データを合成
処理して出力するように構成されている。

【００１３】即ち、デジタル入力データＸ（ｎ）の内、
下位ビットを除く部分の処理を行う第１の系統には、両
系統間の時間差を調整する遅延部である遅延回路１３を
介して、減衰部であるアッテネータ２が接続されている
。また、このアッテネータ２には、所定のイコライザ特
性により信号処理を行う第１のイコライザ処理部１０ａ
、イコライザ処理されたデジタル信号をアナログ信号に
変換する第１のＤ／Ａ変換部１１ａ及びこのアナログ信
号を前記アッテネータ２による減衰量に応じて所定倍す
るアナログ増幅部５が順次接続されている。

【００１４】一方、デジタル入力データＸ（ｎ）の内、
下位ビットの処理を行う第２の系統には、アッテネータ
２によって削除される下位ビットのデジタル信号を演算
処理によって抽出して出力する下位ビット抽出部１２が
設けられている。さらに、この下位ビット抽出部１２に
、所定のイコライザ特性により信号処理を行う第２のイ
コライザ処理部１０ｂ、イコライザ処理されたデジタル
信号をアナログ信号に変換する第２のＤ／Ａ変換部１１
ｂが接続されている。

【００１５】そして、本装置の最終段には、上記２つの
系統で処理された信号を合成処理して、合成信号を出力
するミキサ部１４が設けられている。

【００１６】この様な構成を有する本実施例のデジタル
イコライザ装置においては、以下に述べる様にしてデジ
タル入力データの増幅処理が行われる。

【００１７】まず、第１の系統においては、デジタル入
力データＸ（ｎ）の内、下位ビットを除いた部分が、遅
延回路１３を介してアッテネータ２に入力される。次に
、このアッテネータ２によって１／２ｎ　倍に減衰され
たデジタル信号（１／２ｎ　）・ＸＨ　（ｎ）が、第１
のイコライザ処理部１０ａに入力される。ここで各信号
振幅レベルが所定のイコライザ特性により信号処理され
、その特性に応じた処理信号（１／２ｎ　）・ＹＨ　（
ｎ）として第１のＤ／Ａ変換部１１ａに出力される。

【００１８】この第１のＤ／Ａ変換部１１ａにおいて、
前記イコライザ処理されたデジタル信号がアナログ信号
（１／２ｎ　）・ｙｈ　（ｔ）に変換され、さらに、ア
ナログ増幅部５によって２ｎ　倍され、ｙｈ　（ｔ）と
してミキサ部１４に出力される。この時の出力波形は図
３（Ａ）に示した様になる。

【００１９】なお、前記デジタル入力データＸ（ｎ）の
フォーマットは図５（Ａ）に示したと同様であり、また
、アッテネータ２による減衰信号（１／２ｎ　）・ＸＨ
　（ｎ）は図５（Ｂ）に示したものと同様である。

【００２０】一方、第２の系統においては、従来アッテ
ネータ２による減衰処理の際に切り捨てられていた下位
ビットの値は、下位ビット抽出部１２によって抽出され
、図５（Ｃ）に示したフォーマットのデジタル信号ＸＬ
　（ｎ）とされる。

【００２１】この下位ビット抽出部１２は、図２に示し
た様に構成され、アッテネータ２によって削除される下
位ビットのデジタル信号を演算処理によって抽出して出
力するものである。即ち、図２に示した様に、入力信号
Ｘ（ｎ）は、この下位ビット抽出部１２において、シリ
アル−パラレル変換回路１２ａでパラレルデータＸＨ　
，ＸＬ　に変換され、この内、符号ビットと必要な下位
ビットＸＬ　のみがパラレル−シリアル変換回路１２ｂ
に入力され、図５（Ｃ）に示した様なフォーマットのデ
ジタル信号ＸＬ　（ｎ）に変換される。

【００２２】この様にして変換されたデジタル信号ＸＬ
　（ｎ）は、第２のイコライザ処理部１０ｂに入力され
る。ここで第１のイコライザ処理部１０ａと同様のイコ
ライジング処理がなされ、処理信号ＹＬ　（ｎ）とされ
る。

【００２３】この処理信号ＹＬ　（ｎ）が第２のＤ／Ａ
変換部１１ｂに出力され、アナログ信号ｙＬ　（ｔ）に
変換され、ミキサ部１４に出力される。この時の出力波
形は図３（Ｂ）に示した様になる。

【００２４】ミキサ部１４において、第１の系統より得
られたアナログ信号ｙｈ　（ｔ）と、第２の系統より得
られたアナログ信号ｙＬ　（ｔ）とが合成処理されて、
アナログ出力ｙ（ｔ）が得られる。この時の出力波形は
図３（Ｃ）に示した様になる。

【００２５】なお、この場合、下位ビット抽出部１２に
おけるシリアル−パラレル相互間の処理に要する時間だ
け、第２の系統における処理時間が長くなるため、第１
の系統に遅延回路１３を設けて、ミキサ部１４に入力さ
れる時間が両系統で同一となるように調整している。

【００２６】この様に、本実施例においては、デジタル
入力データの内、減衰部により削除される下位ビットの
デジタル信号を抽出し、これをイコライザ処理及びＤ／
Ａ変換して出力する第２の系統を設け、最終段階でこの
抽出された下位ビットデータを合成して出力するので、
アナログ入力信号の振幅レベルが大きい場合であっても
、下位ビットの欠落を防止することができる。

【００２７】なお、本発明は上述した実施例に限定され
るものではなく、図１の第１の系統に設けられる遅延回
路１３は、アッテネータ２の前段に設けなくても良く、
最終的にミキサ部１４に出力される時間が両系統で同一
となれば良い。

【００２８】

【発明の効果】以上の通り、本発明によれば、オーバー
フローを防止するために用いられている減衰部により削
除されていた下位ビットを抽出して演算処理を行い、こ
の処理データを下位ビット以外の部分の処理データと合
成して出力することにより、入力データを精度良く再現
することのできるデジタルイコライザ装置を提供するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明のデジタルイコライザ装置の一実施例を
示すシステム図。

【図２】下位ビット抽出部の一例を示す回路図。

【図３】本発明のデジタルイコライザ装置によって得ら
れる出力波形を示す図。

【図４】従来のデジタルイコライザ装置の一例を示すシ
ステム図。

【図５】デジタル入力データ、上位ビット変換データ及
び下位ビット変換データを示すフォーマット図。

【符号の説明】

１　　Ａ／Ｄ変換部 ２　　アッテネータ ３　　イコライザ処理部 ４　　Ｄ／Ａ変換部 ５　　アナログ増幅部 １０ａ　　第１のイコライザ処理部 １０ｂ　　第２のイコライザ処理部 １１ａ　　第１のＤ／Ａ変換部 １１ｂ　　第２のＤ／Ａ変換部 １２　　　　下位ビット抽出部 １２ａ　　シリアル−パラレル変換回路１２ｂ　　パラ
レル−シリアル変換回路１３　　　　遅延回路 １４　　　　ミキサ部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　アナログ入力信号の振幅レベルに応じ
   たデジタル信号を所定倍に減衰させ、該デジタル信号の
   下位ビットが削除された減衰信号に変換する減衰部と、
   前記減衰部により削除される下位ビットのデジタル信号
   を演算処理により抽出し、下位ビット抽出信号として出
   力する下位ビット抽出部と、前記減衰信号及び前記下位
   ビット抽出信号の各信号振幅レベルを、所定のイコライ
   ザ特性により信号処理し、該特性に応じた処理信号を出
   力する第１及び第２のイコライザ処理部と、前記処理信
   号を所定のアナログ信号に変換する第１及び第２のアナ
   ログ変換部と、前記減衰信号から第１のイコライザ処理
   部を介して得られた処理信号を、前記減衰部による減衰
   量に応じて所定倍増幅し、増幅信号を出力するアナログ
   増幅部と、前記下位ビット抽出信号から第２のイコライ
   ザ処理部を介して得られた処理信号と、前記アナログ増
   幅部からの増幅信号とを合成処理し、合成信号を出力す
   るミキサ部と、前記下位ビット抽出部の演算処理時間と
   同一の遅延時間に設定され、前記ミキサ部で合成処理さ
   れる両信号の位相を揃える遅延部とを有することを特徴
   とするデジタルイコライザ装置。