JPH04215469A - 相補形バイポーラ・トランジスタの形成方法 - Google Patents

相補形バイポーラ・トランジスタの形成方法

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JPH04215469A
JPH04215469A JP3031470A JP3147091A JPH04215469A JP H04215469 A JPH04215469 A JP H04215469A JP 3031470 A JP3031470 A JP 3031470A JP 3147091 A JP3147091 A JP 3147091A JP H04215469 A JPH04215469 A JP H04215469A
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チャン−ミン・シイエ
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キヨシ・イシハラ
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  • Bipolar Transistors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体デバイス
に関するものであり、とりわけ、相補形バイポーラ・ト
ランジスタを形成するための方法及びその結果生じる構
造体に関するものである。
【０００２】
【従来の技術】バイポーラ・トランジスタ・デバイスの
分野の場合、一般に認められているように、相補形トラ
ンジスタ、すなわち、ＮＰＮ形とＰＮＰ形の両方のトラ
ンジスタを単一のチップすなわち基板に組み込むのが望
ましい。相補形トランジスタをこうして用いると、動作
時に、一方のトランジスタは、もう一方のトランジスタ
がオフの間は、オンになっているのが普通であり、両タ
イプのトランジスタとも、ほぼ同時にオン／オフ状態を
変化させる。この相補動作の結果、電力消費の減少及び
信号ノイズの低下といった、半導体チップ特性の向上が
得られる。
【０００３】ただし、やはり認められているように、単
一の基板に高性能の相補形トランジスタを作りつけるの
は困難である。この困難は、ほとんど、高性能トランジ
スタの作りつけには、高度に特殊化されたプロセスが必
要になり、こうしたプロセスは、ＮＰＮ形とＰＮＰ形の
どちらかのトランジスタに合わせて設定されているとい
う事実によるものである。以前は、単一の基板／チップ
上にＮＰＮ形とＰＮＰ形の両方の高性能なトランジスタ
を形成する作りつけプロセスを設定するのは極めて困難
であった。
【０００４】当該技術の熟練者が、そのうちのいくつか
については、簡単に後述する多くの異なるやり方で、相
補形バイポーラ・トランジスタを作りつけるタスクに取
り組んできた。
【０００５】Ｇｏｔｈに対する米国特許第４，７１９，
１８５号（本発明の譲受人に譲渡された）には、垂直Ｎ
ＰＮ形及びＰＮＰ形トランジスタが、トランジスタ領域
のイオン打ち込みによって形成される、相補形トランジ
スタ構造体が示されている。トランジスタ領域には、後
で金属接点が設けられる。
【０００６】Ｍａｇｄｏ他に対する米国特許第４，４８
５，５５２号（本発明の譲受人に譲渡された）には、ト
ランジスタ領域に対する慎重に制御された不純物ドーピ
ングを可能にする分離構造体を利用した相補形トランジ
スタ構造体が示されている。ＰＮＰデバイスの付随的ベ
ース領域及びエミッタ領域は、ドープしたポリシリコン
領域から外法拡散されている。
【０００７】Ｇｈｏｓｈに対する米国特許第３，７３０
，７８６号（本発明の譲受人に譲渡された）には、垂直
ＮＰＮエミッタ領域と垂直ＰＮＰベース領域が、ドープ
した単一の酸化層からの外方拡散によって形成される、
相補形バイポーラ・トランジスタの形成方法が示されて
いる。ＮＰＮベース領域及びＰＮＰエミッタ領域は、別
個の拡散によって形成される。
【０００８】Ｆａｉｒｃｈｉｌｄ　Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ　Ｃｏｒｐｏｒａｔｉｏｎ　による欧州特許出
願第０　　３０１　　４６８号には、相補形トランジス
タのエミッタ領域及び付随的ベース領域が、ポリシリコ
ンの単層から外方拡散によって形成される、相補形バイ
ポーラ・トランジスタの作りつけプロセスが示されてい
る。この外方拡散は、まず、ポリシリコン層の選択領域
を規定して、ドーピングを施し、次に、デバイスに加熱
して、これらの領域を基板内にまで外方拡散することに
よって行なわれる。エミッタと付随的ベースの分離は、
その間のポリシリコンに対するエッチングに用いられる
タイプのリングラフィの分解能によって制限される。
【０００９】本発明は、現在のセルフアライメント式ト
ランジスタ製造テクノロジに適合するプロセスを利用し
て、高性能な相補形バイポーラ・トランジスタの製作を
行なう方法の提供を目ざしたものである。
【００１０】
【発明が解決しようとする課題】本発明の目的は、新し
い、改良された、高性能な相補形バイポーラ・トランジ
スタ構造体及びその製造方法を提供することにある。
【００１１】本発明のもう１つの目的は、高性能な縦形
ＮＰＮ形及びＰＮＰ形トランジスタを含む相補形バイポ
ーラ・トランジスタ構造体を形成するための方法を提供
することにある。
【００１２】本発明のもう１つの目的は、セルフアライ
メント式トランジスタ製作テクノロジを利用した、相補
形バイポーラ・トランジスタの製作方法を提供すること
にある。
【００１３】本発明のさらにもう１つの目的は、セルフ
アライメント式エミッタ及びベース領域を含む高性能な
縦形ＰＮＰ形トランジスタ構造体を提供することにある
。
【００１４】
【課題を解決するための手段】本発明によれば、ほぼ平
面の共通表面を備えた電気的に絶縁された少なくとも２
つのＮ形デバイス領域を含む半導体材料の基板を用意す
るステップと、前記デバイス領域の第１の領域にＰ形埋
込サブ・コレクタ領域を形成するステップと、該デバイ
ス領域の第２の領域にＮ形埋込サブ・コレクタ領域を形
成するステップと、第１のデバイス領域の共通表面にＮ
形ベース領域を形成するステップと、第１のデバイス領
域のベース領域に重ね、また、第２のデバイス領域に重
ねて、Ｐドープしたポリシリコンの層を形成するステッ
プと、Ｐドープしたポリシリコンの層にパターンを形成
して、第１のデバイス領域のベース領域にほぼ中心がく
るようにエミッタ接点を形成し、第２のデバイス領域に
ほぼ環状のベース接点を形成するステップと、パターン
形成された、Ｐドープしたポリシリコン層に重ねて絶縁
材料の層を形成するステップと、デバイスに重ねてほぼ
等角にＮドープしたポリシリコン層を形成するステップ
と、Ｎドープしたポリシリコン層にパターン形成して、
第１のデバイス領域のエミッタ接点をほぼ包囲するベー
ス接点を形成し、第２のデバイス領域のベース接点によ
ってほぼ包囲されたエミッタ接点を形成するステップと
、前記デバイスを少なくとも１回加熱し、第１と第２の
デバイス領域のベース接点及びエミッタ接点からデバイ
ス領域に不純物を打ち込み、それによって、第１のデバ
イス領域に縦形ＰＮＰトランジスタを形成し、第２のデ
バイス領域に縦形ＮＰＮトランジスタを形成するステッ
プとから構成される、相補形バイポーラ・トランジスタ
・デバイスを形成する方法が提供される。
【００１５】
【実施例】ここで図面を参照すると、図１には、本発明
に従って相補形バイポーラ・トランジスタを製作するた
め、従来の方法で作られた基板構造体１０が示されてい
る。構造体１０には、例えば、００１オーム・ｃｍの範
囲内の面積抵抗を備えることになるように、従来の結晶
引上げプロセスによって形成されたＰ＋シリコンのスラ
ブ１２が含まれている。Ｎ形及びＰ形半導体材料を参照
すると、ドーパント不純物タイプであり、適正な部分に
は、比較的ドーパントが集中していることが明らかであ
る。
【００１６】エピタキシャル成長したＰ−　シリコンの
層１４がスラブ１２に重なり、一方、エピタキシャル成
長したＮ−　シリコンの層１６が、層１４に重なってい
る。 間隔をあけて配置された絶縁材料の分離トレンチ１８Ａ
、１８Ｂ、１８Ｃが、層１６の上部表面２４から下方へ
延びて、スラブ１２に入り込み、電気的に絶縁された第
１と第２のデバイス領域２６、２８が、それぞれ、形成
されている。
【００１７】Ｎ＋　埋込領域３０が、トレンチ１８Ｂと
１８Ｃの間においてＰ−　層１４に重なって延び、トレ
ンチ１８Ｃに隣接する多量のドーピングを施したＮ＋＋
の全域に及ぶ領域３２によって表面２４に接続されてい
る。埋込Ｎ＋　サブ・コレクタ領域３４が、同様に、ト
レンチ１８Ａと１８Ｂの間においてデバイス領域２６を
横切って延び、トレンチ２０に隣接するＮ＋＋の全域に
及ぶ領域３６によって表面２４に接続されている。二酸
化ケイ素（ＳｉＯ２）の層４４が、構造体１０の上部表
面に重ねて、等角に配置されている。
【００１８】当該技術の熟練者には明らかなように、図
１に示された構造体１０は、半導体デバイスを製作する
ための従来の構造体を表わしており、多くの既知のプロ
セスに基づいて形成することが可能である。構造体１０
を形成するためのプロセスの一例は、下記の通りである
。 Ａ）従来の結晶引上げによって、スラブ１２が形成され
る。 Ｂ）層１４が、従来のパラメータを利用し、従来のエピ
タキシャル成長リアクタ内で、スラブ１０上に、例えば
、約５マイクロ・メートルの厚さになるように、また、
例えば、厚さが約１×１０１５原子／ｃｍ３　の濃度に
なるように成長させられる。 Ｃ）層１４の表面に対して、例えば、約１×１０１６原
子／ｃｍ２　の用量でヒ素イオンのイオン打ち込みを行
なうことによって、Ｎ＋＋形導電率となるようにドーピ
ングが施される。 Ｄ）層１６が、従来のパラメータを利用し、従来のエピ
タキシャル成長リアクタ内で、層１４上に、例えば、約
１．０マイクロ・メートルの厚さになるように成長させ
られる。層１６の成長時に、ステップＣ）において述べ
た多量にドープされた領域が、層１６内へ自動拡散し、
領域３０及び３４を形成する。 Ｅ）分離トレンチ１８Ａ、１８Ｂ、１８Ｃが、例えば、
米国特許第４，１０４，０８６号または米国特許第４，
３０７，１８０号（それぞれ、本発明の譲受人に譲渡さ
れ、参考までに本書に組み込まれている）に示されたプ
ロセスの一方によって形成される。 Ｆ）ＳｉＯ２　の層４４が、例えば、従来の熱酸化プロ
セスによって、約０．０５〜０．１０マイクロ・メート
ルの範囲の厚さになるように形成される。 Ｇ）Ｎ＋＋の全域に及ぶ領域３２及び３６が、従来のフ
ォトリソグラフィによるマスキング及びイオン打込みに
よって形成される。
【００１９】ここで、図２を参照すると、埋込Ｐ＋　サ
ブ・コレクタ領域３８が、埋込み領域３０に重なるデバ
イス領域２６に形成されている。Ｐ＋　の全域に及ぶ領
域４０が、表面２４と、Ｎ＋＋の全域に及ぶ領域３２に
隣接する領域３８との間に形成されている。サブ・コレ
クタ領域３８とＰ＋　の全域に及ぶ領域４０は、従来の
ボロン・イオンによる高エネルギーのイオン打込みによ
って形成するのが望ましい。
【００２０】引続き、図２を説明すると、Ｎ形ベース領
域４２は、例えば、従来のフォトリングラフィによるマ
スキングと、リンのイオン打込みまたは拡散を用いて、
デバイス領域２６の表面２４に形成される。ベース領域
４２は、Ｐ＋　の全域に及ぶ領域４０とトレンチ１８Ｂ
の中間に位置して、後者に隣接しており、埋込領域３０
から間隔があいている。詳細に後述するように、ベース
領域４２は、引続き形成される縦形ＰＮＰトランジスタ
の実質的ベースとして機能する。ここで、図３を参照す
ると、窒化ケイ素の層４６が、例えば、従来の化学蒸着
（ＣＶＤ）プロセスによって、約０．１０マイクロ・メ
ートルの厚さになるように、層４４に重ねて形成される
。
【００２１】引続いて、図３の説明を行なうと、層４６
の形成後、従来のフォトリングラフィによるマスキング
（不図示）を利用して、アパーチャ４８及び５０のマス
キング及びエッチングを行なう。アパーチャ４８は、デ
バイス領域２８の表面の一部２４Ａを露出するように配
置され、一方、アパーチャ５０は、デバイス領域２６に
おけるベース領域４２の表面の一部２４Ｂを露出するよ
うに配置されている。層４６及び４４には、例えば、Ｃ
Ｆ４／ＣＨＦ３／Ａｒガスを用いた反応性イオン・エッ
チング・プロセス（ＲＩＥ）を利用して、エッチングを
施し、アパーチャ４８及び５０が形成される。
【００２２】ここで、図４を参照すると、Ｐ＋　ドープ
したポリシリコンの層５２が、デバイス１０に重ねて等
角に形成される。層５２は、例えば、もとの場所にドー
プして、従来のＣＶＤプロセスによって、約０．３０マ
イクロ・メートルの厚さになるように形成される。代替
案として、ドーピングを施さずに、層５２を蒸着させ（
すなわち、固有のポリシリコン）、それからイオン打込
みによってドープすることも可能である。ＳｉＯ２　の
層は、例えば、熱酸化によって、約０．１０マイクロ・
メートルの厚さになるように、層５２に重ねて等角に形
成される。Ｓｉ３Ｎ４の層５６は、ＣＶＤのプロセスに
よって、約０．１５マイクロ・メートルの厚さになるよ
うに、層５４に重ねて等角に形成される。
【００２３】ここで、図５を参照すると、従来のフォト
リングラフィによるマスク５８を利用して、それぞれ、
デバイス領域２６及び２８の表面部分２４Ｂ及び２４Ａ
に重なる層５２、５４、５６の独立した部分にマスキン
グが施される。層５２、５４、５６のマスキングを施さ
れていない部分が除去され、表面２４Ｂに重なる整合の
とられた部分５２Ａ、５４Ａ、及び、５６Ａ、及び、表
面２４Ａに重なる整合のとられた部分５２Ｂ、５４Ｂ、
及び、５６Ｂが残される。層５６、５４、及び、５２は
、例えば、ＣＦ４／ＣＨＦ３／Ａｒ、さらにＣｌ２　ガ
スを活用し、ＲＩＥプロセスを利用することによって順
次エッチングが施される。
【００２４】ここで図６を参照すると、第２のフォトリ
ングラフィによるマスク６０を利用して、ベース領域４
２のほぼ中央に重なる層の整合のとられた部分５２Ｃ、
５４Ｃ、５６Ｃ、及び、表面２４Ａの中央領域にほぼ外
接した層の整合のとられた部分５２Ｄ、５４Ｄ、５６Ｄ
にマスキングが施される。次に、デバイスのエッチング
が施され、これらの層の除去される部分が、アパーチャ
６２、６４によって示される。層５６、５４、及び、５
２の部分に対するこのエッチングは、上記と同じエッチ
ング液を利用し、ＲＩＥプロセスによって実行される。 詳細に後述するように、残りのポリシリコン領域５２Ｃ
は、引続き形成されることになる垂直ＰＮＰ形トランジ
スタに対するエミッタ接点及びドーパント不純物源とし
ての働きをする。同様に、残りのポリシリコン領域５２
Ｄは、引続き形成されることになる垂直ＮＰＮトランジ
スタに対するベース接点及び付随的ベース・ドーパント
不純物源としての働きをする。
【００２５】引続き図６の説明を行なうと、アパーチャ
６４は、例えば、約０．０５マイクロ・メートルといっ
た短い距離だけ拡大されて、ベース領域４２の表面に入
り込み、ベース領域４２の隆起したペデスタル部分４２
Ａに外接している。アパーチャ６２は、同様に、同じ距
離だけ拡大されて、デバイス領域２８の表面２４Ａに入
り込み、凹所２８Ａを形成している。デバイス領域２６
及び２８のシリコンには、例えば、Ｃｌ２／Ｏ２／Ａｒ
ガスを用い、ＲＩＥプロセスを利用してエッチングが施
される。シリコン表面２４Ａ、２４Ｂに対するこのオー
バ・エッチングの実施によって、ポリシリコン領域５２
Ｃまたは５２Ｄの望ましくない残存物がアパーチャ６２
または６４内に残らないことが保証される。マスク６０
は、従来のやり方で除去される。
【００２６】図６に関連してさらに続けると、シリコン
の欠陥を直し、ベース接点５４Ｄ内のドーパント不純物
を下方へ拡散して、デバイス領域２８に入り込ませ、Ｐ
＋　付随的ベース領域６８が形成されるように、エミッ
タ接点５２Ｃからドーパント不純物を下方へ拡散して、
デバイス領域２６に入り込ませ、Ｐ＋　エミッタ領域６
９が形成されるようにする。次に、実質的Ｐ形ベース領
域６６が、例えば、ボロン・イオンのイオン打込みによ
って、アパーチャ６２を介しデバイス領域２８に形成さ
れる。注目されるのは、アパーチャ６４は、イオン打込
み時に、フォトリソグラフィによるマスクによってブロ
ックできるという点である。しかし、領域４２にＮドー
ピングを施すことによって、Ｐ形イオン打込みが克服さ
れる。
【００２７】ここで、図７を参照すると、構造体１０に
重なる層の露出した全ての垂直エッジは、６６Ａ−Ｅで
表示の酸化物／窒化物による保護側壁によってカバーさ
れる。これらの側壁６６Ａ−Ｅは、例えば、ＳｉＯ２及
びＳｉ３Ｎ４　の順次ブランケット蒸着、及び、後続の
異方性エッチングによって形成され、指示された側壁が
残ることになる。側壁形成の適合するプロセスが、本発
明の譲受人に譲渡され、参考までに本書に組み込まれた
、Ｐｏｇｇｅに対する米国特許第４，２５６，５１４号
に示され、解説されている。
【００２８】ここで、図８を参照すると、Ｎ＋　ドープ
したポリシリコン層７１が、アパーチャ６２及び６４を
充填するため、構造体１０に重ねて等角に蒸着される。 注目されるのは、層７１が、絶縁材料５４Ｃ−Ｄ、５６
Ｃ−Ｄ、及び、絶縁側壁６６Ａ−Ｅの介在によって、ポ
リシリコン領域５２Ｃ及び５２Ｄから絶縁されるという
点である。層７１は、例えば、そのままでのドーピング
を利用した従来のＣＶＤプロセスによって、あるいは、
代替案として、真性のポリシリコンを蒸着し、その後で
イオン打込みまたは拡散によるドーピングを行なうこと
によって、約０．２０マイクロ・メートルの厚さに形成
される。
【００２９】引続き図８の説明を行なうと、デバイスは
、例えば、２０分間にわたり８８０℃で従来の焼なまし
プロセスを受ける。この焼なましによって、ドーパント
不純物が層７１から下方へ拡散して、下方に位置するデ
バイス領域に入り込む。こうして、デバイス領域２６に
はＮ＋　付随的ベース領域７０、７２が形成され、デバ
イス領域２８には、Ｎ＋　エミッタ領域７４が形成され
る。
【００３０】以上から明らかなように、デバイス領域２
８には、エミッタ領域７４、実質的ベース領域６６、付
随的ベース領域６８、及び、サブ・コレクタ領域３４を
含む、垂直ＮＰＮトランジスタが形成された。同時に、
本発明によれば、デバイス領域２６には、垂直ＰＮＰ形
トランジスタが形成された。このＰＮＰ形トランジスタ
には、エミッタ領域６９、付随的ベース領域７０、７２
、実質的ベース領域４２、及び、サブ・コレクタ領域３
８が含まれている。
【００３１】ここで、図９を参照すると、従来のフォト
リングラフィによるマスキング技法を用いて、層７１に
パターン形成が施され、エミッタ接点５２Ｃの横方向の
側部境界をなし、絶縁側壁６６Ｃによってそれから間隔
をあけた位置につく付随的ベース接点領域７１Ａ、７１
Ｂが残ることになる。この層７１のパターン形成によっ
て、さらに、ほぼ中心が付随的ベース接点５２Ｄ内に位
置し、側壁６６Ｂによってそれから絶縁された、エミッ
タ接点領域７１Ｃが残される。層７１は、例えば、Ｃｌ
２／Ｏ２／Ａｒガスを用いたＲＩＥプロセスを利用する
ことによって形成される。
【００３２】ここで、図１０を参照すると、電気接点を
受けるために形成されたアパーチャ、すなわち、ＮＰＮ
ベース接点５２Ｄに対するアパーチャ７５、ＮＰＮサブ
コレクタのＮ＋＋の全域に及ぶ領域３６に対するアパー
チャ７６、ＰＮＰエミッタ接点５２Ｃに対するアパーチ
ャ７８、ＰＮＰサブコレクタのＰ＋の全域に及ぶ領域４
０に対するアパーチャ８０、及び、ＰＮＰアースのＮ＋
＋の全域に及ぶ領域３２に対するアパーチャ８２を備え
たデバイスが、示されている。これらのアパーチャのそ
れぞれは、従来のフォトリングラフィによるマスキング
と、それに続く、酸化物に窒化物を重ねたスタックに対
するエッチングによって形成される。このエッチングは
、例えば、ＣＦ４／ＣＨＦ３／Ａｒガスを用いた、ＲＩ
Ｅプロセスを利用して形成される。
【００３３】図１０、図１１、及び、図１２をまとめて
参照すると分るように、デバイス領域２８のＮＰＮトラ
ンジスタは、必然的に全体が矩形をなし、エミッタ領域
７４がベース領域６６、６８によって包囲されている。 一方、デバイス領域２６におけるＰＮＰトランジスタの
エミッタ領域６９は、全体が、横方向に延びる付随的ベ
ース領域７０及び７２に対してブリッジを形成しており
、実質的ベース領域４２によって包囲されている。
【００３４】図１０及び図１１に示すデバイスは、従来
のマルチ・レベル・メタライゼーションを用いることに
よって完成されるが、該メタライゼーションの多くのタ
イプは、当該技術の熟練者には既知のところである。
【００３５】こうして、同じ半導体基板に形成される相
補形バイポーラ・デバイス、すなわち、相補形ＮＰＮト
ランジスタ及びＰＮＰトランジスタを製作するための新
しい、改良された方法が得られることになる。ＰＮＰト
ランジスタの製作に用いられたプロセス・ステップは、
最先端水準をなすセルフアライメント式トランジスタ製
作技法である。ＰＮＰトランジスタには、許容差の厳し
いフォトリングラフィによるアライメント、とりわけ、
絶縁側壁によって決定されるベース接点とエミッタ接点
とのスペーシングを必要とせずに形成される、セルフア
ライメント式領域が含まれている。
【００３６】本発明の用途は、集積回路の形成にあり、
とりわけ、超大規模集積（ＶＬＳＩ）回路の分野にある
。
【００３７】特定の実施例に関連して、本発明の例示及
び解説を行なってきたが、当該技術の熟練者には、本発
明の精神及び範囲内に納まる多くの変更、修正、及び、
改良が思い浮かぶであろう。
【００３８】
【発明の効果】本発明は、先行技術に比べて多くの重要
な利点を提供するものである。ＰＮＰエミッタ接点及び
ＮＰＮ付随的ベース接点の同時形成、及び、ＮＰＮエミ
ッタ接点及びＰＮＰ付随的ベース接点の同様の同時形成
により、本発明のプロセスは、最小数のマスキング・ス
テップしか必要としない。イオン打込みによるＰＮＰト
ランジスタのＰ＋　サブ・コレクタ形成によって、パタ
ーン形成されたサブ・コレクタの形成時に生じる、従来
の自動ドーピングの問題が解消される。さらに、イオン
打込みされたＰ＋　サブ・コレクタ領域の直列抵抗は、
デバイスの飽和を阻止するのに望ましい小ささである。 ベース抵抗Ｒｂｂは望ましい小ささであり、ベース／エ
ミッタ接合容量及びベース／コレクタ接合容量は、ＮＰ
Ｎトランジスタ及びＰＮＰトランジスタの両方とも小さ
い。
【００３９】結果得られるＮＰＮトランジスタは、高性
能デバイスであり、一方、ＰＮＰトランジスタも、ＮＰ
Ｎトランジスタに近い速度及び周波数応答を含む、優れ
た、高性能な動作特性を示す。
【図面の簡単な説明】
【図１】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図２】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図３】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図４】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図５】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図６】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図７】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図８】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図９】本発明による相補形バイポーラ・トランジスタ
・デバイスの製作における一連のステップを表わした断
面図である。
【図１０】本発明による相補形バイポーラ・トランジス
タ・デバイスの製作における一連のステップを表わした
断面図である。
【図１１】図１０の構造体の平面図である。
【図１２】図１０及び図１１の１２−１２で描かれた断
面図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】平面の共通表面を備えた、電気的に絶縁さ
    れた少なくとも２つのＮ形デバイス領域を含む半導体材
    料の基板を用意するステップと、前記デバイス領域の第
    １の領域にＰ形埋込サブ・コレクタ領域を形成するステ
    ップと、前記デバイス領域の第２の領域にＮ形埋込サブ
    ・コレクタ領域を形成するステップと、前記第１のデバ
    イス領域の前記共通表面にＮ形ベース領域を形成するス
    テップと、前記第１のデバイス領域の前記ベース領域に
    重ね、また、前記第２のデバイス領域に重ねて、Ｐドー
    プしたポリシリコンの層を形成するステップとＰドープ
    したポリシリコンの前記層にパターン形成して、前記第
    １のデバイス領域の前記ベース領域に中心がくるように
    エミッタ接点を形成し、前記第２のデバイス領域に環状
    のベース接点を形成するステップと、パターン形成され
    た、Ｐドープしたポリシリコンの前記層に重ねて絶縁材
    料の層を形成するステップと、デバイスに重ねて等角に
    Ｎドープしたポリシリコンの層を形成するステップと、
    Ｎドープしたポリシリコンの前記層にパターン形成して
    、前記第１のデバイス領域の前記エミッタ接点を包囲す
    るベース接点を形成し、前記第２のデバイス領域の前記
    ベース接点によって包囲されたエミッタ接点を形成する
    ステップと、前記デバイスを少なくとも１回加熱し、前
    記第１と第２のデバイス領域の前記ベース及びエミッタ
    接点から前記デバイス領域に不純物を打込み、それによ
    って、前記第１のデバイス領域に縦形ＰＮＰトランジス
    タを形成し、前記第２のデバイス領域に縦形ＮＰＮトラ
    ンジスタを形成するステップと、から構成される、相補
    形バイポーラ・トランジスタを形成する方法。
  2. 【請求項２】前記基板を用意する前記ステップに、平面
    の第１の表面を形成するＰ形半導体のスラブを用意する
    ステップと、前記共通表面を形成するＮ形半導体層を前
    記第１の表面に重ねてエピタキシャル成長させるステッ
    プと、前記共通表面から前記スラブ内に延びる絶縁領域
    を形成し、前記デバイス領域を分離するステップとが含
    まれることを特徴とする、請求項１に記載の方法。
  3. 【請求項３】前記スラブと前記Ｎ形半導体層との中間に
    軽くドープしたＰ形領域をエピタキシャル成長させるス
    テップが、さらに含まれることを特徴とする、請求項２
    に記載の方法。
  4. 【請求項４】前記埋込サブ・コレクタ領域と前記スラブ
    の中間における前記第１のデバイス領域に多量にドープ
    したＮ形埋込領域を形成するステップが、さらに含まれ
    ることと、前記Ｎ形埋込領域が、前記第２のデバイス領
    域における前記Ｎ形サブ・コレクタ領域と同時に形成さ
    れることを特徴とする、請求項２に記載の方法。
  5. 【請求項５】前記第１のデバイス領域の表面から前記第
    １のデバイス領域における前記Ｎ形埋込領域に接触する
    ことになるＮ形の全域に及ぶ領域を形成するステップが
    、さらに含まれることを特徴とする、請求項３に記載の
    方法。
  6. 【請求項６】前記第２のデバイス領域の表面から前記第
    ２のデバイス領域における前記サブ・コレクタ領域に接
    触することになるＮ形の全域に及ぶ領域を形成するステ
    ップが、さらに含まれることを特徴とする、請求項１に
    記載の方法。
  7. 【請求項７】前記第１のデバイス領域の表面から前記第
    １のデバイス領域における前記Ｐ形サブ・コレクタ領域
    に接触することになるＰ形の全域に及ぶ領域を形成する
    ステップが、さらに含まれることを特徴とする、請求項
    １に記載の方法。
  8. 【請求項８】Ｐドープしたポリシリコンの前記層を形成
    する前記ステップの実施前に、前記第１と第２のデバイ
    ス領域の表面に重ねて絶縁材料の層を形成するステップ
    と、絶縁材料の前記層にパターン形成を施して、前記第
    １と第２のデバイス領域のそれぞれの一部を露出させる
    ようにするステップと、がさらに含まれることを特徴と
    する、請求項１に記載の方法。
  9. 【請求項９】パターン形成を施された、Ｐドープしたポ
    リシリコン層に前記絶縁層を形成する前記ステップに、
    Ｐドープしたポリシリコンの前記層の露出したエッジに
    、絶縁層料の側壁を形成するステップが含まれることを
    特徴とする、請求項１に記載の方法。
  10. 【請求項１０】Ｐドープしたポリシリコンの前記層にパ
    ターン形成する前記ステップの後、不純物を蒸着させる
    ことによって、前記第２のデバイス領域にＰ形付随的ベ
    ース領域を形成するステップが、さらに含まれることを
    特徴とする、請求項１に記載の方法。
  11. 【請求項１１】前記第１のデバイス領域における前記Ｎ
    形ベース領域の表面の一部を除去し、前記Ｎ形ベース領
    域に凹所を形成するステップと、前記最後に述べた除去
    ステップによって形成された前記Ｎ形ベース領域の壁面
    に絶縁を施すステップとが、さらに含まれており、それ
    によって、前記第２のデバイス領域に関する前記ベース
    接点が、前記凹所内に少なくとも部分的に形成されるこ
    とを特徴とする、請求項１に記載の方法。
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