JPH04215473A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JPH04215473A JPH04215473A JP2410400A JP41040090A JPH04215473A JP H04215473 A JPH04215473 A JP H04215473A JP 2410400 A JP2410400 A JP 2410400A JP 41040090 A JP41040090 A JP 41040090A JP H04215473 A JPH04215473 A JP H04215473A
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- Japan
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- static ram
- transistors
- soi layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ、
特にセル面積を小さくできる新規なスタティックＲＡＭ
に関する。
特にセル面積を小さくできる新規なスタティックＲＡＭ
に関する。
【０００２】
【従来の技術】スタティックＲＡＭは一般にドライバト
ランジスタ及びスイッチングトランジスタがバルク（半
導体基板）に形成され、これ等のゲート電極は半導体基
板の同じ表面に同時に形成されるのが普通である。
ランジスタ及びスイッチングトランジスタがバルク（半
導体基板）に形成され、これ等のゲート電極は半導体基
板の同じ表面に同時に形成されるのが普通である。
【０００３】図１０はスタティックＲＡＭセルの従来例
の平面図、図１１はスタティックＲＡＭセルの回路図（
従来例、本発明を問わず）である。尚、図１０の下部左
隅の部分は各セルをＦにより表わして配置を示す配置図
であり、この配置図の４個のセルのうちの右下部のセル
を図１０により示した。
の平面図、図１１はスタティックＲＡＭセルの回路図（
従来例、本発明を問わず）である。尚、図１０の下部左
隅の部分は各セルをＦにより表わして配置を示す配置図
であり、この配置図の４個のセルのうちの右下部のセル
を図１０により示した。
【０００４】図１０（及び後述する図２）において、左
へ行くに従い下るハッチングが施された部分は例えばポ
リサイドからなる配線層で、スイッチングトランジスタ
Ｑ１、Ｑ２のゲート電極（ワードライン）、ドライバト
ランジスタＱ３、Ｑ４のゲート電極を成している。梨地
模様の部分はフィールド領域、フィールド領域以外の白
の部分はソース、ドレインを成す拡散領域である。右に
行くに従い下るハッチングが施された部分はＶｓｓ及び
ビット線のコンタクトであり、矩形及びそれの対角線の
部分はゲート電極と半導体基板とのコンタクト部分であ
り、従来においては各メモリセル当り少なくとも３箇所
必要であった。図中ａ、ｂ、ｃ、ｄはノードを示す。 尚、例えば多結晶シリコンからなる高抵抗負荷Ｒ１、Ｒ
２、は、ドライバトランジスタＱ３、Ｑ４のゲート電極
に重ねて形成され、セルサイズに影響を及ぼさないので
図示を省略した。
へ行くに従い下るハッチングが施された部分は例えばポ
リサイドからなる配線層で、スイッチングトランジスタ
Ｑ１、Ｑ２のゲート電極（ワードライン）、ドライバト
ランジスタＱ３、Ｑ４のゲート電極を成している。梨地
模様の部分はフィールド領域、フィールド領域以外の白
の部分はソース、ドレインを成す拡散領域である。右に
行くに従い下るハッチングが施された部分はＶｓｓ及び
ビット線のコンタクトであり、矩形及びそれの対角線の
部分はゲート電極と半導体基板とのコンタクト部分であ
り、従来においては各メモリセル当り少なくとも３箇所
必要であった。図中ａ、ｂ、ｃ、ｄはノードを示す。 尚、例えば多結晶シリコンからなる高抵抗負荷Ｒ１、Ｒ
２、は、ドライバトランジスタＱ３、Ｑ４のゲート電極
に重ねて形成され、セルサイズに影響を及ぼさないので
図示を省略した。
【０００５】
【発明が解決しようとする課題】ところで、スタティッ
クＲＡＭに対して集積度の向上の要求は強まる一方であ
るが、その要求に応えることが難しくなりつつある。こ
れは、従来のスタティックＲＡＭにおいてドライバトラ
ンジスタとスイッチングトランジスタのゲート電極が同
じ層として形成されているのでドライバトランジスタと
スイッチングトランジスタの配置が強く制約されている
ことが主たる原因となっている。そして、それは第１に
、ドライバトランジスタとスイッチングトランジスタの
ゲート電極間に充分な間隙を必要とし集積度の妨げにな
り、第２に、ゲート電極と基板とのコンタクトの数がど
うしても１セル当り３個も必要となってしまい、この３
個のコンタクト部ｅ、ｆ、ｇが無視できない面積を占有
してしまうことにつながるのである。
クＲＡＭに対して集積度の向上の要求は強まる一方であ
るが、その要求に応えることが難しくなりつつある。こ
れは、従来のスタティックＲＡＭにおいてドライバトラ
ンジスタとスイッチングトランジスタのゲート電極が同
じ層として形成されているのでドライバトランジスタと
スイッチングトランジスタの配置が強く制約されている
ことが主たる原因となっている。そして、それは第１に
、ドライバトランジスタとスイッチングトランジスタの
ゲート電極間に充分な間隙を必要とし集積度の妨げにな
り、第２に、ゲート電極と基板とのコンタクトの数がど
うしても１セル当り３個も必要となってしまい、この３
個のコンタクト部ｅ、ｆ、ｇが無視できない面積を占有
してしまうことにつながるのである。
【０００６】ちなみに、第１のコンタクト部ｅはドライ
バトランジスタＱ４のドレインｄとドライバトランジス
タＱ３のゲート電極とのコンタクトをし、第２のコンタ
クト部ｆはドライバトランジスタＱ３のドレインｃとド
ライバトランジスタＱ４のゲート電極とのコンタクトを
し、第３のコンタクト部ｇはドライバトランジスタＱ３
のゲート電極とスイッチングトランジスタＱ２の反ビッ
ト線側のソース領域とのコンタクトをする。このコンタ
クト部は従来のスタティックＲＡＭでは各セル毎に３個
ｅ、ｆ、ｇ必ず必要であった。
バトランジスタＱ４のドレインｄとドライバトランジス
タＱ３のゲート電極とのコンタクトをし、第２のコンタ
クト部ｆはドライバトランジスタＱ３のドレインｃとド
ライバトランジスタＱ４のゲート電極とのコンタクトを
し、第３のコンタクト部ｇはドライバトランジスタＱ３
のゲート電極とスイッチングトランジスタＱ２の反ビッ
ト線側のソース領域とのコンタクトをする。このコンタ
クト部は従来のスタティックＲＡＭでは各セル毎に３個
ｅ、ｆ、ｇ必ず必要であった。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、セル面積を狭くしてスタティックＲ
ＡＭの大記憶容量化、高密度化を図ることを目的とする
。
されたものであり、セル面積を狭くしてスタティックＲ
ＡＭの大記憶容量化、高密度化を図ることを目的とする
。
【０００８】
【課題を解決するための手段】本発明スタティックＲＡ
Ｍは、ＳＯＩ層にスイッチングトランジスタとドライバ
トランジスタを形成し、これ等のゲート電極を該ＳＯＩ
層の互いに逆の面に形成したことを特徴とする。
Ｍは、ＳＯＩ層にスイッチングトランジスタとドライバ
トランジスタを形成し、これ等のゲート電極を該ＳＯＩ
層の互いに逆の面に形成したことを特徴とする。
【０００９】
【実施例】以下、本発明スタティックＲＡＭを、図示実
施例に従って詳細に説明する。図１は本発明スタティッ
クＲＡＭの一つの実施例を示す断面図、図２はレイアウ
ト例を示す平面図である。図において、１はシリコン半
導体基板、２は貼り合せ用ポリシリコン層、３は絶縁膜
、４はポリシリコンからなる高抵抗負荷素子、５は絶縁
膜、６はスイッチングトランジスタＱ１あるいはＱ２の
ポリサイドからなるゲート電極で、６ａがポリシリコン
層、６ｂが例えばタングステンシリサイド層であり、該
ゲート電極６は図２では極太の実線で示されている。 ７はＳＯＩ層８の裏面に形成されたところのスイッチン
グトランジスタのゲート絶縁膜である。９は埋め込みに
より形成された素子分離絶縁膜、１０はＳＯＩ層８にｎ
型の不純物をドープすることにより形成されたソース／
ドレイン領域である。ＳＯＩ層８にはスイッチングトラ
ンジスタＱ１、Ｑ２とドライバトランジスタＱ３、Ｑ４
の両方のソース／ドレイン領域１０が形成されている。 １１はＳＯＩ層８の表面に形成されたところのドライバ
トランジスタのゲート絶縁膜である。このゲート絶縁膜
１１は図面では差違をはっきりつけなかったが上記ゲー
ト絶縁膜７よりも膜厚が薄くされている。これは、スイ
ッチングトランジスタＱ１、Ｑ２にとってはスイッチン
グ動作を安定にするためゲート絶縁膜７を稍厚めに形成
することが望ましいのに対してドライバトランジスタＱ
３、Ｑ４にとっては高速性等を確保するためゲート絶縁
膜１１を薄めに形成することが望ましいためである。１
２はゲート絶縁膜１１表面に形成されたところのドライ
バトランジスタのポリサイドからなるゲート電極であり
、１２ａはポリシリコン膜、１２ｂはタングステンシリ
サイド膜である。
施例に従って詳細に説明する。図１は本発明スタティッ
クＲＡＭの一つの実施例を示す断面図、図２はレイアウ
ト例を示す平面図である。図において、１はシリコン半
導体基板、２は貼り合せ用ポリシリコン層、３は絶縁膜
、４はポリシリコンからなる高抵抗負荷素子、５は絶縁
膜、６はスイッチングトランジスタＱ１あるいはＱ２の
ポリサイドからなるゲート電極で、６ａがポリシリコン
層、６ｂが例えばタングステンシリサイド層であり、該
ゲート電極６は図２では極太の実線で示されている。 ７はＳＯＩ層８の裏面に形成されたところのスイッチン
グトランジスタのゲート絶縁膜である。９は埋め込みに
より形成された素子分離絶縁膜、１０はＳＯＩ層８にｎ
型の不純物をドープすることにより形成されたソース／
ドレイン領域である。ＳＯＩ層８にはスイッチングトラ
ンジスタＱ１、Ｑ２とドライバトランジスタＱ３、Ｑ４
の両方のソース／ドレイン領域１０が形成されている。 １１はＳＯＩ層８の表面に形成されたところのドライバ
トランジスタのゲート絶縁膜である。このゲート絶縁膜
１１は図面では差違をはっきりつけなかったが上記ゲー
ト絶縁膜７よりも膜厚が薄くされている。これは、スイ
ッチングトランジスタＱ１、Ｑ２にとってはスイッチン
グ動作を安定にするためゲート絶縁膜７を稍厚めに形成
することが望ましいのに対してドライバトランジスタＱ
３、Ｑ４にとっては高速性等を確保するためゲート絶縁
膜１１を薄めに形成することが望ましいためである。１
２はゲート絶縁膜１１表面に形成されたところのドライ
バトランジスタのポリサイドからなるゲート電極であり
、１２ａはポリシリコン膜、１２ｂはタングステンシリ
サイド膜である。
【００１０】このように、本スタティックＲＡＭはウエ
ハボンディングにより形成されたＳＯＩ層８にスイッチ
ングトランジスタ及びドライバトランジスタを形成し、
そして、該ＳＯＩ層８の裏面にスイッチングトランジス
タのゲート電極６を、ＳＯＩ層８の表面にドライバトラ
ンジスタのゲート電極１２を形成したので、必然的にド
ライバトランジスタＱ３、Ｑ４とスイッチングトランジ
スタＱ１、Ｑ２の配置に対しての拘束が従来よりも弱く
なり、図２に示すようにドライバトランジスタＱ３、Ｑ
４のゲート電極と、スイッチングトランジスタＱ１、Ｑ
２のゲート電極（ワード線）６との上から見た間隔をき
わめて狭くできる。しかも、ＳＯＩ層８へのゲート電極
のコンタクト部は、ドライバトランジスタＱ３のゲート
電極をスイッチングトランジスタＱ２、ドライバトラン
ジスタＱ４のソース／ドレイン領域に接続するコンタク
トｇと、ドライバトランジスタＱ４とゲート電極をスイ
ッチングトランジスタＱ１、ドライバトランジスタＱ３
のソース／ドレイン領域に接続するコンタクトｆの２個
のみで済むのでコンタクト部の占有面積は狭くなる。以
上のことからセル面積は実際に従来よりも２０〜３０％
狭くすることが可能になった。
ハボンディングにより形成されたＳＯＩ層８にスイッチ
ングトランジスタ及びドライバトランジスタを形成し、
そして、該ＳＯＩ層８の裏面にスイッチングトランジス
タのゲート電極６を、ＳＯＩ層８の表面にドライバトラ
ンジスタのゲート電極１２を形成したので、必然的にド
ライバトランジスタＱ３、Ｑ４とスイッチングトランジ
スタＱ１、Ｑ２の配置に対しての拘束が従来よりも弱く
なり、図２に示すようにドライバトランジスタＱ３、Ｑ
４のゲート電極と、スイッチングトランジスタＱ１、Ｑ
２のゲート電極（ワード線）６との上から見た間隔をき
わめて狭くできる。しかも、ＳＯＩ層８へのゲート電極
のコンタクト部は、ドライバトランジスタＱ３のゲート
電極をスイッチングトランジスタＱ２、ドライバトラン
ジスタＱ４のソース／ドレイン領域に接続するコンタク
トｇと、ドライバトランジスタＱ４とゲート電極をスイ
ッチングトランジスタＱ１、ドライバトランジスタＱ３
のソース／ドレイン領域に接続するコンタクトｆの２個
のみで済むのでコンタクト部の占有面積は狭くなる。以
上のことからセル面積は実際に従来よりも２０〜３０％
狭くすることが可能になった。
【００１１】また、ドライバトランジスタＱ３、Ｑ４の
ゲート電極６と、スイッチングトランジスタＱ１、Ｑ２
のゲート電極１２とがＳＯＩ層８の逆の面に形成され、
ドライバトランジスタとスイッチングトランジスタとが
全く別のゲート絶縁膜７、１１を有している。従って、
ゲート絶縁膜７、１１の膜厚を各別に設定することによ
りドライバトランジスタＱ３、Ｑ４にはそれに最適の膜
厚を有するゲート絶縁膜１１を、スイッチングトランジ
スタＱ１、Ｑ２にはそれに最適の膜厚を有するゲート絶
縁膜７を形成することができ、スタティックＲＡＭの性
能をより高めることができる。
ゲート電極６と、スイッチングトランジスタＱ１、Ｑ２
のゲート電極１２とがＳＯＩ層８の逆の面に形成され、
ドライバトランジスタとスイッチングトランジスタとが
全く別のゲート絶縁膜７、１１を有している。従って、
ゲート絶縁膜７、１１の膜厚を各別に設定することによ
りドライバトランジスタＱ３、Ｑ４にはそれに最適の膜
厚を有するゲート絶縁膜１１を、スイッチングトランジ
スタＱ１、Ｑ２にはそれに最適の膜厚を有するゲート絶
縁膜７を形成することができ、スタティックＲＡＭの性
能をより高めることができる。
【００１２】図３乃至図１０は第１図に示したスタティ
ックＲＡＭの製造方法を工程順に示す断面図である。 （１）ＳＯＩ層となる半導体基板１３を形成し、その表
面部を選択的にエッチングし、エッチング部に絶縁膜を
埋め込むことにより図３に示すように素子分離絶縁膜を
形成する。 （２）次に、加熱酸化によりゲート絶縁膜７を形成し、
スイッチングトランジスタのゲート電極６（６ａ、６ｂ
からなる）を形成し、その後図４に示すように絶縁膜５
で半導体基板１３上を覆う。 （３）次に、上記絶縁膜５にコンタクトホール５ａを形
成し、しかる後図５に示すようにポリシリコンからなる
高抵抗負荷膜４を形成する。 （４）次に、高抵抗負荷膜４側の表面上を絶縁膜３で覆
い、更にウエハボンディング用のポリシリコン層２を形
成し、半導体基板１３を該ポリシリコン層２表面にて別
の半導体基板１の表面に貼り合わせる。図６は半導体基
板１３を上側にしてウエハボンディング後の状態を示す
。
ックＲＡＭの製造方法を工程順に示す断面図である。 （１）ＳＯＩ層となる半導体基板１３を形成し、その表
面部を選択的にエッチングし、エッチング部に絶縁膜を
埋め込むことにより図３に示すように素子分離絶縁膜を
形成する。 （２）次に、加熱酸化によりゲート絶縁膜７を形成し、
スイッチングトランジスタのゲート電極６（６ａ、６ｂ
からなる）を形成し、その後図４に示すように絶縁膜５
で半導体基板１３上を覆う。 （３）次に、上記絶縁膜５にコンタクトホール５ａを形
成し、しかる後図５に示すようにポリシリコンからなる
高抵抗負荷膜４を形成する。 （４）次に、高抵抗負荷膜４側の表面上を絶縁膜３で覆
い、更にウエハボンディング用のポリシリコン層２を形
成し、半導体基板１３を該ポリシリコン層２表面にて別
の半導体基板１の表面に貼り合わせる。図６は半導体基
板１３を上側にしてウエハボンディング後の状態を示す
。
【００１３】
（５）次に、半導体基板１３の裏面に研磨することによ
り図７に示すようにＳＯＩ層８を形成する。研磨された
面をもってＳＯＩ層８の表面とし、その反対側の面をＳ
ＯＩ層８の裏面とする。 （６）次に、図８に示すようにＳＯＩ層８の表面にゲー
ト絶縁膜１１及びドライバトランジスタのゲート電極１
２を形成する。 （７）その後、図９に示すように、スイッチングトラン
ジスタのチャンネルとなる部分をレジスト膜１４でマス
クした状態でｎ型不純物をイオン打込みすることにより
ソース／ドレイン領域１０、１０、…を形成する。そし
て、レジスト膜１４を除去すると図１に示すようなスタ
ティックＲＡＭが出来上る。 その後は、通常のスタティックＲＡＭの製造方法で層間
絶縁膜の形成、コンタクトホールの形成、電極の形成が
行われる。
り図７に示すようにＳＯＩ層８を形成する。研磨された
面をもってＳＯＩ層８の表面とし、その反対側の面をＳ
ＯＩ層８の裏面とする。 （６）次に、図８に示すようにＳＯＩ層８の表面にゲー
ト絶縁膜１１及びドライバトランジスタのゲート電極１
２を形成する。 （７）その後、図９に示すように、スイッチングトラン
ジスタのチャンネルとなる部分をレジスト膜１４でマス
クした状態でｎ型不純物をイオン打込みすることにより
ソース／ドレイン領域１０、１０、…を形成する。そし
て、レジスト膜１４を除去すると図１に示すようなスタ
ティックＲＡＭが出来上る。 その後は、通常のスタティックＲＡＭの製造方法で層間
絶縁膜の形成、コンタクトホールの形成、電極の形成が
行われる。
【００１４】尚、本実施例では負荷素子としてポリシリ
コンからなる高抵抗負荷膜をＳＯＩ層８の裏面側に形成
したが、必ずしもそのようにすることは必要ではなく、
ＳＯＩ層８の表面側に形成しても良い。ただ、ＳＯＩ層
８の裏面側に形成すると抵抗長を長くでき、レイアウト
が容易になる。
コンからなる高抵抗負荷膜をＳＯＩ層８の裏面側に形成
したが、必ずしもそのようにすることは必要ではなく、
ＳＯＩ層８の表面側に形成しても良い。ただ、ＳＯＩ層
８の裏面側に形成すると抵抗長を長くでき、レイアウト
が容易になる。
【００１５】
【発明の効果】本発明スタティックＲＡＭは、ウエハボ
ンディングにより形成されたＳＯＩ層に少なくともスイ
ッチングトランジスタとドライバトランジスタが形成さ
れ、該スイッチングトランジスタのゲート電極と該ドラ
イバトランジスタのゲート電極とが互いに上記ＳＯＩ層
の逆の面に形成されたことを特徴とする。従って、本ス
タティックＲＡＭによれば、ドライバトランジスタとス
イッチングトランジスタ及びそのゲート電極の位置関係
に対する拘束が弱くなり、レイアウトし易くなり、ドラ
イバトランジスタとスイッチングトランジスタのゲート
電極間の上から視た間隔を狭くすることが可能になる。 更には、ＳＯＩ層とドライバトランジスタのゲート電極
とのコンタクト部のセル当りの数を少なくできる。依っ
て、セル面積を狭くすることができ、スタティックＲＡ
Ｍの大容量化、高集積化を図ることができる。そして、
ドライバトランジスタとスイッチングトランジスタとで
ゲート絶縁膜を別々に形成するので、ドライバトランジ
スタとスイッチングトランジスタとでしきい値電圧等を
異ならせることができ、固有の特性を備えるようにする
ことができ、延いてはスタティックＲＡＭの性能を向上
させることができる。
ンディングにより形成されたＳＯＩ層に少なくともスイ
ッチングトランジスタとドライバトランジスタが形成さ
れ、該スイッチングトランジスタのゲート電極と該ドラ
イバトランジスタのゲート電極とが互いに上記ＳＯＩ層
の逆の面に形成されたことを特徴とする。従って、本ス
タティックＲＡＭによれば、ドライバトランジスタとス
イッチングトランジスタ及びそのゲート電極の位置関係
に対する拘束が弱くなり、レイアウトし易くなり、ドラ
イバトランジスタとスイッチングトランジスタのゲート
電極間の上から視た間隔を狭くすることが可能になる。 更には、ＳＯＩ層とドライバトランジスタのゲート電極
とのコンタクト部のセル当りの数を少なくできる。依っ
て、セル面積を狭くすることができ、スタティックＲＡ
Ｍの大容量化、高集積化を図ることができる。そして、
ドライバトランジスタとスイッチングトランジスタとで
ゲート絶縁膜を別々に形成するので、ドライバトランジ
スタとスイッチングトランジスタとでしきい値電圧等を
異ならせることができ、固有の特性を備えるようにする
ことができ、延いてはスタティックＲＡＭの性能を向上
させることができる。
【図１】本発明スタティックＲＡＭの一つの実施例を示
す断面図である。
す断面図である。
【図２】図１に示すようなスタティックＲＡＭの一つの
レイアウト例を出す平面図である。
レイアウト例を出す平面図である。
【図３】図１に示したスタティックＲＡＭの製造の第１
の工程を示す断面図である。
の工程を示す断面図である。
【図４】図１に示したスタティックＲＡＭの製造の第２
の工程を示す断面図である。
の工程を示す断面図である。
【図５】図１に示したスタティックＲＡＭの製造の第３
の工程を示す断面図である。
の工程を示す断面図である。
【図６】図１に示したスタティックＲＡＭの製造の第４
の工程を示す断面図である。
の工程を示す断面図である。
【図７】図１に示したスタティックＲＡＭの製造の第５
の工程を示す断面図である。
の工程を示す断面図である。
【図８】図１に示したスタティックＲＡＭの製造の第６
の工程を示す断面図である。
の工程を示す断面図である。
【図９】図１に示したスタティックＲＡＭの製造の第７
の工程を示す断面図である。
の工程を示す断面図である。
【図１０】スタティックＲＡＭの従来例を示す断面図で
ある。
ある。
【図１１】スタティックＲＡＭのセルの回路図（本発明
、従来例に共通）である。
、従来例に共通）である。
１ ウエハ
６ スイッチングトランジスタのゲート電極７ ス
イッチングトランジスタのゲート絶縁膜８ ＳＯＩ層
イッチングトランジスタのゲート絶縁膜８ ＳＯＩ層
Claims (1)
- 【請求項１】 ウエハボンディングにより形成された
ＳＯＩ層に少なくともスイッチングトランジスタとドラ
イバトランジスタが形成され、上記スイッチングトラン
ジスタのゲート電極と上記ドライバトランジスタのゲー
ト電極とが互いに上記ＳＯＩ層の逆の面に形成されたこ
とを特徴とするスタティックＲＡＭ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410400A JP3070099B2 (ja) | 1990-12-13 | 1990-12-13 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410400A JP3070099B2 (ja) | 1990-12-13 | 1990-12-13 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215473A true JPH04215473A (ja) | 1992-08-06 |
| JP3070099B2 JP3070099B2 (ja) | 2000-07-24 |
Family
ID=18519569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410400A Expired - Fee Related JP3070099B2 (ja) | 1990-12-13 | 1990-12-13 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070099B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523602A (en) * | 1993-09-06 | 1996-06-04 | Hitachi, Ltd. | Multi-layered structure having single crystalline semiconductor film formed on insulator |
| US5608248A (en) * | 1994-08-30 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with planarization structure |
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| WO2009004919A1 (en) * | 2007-06-29 | 2009-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-12-13 JP JP2410400A patent/JP3070099B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523602A (en) * | 1993-09-06 | 1996-06-04 | Hitachi, Ltd. | Multi-layered structure having single crystalline semiconductor film formed on insulator |
| US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| US6313012B1 (en) | 1993-09-06 | 2001-11-06 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| US5608248A (en) * | 1994-08-30 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with planarization structure |
| US5956586A (en) * | 1994-08-30 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| WO2009004919A1 (en) * | 2007-06-29 | 2009-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7851279B2 (en) | 2007-06-29 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US8022469B2 (en) | 2007-06-29 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581332B2 (en) | 2007-06-29 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9184173B2 (en) | 2007-06-29 | 2015-11-10 | Semiconductor Enery Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070099B2 (ja) | 2000-07-24 |
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