JPH0365902B2

JPH0365902B2 -

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Publication number: JPH0365902B2
Application number: JP60089074A
Authority: JP
Priority date: 1984-04-27
Filing date: 1985-04-26
Publication date: 1991-10-15
Also published as: US4555843A; JPS6134964A

Description

【発明の詳細な説明】産業上の利用分野この発明は半導体電子装置及びその製造方法、
更に具体的に云えば、スタツク形CMOS装置及
びその製造方法に関する。

相補形MOS（CMOS）論理回路によく知られた
重要な半導体技術である。CMOSは他のどんな
MOS論理回路形式よりも待機時の消費電力が少
ない。然し、この利点も、１個の論理ユニツトあ
たりの基板の面積の経済性を犠牲にして得られ
る。このため、装置の寸法を縮小すること及び基
板の面積を節約するために装置を積重ねることを
含めて、CMOS装置のパツキング密度を高くす
るいろいろな努力が払われてきた。

装置の寸法の縮小化（スケールダウン）は勝手
に行なうことが出来ない。むしろ、装置の特性を
保つために、スケーリングルールが用いられてい
る。例えば、チヤンネルの長さと幅の比は、
MOS装置の抵抗性インピーダンスに比例する。
例えばミード及びコーンウエイの著書「イントロ
ダクシヨン・トウVLSIシステムズ」（1980年）、
及びIEEEジヤーナル・オブ・ソリツド・ステー
ト・サーキツツ誌、SC−18巻第395頁乃至第402
頁（1983年）所載のエノモト他の論文「デザイ
ン・フアブリケイシヨン・アンド・パフオーマン
ス・オブ・スケールド・アナログIC」を参照さ
れたい。

基板の一定面積に於ける装置の密度を高くする
別の方法は、能動層を上下に積重ね、その中に装
置を作ることである。ポリシリコンをレーザで再
結晶させる最近の技術により、共通ゲートを用い
たスタツク形CMOS装置を製造することが出来
る様になつた。基本的には、こういう装置を製造
するには、標準のｎチヤンネル装置の上にｎ形ポ
リシリコンをデポジツトし、ｎチヤンネル装置の
ゲート付近のゲート上に重なるポリシリコンをレ
ーザで再結晶させた後、このポリシリコンにｐ＋
のソース／ドレインをドープして、ｎチヤンネル
装置と同じゲートによつて制御されるｐチヤンネ
ル装置を形成する。例えばIEEEジヤーナル・オ
ブ・ソリツド・ステート・サーキツツ誌、SC−
17巻、第215頁乃至第219頁（1982年）所載のコリ
ンジ他の論文「スタツクド・トランジスタ
CMOS（ST−MOS）アンドNMOSテクノロジ
ー・モデイフアイド・トウCMOS」を参照され
たい。こういう装置を垂直に積重ねるため、こう
いう回路の密度は約２倍に向上する可能性があ
る。更に、普通のバルクCMOSにみられる様な
寄生pnpn構造がなく、スタツク形CMOS回路は
ラツチアツプの問題がない。

それでも、この様なスタツク形CMOS回路を
縮小する時、上に重なるポリシリコンのｐチヤン
ネル装置のチヤンネルのアラインメントが問題に
なる。特に下側のｎチヤンネルは、最初にゲート
のポリシリコンを形成し、その後ゲートをマスク
として作用させて、ソース及びドレイン領域を拡
散することによつて作られるのが普通である。こ
れによつてセルフアライン装置が得られる。然
し、上に重なるｐチヤンネルのポリシリコン装置
では、ゲートがこのポリシリコンの下にあつて、
ソース及びドレインを拡散する時、マスクとして
使うことが出来ない。このため、写真製版マスク
のアラインメントが重要になる。例えば、上に重
なるｐチヤンネル装置のチヤンネル幅をＬ、マス
ク・アラインメントの誤差をＳにしようとする場
合、ｐチヤンネル装置のチヤンネルが全体的にゲ
ートの上にある様に保証するためには、ゲートの
幅は少なくともＬ＋2Sにしなければならない。
然し、ゲートの幅がＬ＋2Sであると、セレフア
ラインのｎチヤンネル装置は、ゲートの下の小さ
な横方向の拡散を無視して、チヤンネルの長さが
Ｌ＋2Sになる。装置の寸法を縮小するにつれて、
マスク・アラインメントの誤差が、積重ねによる
節約分を殆んどなくしてしまうことがある。実
際、チヤンネルの長さＬを1.0ミクロンにし、マ
スク・アラインメント誤差Ｓを0.5ミクロンにす
ると、ｎチヤンネルの長さは２ミクロンになる。
即ち、希望する長さの２倍になる。更に、長さと
幅の比を同じにしようとすれば、ｎチヤンネルの
幅は希望する幅の２倍になる。事実上、ｎチヤン
ネルは希望する面積の４倍の面積を占めるように
なつてしまう。

スタツク形CMOSに於けるこのアラインメン
トの問題を解決する試みもなされている。例え
ば、IEDMテクニカル・ダイジエスト、第530頁
乃至第533頁（1983年）所載のA.L.ロビンソン他
の論文「ア・フーリー・セルフアラインド・ジヨ
イント・ゲートCMOSテクノロジー」に１つの
解決方法が記載されているが、この処理工程は、
簡単ではなく、ソース及びドレイン延長部のパタ
ーンを定めてその後エツチングするために、積重
ねた層の上で写真製版工程を使うために、装置を
縮小する時に、バルクのシリコン装置が依然とし
て問題であるので、この解決策は全く満足し得る
ものではない。写真製版工程による制約は上に述
べた他の非セルフアライン方式と全く同様であ
る。

このため、機能部分の寸法がパターン・アライ
ンメント誤差に近づく時、基板の面積の節約を実
質的に保ちながら、スタツク形CMOS装置を縮
小することが従来の問題であつた、問題点を解決するための手段及び作用この発明の好ましい実施例では、スタツク形
CMOS装置と、ゲート及び上側の装置を形成す
る前に、下側の装置のソース及びドレインの拡散
を行なう製法を提供する。即ち、下側の装置はセ
ルフアラインではなく、そのチヤンネルの長さ
は、上側の装置のチヤンネルの長さ及びパター
ン・アライメント誤差によつて左右されない。下
側の装置のチヤンネル長が一層短いことは、長さ
と幅の比を同じにするために、チヤンネルの幅も
一層狭いことを意味するから、この様にしてスタ
ツク形の装置は幅が一層狭い、スタツク形の装置
がこの様に幅が狭くなることは、装置の各機能部
分を縮小する時に得られる節約された基板の面積
を活かす助けになる。更に、製造工程は簡単であ
つて、既に利用し得る手法を用いる。このため、
スタツク形CMOSを縮小する時の従来の問題が
解決される。

実施例この発明の好ましい実施例の装置及び方法は、
最初に従来の問題と、特定の場合の従来の解決策
を考えれば、一番判り易く説明し易い。そこで、
チヤンネル長Ｌ及びチヤンネル幅Ｗを持つｎチヤ
ンネル装置の上に、やはりチヤンネル長Ｌ及びチ
ヤンネル幅Ｗを持つｐチヤンネルMOS装置を製
造する場合を考える。２つの装置は共通ゲートを
持つものとする。第１図及び第２図は、マスク・
アラインメントを含めて標準的なプロセスの工程
を用いて、ｎチヤンネル装置の上にｐチヤンネル
装置を積重ねる時のプロセスの工程とその結果出
来る装置を示している。特に第１図ａは、酸化物
層１３の成長及び第１のポリシリコン層１５のデ
ポジシヨン後のｐ形基板１１を示している。酸化
物は熱酸化によつて成長させることが出来、ポリ
シリコンはLPCVDによつてデポジツトすること
が出来る。次に標準的な燐のプリデポジシヨンを
用いて、ポリシリコン１５をドープする。その
後、ゲートのパターンを定め、砒素の注入を行な
つて、ｎ＋のソース及びドレイン領域１７を形成
する。（第１図ｂ参照。この図で砒素の注入を矢
印で示してある。）第２のゲート酸化物を既に存在するゲート酸化
物１３に隣接して成長させ、ポリシリコン１５を
隔離する。このポリシリコン１５がｐチヤンネル
装置及びｎチヤンネル装置の両方に共通のゲート
になる。この酸化物も参照数字１３で示してあ
る。酸化物１３の上に、やはりLPCVDにより、
第２のポリシリコン層１９をデポジツトする。ポ
リシリコン層１９は、ｐチヤンネル及びソース及
びドレインを形成する領域で、レーザで再結晶さ
せる場合が多いことに注意されたい。このレーザ
によつて行なわれる再結晶を第１図ｃに波形の矢
印で図式的に示してある。最後に、マスク工程後
のボロンの注入による高濃度のドーピングによ
り、Ｐチヤンネル装置のソース及びドレイン２１
が形成される。ｐチヤンネル２３が、依然として
保護酸化物により、マスク工程から覆われること
が示されている。第１図ｄは、上に述べたプロセ
スで、ソース及びドレイン領域２１を形成する最
後の工程に於けるマスクのミスアラインメントか
ら起る問題をも例示している。マスク酸化物２５
が第１図ｄでチヤンネル１５の右側に若干ずれて
いることが示されている。このアラインメント誤
差の結果、ゲート１５、ソース及びドレイン２１
及びｐチヤンネル２３によつて形成されたｐチヤ
ンネル装置は、ゲート１５がチヤンネル２３の全
長に沿つて導電を誘起することが出来ないため
に、性能が非常に悪くなつてしまう。勿論、ゲー
ト１５、ｎチヤンネル１１及びソース及びドレイ
ン１７によつて形成されたｎチヤンネル装置にと
つては、第１図ｂに示す様に、装置がセルフアラ
インであるため、これは問題ではない。第１図ｅ
はｐチヤンネル２３及びゲート１５のミスアライ
ンメントを示す簡略平面図である。特に、領域３
１は、ｐチヤンネル２３の内、ゲート１５によつ
て制御されない部分である。第１図ｅが、ソース
及びドレイン１７とｎチヤンネル１２に対するポ
リシリコン層１９のミスアラインメントをも示し
ていることに注意されたい。然し、ゲート１５が
ｐチヤンネル及びｎチヤンネルに対して垂直に並
進不変であるため、このミスアラインメントは実
効的には何の問題も招かない。

第２図は第１図に例示したミスアラインメント
の問題に対する従来の解決策を示す。第２図ａ乃
至第２図ｄのプロセスの工程は、寸法が変わつて
いる以外は、第１図ａ乃至第１図ｄの工程と全く
同じである。次に第２図ｅを参照すると、特にゲ
ート１５はＬ＋2Sになる様に作られている。
こゝでＳは最大のマスク・ミスアラインメントを
表わし、これは基板１１の平面状の面の上で両方
向に同じであると仮定する。第１図ｅが、ポリシ
リコン１９をマスクする場合の垂直方向のミスア
ラインメント、及びチヤンネル２３をマスクする
（即ち、ソース及びドレイン２１をドーピングす
るために）場合の水平方向のミスアラインメント
を示していることに注意されたい。ゲート１５を
幅（Ｌ＋2S）を持つ様に作ることにより、チヤ
ンネル２３を規定するためのマスクが、ゲート１
５に中心合せされた状態から距離Ｓだけ変位して
も、ゲート１５の余分の幅のために、チヤンネル
２３が依然として全部ゲート１５の上にあるた
め、チヤンネル２３のアラインメントの問題が解
決される。第２図ｄを参照されたい。然し、ゲー
ト１５を幅（Ｌ＋2S）に作ることは、チヤンネ
ル１２の長さが（Ｌ＋2S）になることを意味し、
ｎチヤンネル装置の幅と長さの比を守るために
は、チヤンネル１２とソース及びドレイン１７の
幅はＷ（Ｌ＋2S）／Ｌにしなければならない。従
つて、積重ねた装置は平面図で見ると第２図ｅに
示す様になる。この場合も、ポリシリコン１９に
対するマスクが垂直方向に移動した状態が示され
ており、チヤンネル２３に対するマスクが水平方
向にミスアラインしていることが示されている。
更に基本的なことは、ゲート１５から外れない様
に、チヤンネル２３を形成するためのターゲツト
の寸法を大きくしてあるため、領域３１が現われ
ないことである。

次にこの発明の好ましい実施例の方法並びにそ
の結果出来るスタツク形装置を第３図について説
明する。最初に、ゲート１５を形成する代りに、
パターンを定めることによつて、ソース及びドレ
イン領域１７を形成し、第２図の様にＬ＋2Sで
はなく、長さＬを持つ様にチヤンネル１２を作る
（第３図ａ参照）。次に、チヤンネル１２の上にパ
ターンを定めることによつてゲート１５を形成
し、これは幅（Ｌ＋2S）を持つ様に選ぶ。勿論、
このゲートのパターンを定めることによつて、チ
ヤンネル１２とのミスアラインメントが起り得る
が、ゲート１５は大き目の寸法であり、ミスアラ
インメントがあつても、装置の機能に影響を与え
ることがないような、トレランス（許容度）を持
つ（第３図ｂ参照）。この図で、ゲート１５がチ
ヤンネル１２に対し、右にミスアラインしている
ことが示されている。

残りの処理工程は従来の解決策の工程と同一で
あり、従来の解決策と同じ理由で、チヤンネル２
３がゲート１５によつて完全に制御される。ゲー
ト１５は幅（Ｌ＋2S）を持つ。第３図ｃ及び第
３図ｄと、第２図ｃ及び第２図ｄを参照された
い。従来の解決策との違いは、チヤンネル１２と
ソース及びドレイン領域１７の幅である。チヤン
ネル１２の長さがＬだけであるから、このチヤン
ネルは幅がＷ（Ｌ＋2S）／Ｌではなく、Ｗであ
る。これが第３図ｅの平面図に示されている。

好ましい実施例の方法並びにスタツク形装置の
利点は明らかであろう。従来の解決策で基板１１
に占める能動区域は、基本的にはチヤンネル１２
の面積によつて測定され、（Ｌ＋2S）Ｗ（Ｌ＋
2S）／Ｌであり、これはLW（１＋2S／Ｌ）²と書
き直すことが出来る。好ましい実施例のスタツク
形装置について、これと同じ計算をすると、（Ｌ
＋2S）Ｗであり、これはLW（１＋2S／Ｌ）と書
くことが出来る。従つて、従来の解決策に較べ
て、（１＋2S／Ｌ）分の１の利得がある。このた
め機能部分の寸法（即ちＬ）がマスク・アライン
メント誤差（即ちＳ）に比肩し得る様になるにつ
れて、この利得の倍率が目立つて来る。

好ましい実施例の様に、大き目の寸法のゲート
を使うことにより、ゲート・ドレイン間及びゲー
ト・ソース間の寄生静電容量が増加し、そのため
に動作速度の遅い装置になる。然し、周辺回路か
らメモリ・セルへの信号の伝搬遅延が主な遅延で
あるSRAMの様な用途では、基板１１に於ける
装置の密度の増加は、これを補つて余りある。

この発明の範囲内に含まれるこの他の好ましい
実施例としては、長さがＬより小さいチヤンネル
１２を持つものがある。この場合も、スタツク形
装置のチヤンネル２３の長さＬがチヤンネル１２
の長さを左右しないからである。大き目の寸法の
ゲートが、実効的に２つのチヤンネルの長さを独
立に選択することが出来る様にする。

第４図は大き目の寸法のゲートを持つスタツク
形装置の電気特性を示す。第４図で、左側のＩ−
Ｖ（ドレイン電流−ゲート電圧）曲線は、1.5ミク
ロンのチヤンネルの長さ、3.0ミクロンのチヤン
ネル幅、及び250Åの厚さのゲート酸化物を持つ
バルクのｎチヤンネル装置に関するものであり、
右側のＩ−Ｖ曲線は、2.0ミクロンのチヤンネル
の長さ、3.0ミクロンのチヤンネル幅及び600Åの
厚さのゲート酸化物を持つスタツク形ｐチヤンネ
ル装置に対するものである。ゲート幅は約４ミク
ロンである。

ドーピング・レベル装置をエンハンスメント形
にするかデプリーシヨン形にするか、導電が蓄積
又は反転の何れによつて誘起されるか、シリコン
以外の材料、バルク装置がｐチヤンネルでスタツ
ク形装置がｎチヤンネルであること、シヨツトキ
ー障壁のソース及びドレイン等を用いるという様
な変更も、全てこの好ましい実施例から考えられ
ることである。

【図面の簡単な説明】

第１図及び第２図は従来のプロセスの工程を示
す略図であり、スタツク形装置の断面並びに平面
図を示す。第３図はこの発明の好ましい実施例の
方法を示す略図であつて、好ましい実施例のスタ
ツク形装置の断面及び平面図を示す。第４図は好
ましい実施例のスタツク形装置の電気特性を示す
グラフである。符号の説明、１１：ｐ形基板、１２：チヤンネ
ル、１３：酸化物層、１５：ゲート、１７：ソー
ス及びドレイン、１９：ポリシリコン層、２１：
ソース及びドレイン、２３：チヤンネル。

Claims

【特許請求の範囲】１チヤンネル長Ｌ、チヤンネル幅Ｗ及びパター
ン・アライン誤差Ｓを持つスタツク形電界効果半
導体装置を製造する方法において、 (イ) 半導体基板に第１のソース及びドレイン領域
のパターンを定め、該第１のソース及びドレイ
ン領域は幅がＷであつて、長さＬ及び幅Ｗの第
１のチヤンネル領域を前記基板内に限定し、 (ロ) 前記基板の上に、前記第１のチヤンネル領域
を覆う第１の絶縁層を形成し、 (ハ) 前記絶縁層の上に幅（Ｌ＋2S）の導電スト
リツプのパターンを定め、該導電ストリツプは
前記第１のチヤンネル領域の長さＬ方向に対し
て垂直に配向され、かつ前記Ｓに無関係に前記
第１のチヤンネル領域の中央を覆うようアライ
ンされ、 (ニ) 前記導電ストリツプの上に第２の絶縁層を形
成して前記第１の絶縁層に接続し、 (ホ) 前記絶縁層の上に幅Ｗの半導体ストリツプの
パターンを定め、該半導体ストリツプは前記第
１のチヤンネル領域の長さＬ方向に平行に配向
され、かつ前記Ｓに無関係に前記第１のチヤン
ネル領域の中央を覆うようアラインされ、 (ヘ) 前記半導体ストリツプ内に第２のソース及び
ドレイン領域のパターンを定め、該第２のソー
ス及びドレイン領域は長さＬを持つ第２のチヤ
ンネル領域を限定し、該第２のチヤンネル領域
が前記導電ストリツプに対して垂直に配向さ
れ、かつ前記Ｓに無関係に前記導電ストリツプ
の中央を覆うようアラインされ、 (ト) 前記第１のソース及びドレイン領域、前記第
１のチヤンネル領域及び前記導電ストリツプが
第１の電界効果半導体装置を形成し、前記第２
のソース及びドレイン領域、前記第２のチヤン
ネル領域及び前記導電ストリツプが前記第１の
半導体装置の上に積重ねられた第２の電界効果
半導体装置を形成する方法。２公知の最大ミスアラインメント寸法を有する
マスクを用いて形成されたスタツク形電界効果半
導体装置において、 (イ) その主表面に所定の導電型の第１のチヤンネ
ルを有し、その内部であつて前記第１チヤンネ
ルの反対側に第１のソース及びドレイン領域を
有する基板と、 (ロ) 前記第１チヤンネル及び第１のソース及びド
レイン領域を覆うよう配置された第１の酸化物
層と、 (ハ) 前記第１チヤンネルと間隔を置いてその全面
を覆うよう配置され、前記第１チヤンネル長に
公知の最大マスクミスアラインメント寸法を加
算した長さを有するポリシリコンゲートと、 (ニ) 前記第１の酸化物層と連続し前記ポリシリコ
ンゲートを挟むよう配置された第２の酸化物層
と、 (ホ) 内部に第２のチヤンネルを有し、前記ゲート
全体及び前記第２酸化物層を覆うよう配置され
たポリシリコン層であつて、前記ポリシリコン
層はその内部に前記第１酸化物を覆い前記第１
のソース及びドレイン領域から電気的に分離さ
れ、かつ前記第２チヤンネルの反対側に設けら
れた第２のソース及びドレイン領域を有する、
スタツク形電界効果半導体装置。３特許請求の範囲第２項において、前記基板に
形成された第１チヤンネルは所定の導電型を有
し、前記ポリシリコン層に形成された第２チヤン
ネルは前記所定の導電型と逆極性の導電型を有す
る、前記スタツク形電界効果半導体装置。