JPH0329342A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0329342A JPH0329342A JP1163197A JP16319789A JPH0329342A JP H0329342 A JPH0329342 A JP H0329342A JP 1163197 A JP1163197 A JP 1163197A JP 16319789 A JP16319789 A JP 16319789A JP H0329342 A JPH0329342 A JP H0329342A
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- JP
- Japan
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- standard
- standard cell
- cell
- wiring
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置に関し、特にスタンダードセル方
式によって形成される半導体装置に関する。
式によって形成される半導体装置に関する。
（従来の技術）
従来、特定用途向けの半導体装置（ＡＳＩＣ）のひとつ
として、スタンダードセル方式の半導体装置が知られて
いる。このようなスタンダードセル方式の半導体装置の
特徴としては、ディスプレイ上で、所定の論理機能を持
つスタンダードセルを組み合わせることにより、多種多
様な回路を設計し、この回路を半導体基板上に形成する
ために用いる写真蝕刻工程のマスクを自動的に製作でき
る点にある。これにより、半導体装置における回路設計
を効率良く行なえ、さらに、ユーザ側が希望する機能を
持つ半導体装置を、少数でも低コストで供給することが
できるようになる。
として、スタンダードセル方式の半導体装置が知られて
いる。このようなスタンダードセル方式の半導体装置の
特徴としては、ディスプレイ上で、所定の論理機能を持
つスタンダードセルを組み合わせることにより、多種多
様な回路を設計し、この回路を半導体基板上に形成する
ために用いる写真蝕刻工程のマスクを自動的に製作でき
る点にある。これにより、半導体装置における回路設計
を効率良く行なえ、さらに、ユーザ側が希望する機能を
持つ半導体装置を、少数でも低コストで供給することが
できるようになる。
このような特徴や、利点を持つスタンダードセル方式の
半導体装置ではあるが、その特徴ゆえに、個々のスタン
ダードセル同士を、所定の機能を持つように接続する配
線の形成領域（通常、チャネル領域と呼ばれる）が、ス
タンダードセル列間に設けられるようになっている。こ
れは、スタンダードセル同士を接続する配線を、第１金
属層と、第２金属層とによって行なうためである。詳し
く説明すると、スタンダードセルの電源部は、第１金属
層で行なう。この第１金属層と重ならないように第２金
属層を形成し、これによって第１金属層による電源部（
配線）と直交する方向に走る配線を形成する。さらに、
この第２金属層は、上記チャネル領域に延在するように
形成する。そして、このチャネル領域に対して延在して
いる第２金属層の部分と、これに直交する方向に、上記
第１金属層とによってスタンダードセル間配線を形成す
る。このようなことから、個々のスタンダードセル同士
を接続するためには、チャネル領域が必要となってくる
。
半導体装置ではあるが、その特徴ゆえに、個々のスタン
ダードセル同士を、所定の機能を持つように接続する配
線の形成領域（通常、チャネル領域と呼ばれる）が、ス
タンダードセル列間に設けられるようになっている。こ
れは、スタンダードセル同士を接続する配線を、第１金
属層と、第２金属層とによって行なうためである。詳し
く説明すると、スタンダードセルの電源部は、第１金属
層で行なう。この第１金属層と重ならないように第２金
属層を形成し、これによって第１金属層による電源部（
配線）と直交する方向に走る配線を形成する。さらに、
この第２金属層は、上記チャネル領域に延在するように
形成する。そして、このチャネル領域に対して延在して
いる第２金属層の部分と、これに直交する方向に、上記
第１金属層とによってスタンダードセル間配線を形成す
る。このようなことから、個々のスタンダードセル同士
を接続するためには、チャネル領域が必要となってくる
。
このような、チャネル領域は、近年の半導体装置の傾向
である高機能化や、高集積化の要望に応えるべくスタン
ダードセル数を１曽加させると、必然的に、その領域面
積も増大する傾向にある。これは、個々のスタンダード
セル同士を接続する配線が増加するためである。
である高機能化や、高集積化の要望に応えるべくスタン
ダードセル数を１曽加させると、必然的に、その領域面
積も増大する傾向にある。これは、個々のスタンダード
セル同士を接続する配線が増加するためである。
（発明が解決しようとする課題）
この発明は上記のような点に鑑み為されたも６ので、ス
タンダードセル列間に設けられているチャネル領域をな
くし、特にスタンダードセル方式によって形成される半
導体装置のいっそうの集積度の向上を達成することを目
的とする。
タンダードセル列間に設けられているチャネル領域をな
くし、特にスタンダードセル方式によって形成される半
導体装置のいっそうの集積度の向上を達成することを目
的とする。
Ｃ発明の構成コ
（課題を解決するための手段）
この発明による半導体装置によれば、スタンダードセル
方式における自動配置配線によってスタンダードセル間
配線の接続を行なった半導体装置において、スタンダー
ドセル面上にて上記スタンダードセル間配線同士が接続
されていることを特徴とする。
方式における自動配置配線によってスタンダードセル間
配線の接続を行なった半導体装置において、スタンダー
ドセル面上にて上記スタンダードセル間配線同士が接続
されていることを特徴とする。
（作用）
上記のような半導体装置にあっては、スタンダードセル
の上部にて、このスタンダードセル間配線同士の接続を
行なうこと．によって、従来、設けられていたチャネル
領域をなくすことができる。
の上部にて、このスタンダードセル間配線同士の接続を
行なうこと．によって、従来、設けられていたチャネル
領域をなくすことができる。
よって、スタンダードセル方式によって形成される半導
体装置のいっそうの高集積化が達成される。
体装置のいっそうの高集積化が達成される。
（丈施例）
以下、図面を参照してこの発明の実施例に係わる半導体
装置を図面を参照して説明する。
装置を図面を参照して説明する。
第１図は、この発明の第１の実施例に係わる半導体装置
の平面図である。
の平面図である。
第１図には、第９図に示すフルアダー回路を、本発明に
係わる半導体装置を適用して、スタンダードセル方式に
て自動設計したレイアウトパターンの一例である。
係わる半導体装置を適用して、スタンダードセル方式に
て自動設計したレイアウトパターンの一例である。
ここで、第９図に示すフルアダ−回路について説明する
と、入力端としてＡＳＢＳＣの３つが、一方、出力端と
してＤ，Ｈの２つが存在している。
と、入力端としてＡＳＢＳＣの３つが、一方、出力端と
してＤ，Ｈの２つが存在している。
これらのうち、まず入力端Ａは、ＥＸＯＲ （排他的論
理和ゲート）ゲート１０１の第１の入力と、ＮＡＮＤゲ
ート１０２の第１の人力とに接続されている。人力端Ｂ
は、ＥＸＯＲゲート１０１の第２の人力と、ＮＡＮＤゲ
ート１０２の第２の入力に接続されている。人力端Ｃは
、ＥＸＯＲゲート１０３の第２の入力と、ＮＡＮＤゲー
ト１０４の第２の入力とに接続されている。これらの論
理ゲートのうち、ＥＸＯＲゲート１０１の出力は、ＥＸ
ＯＲゲート１０３の第１の入力と、ＮＡＮＤゲート１０
４の第１の人力とに接続されている。
理和ゲート）ゲート１０１の第１の入力と、ＮＡＮＤゲ
ート１０２の第１の人力とに接続されている。人力端Ｂ
は、ＥＸＯＲゲート１０１の第２の人力と、ＮＡＮＤゲ
ート１０２の第２の入力に接続されている。人力端Ｃは
、ＥＸＯＲゲート１０３の第２の入力と、ＮＡＮＤゲー
ト１０４の第２の入力とに接続されている。これらの論
理ゲートのうち、ＥＸＯＲゲート１０１の出力は、ＥＸ
ＯＲゲート１０３の第１の入力と、ＮＡＮＤゲート１０
４の第１の人力とに接続されている。
また、ＮＡＮＤゲート１０２の出力は、ＮＯＴゲート１
０５を介して、ＮＯＲゲート１０７の第１の入力に接続
されている。このＮＯＲゲート１０７の第２の入力には
、ＮＯＲゲート１０４の出力が、ＮＯＴゲート１０６を
介して、接続されている。また、このＮＯＲゲ〜ト１０
７の出力は、ＮＯＴゲート１０８を介して、出力端Ｄに
接続されている。ＥＸＯＲゲート１０３の出力は、直接
、出力端Ｅに接続されている。
０５を介して、ＮＯＲゲート１０７の第１の入力に接続
されている。このＮＯＲゲート１０７の第２の入力には
、ＮＯＲゲート１０４の出力が、ＮＯＴゲート１０６を
介して、接続されている。また、このＮＯＲゲ〜ト１０
７の出力は、ＮＯＴゲート１０８を介して、出力端Ｄに
接続されている。ＥＸＯＲゲート１０３の出力は、直接
、出力端Ｅに接続されている。
このような構成の公知であるフルアダー回路に、本発明
を適用して、スタンダードセル方式における自動配置配
線を行なうと、第１図のような半導体装置の平面パター
ンが得られる。
を適用して、スタンダードセル方式における自動配置配
線を行なうと、第１図のような半導体装置の平面パター
ンが得られる。
第１図に示すように、所定の論理機能を持つスタンダー
ドセル１が、それぞれ整列配置されている。これらの個
々のスタンダードセル１の持つ論理機能については、第
９図に示すＥＸＯＲ，ＮＡＮＤ，ＮＯＴ，ＮＯＲからな
る各種論理ゲート１０１〜１０９に対応させて同一の参
照符号を付して表すことにする。例えば１０１の参照符
号が付されているスタンダードセルは、第９図に示すフ
ルアダ−回路のＥＸＯＲゲート１０１の論理機能を持つ
。同様に、人力端Ａ，Ｂ，およびＣ１並びに出力端Ｄ，
およびＥにも同一の参照符号を付す。
ドセル１が、それぞれ整列配置されている。これらの個
々のスタンダードセル１の持つ論理機能については、第
９図に示すＥＸＯＲ，ＮＡＮＤ，ＮＯＴ，ＮＯＲからな
る各種論理ゲート１０１〜１０９に対応させて同一の参
照符号を付して表すことにする。例えば１０１の参照符
号が付されているスタンダードセルは、第９図に示すフ
ルアダ−回路のＥＸＯＲゲート１０１の論理機能を持つ
。同様に、人力端Ａ，Ｂ，およびＣ１並びに出力端Ｄ，
およびＥにも同一の参照符号を付す。
この第１の実施例に係わるフルアダー回路では、Ｘ方向
に延長された第１金属層により、スタンダードセルの電
源部２が形成されている。また、図示しないが、スタン
ダードセル内部に存在する能動素子間の配線は、この第
１金属層と、ポリシリコン層とで形成されている。この
ポリシリコン層は、例えば第１金属層の下部に位置する
ように形成されている。Ｙ方向に延長された端子部３は
、第２金属層により形成されている。この端子部３は、
第１金属層と、第２金属層との間に開孔された第１のヴ
ィアホール５を介して、スタンダードセル内の能動素子
に接続されている。また、スタンダードセル同士を接続
する配線は、第３金．属層と、第４金属層とで構成され
る。この実施例では、第３金属層により、Ｘ方向に走る
スタンダードセル間配線９が形成されている。一方、第
４金属層により、Ｙ方向に走るスタンダードセル間配線
１０が形成されている。また、Ｘ方向に走るスタンダー
ドセル間配線つと、端子部３とは、第２のヴィアホール
１２を介して接続されている。同様に、Ｙ方向に走るス
タンダードセル間配線１０と、Ｘ方向に走るスタンダー
ドセル間配線９とは、第３のヴィアホール１１を介して
接続されている。
に延長された第１金属層により、スタンダードセルの電
源部２が形成されている。また、図示しないが、スタン
ダードセル内部に存在する能動素子間の配線は、この第
１金属層と、ポリシリコン層とで形成されている。この
ポリシリコン層は、例えば第１金属層の下部に位置する
ように形成されている。Ｙ方向に延長された端子部３は
、第２金属層により形成されている。この端子部３は、
第１金属層と、第２金属層との間に開孔された第１のヴ
ィアホール５を介して、スタンダードセル内の能動素子
に接続されている。また、スタンダードセル同士を接続
する配線は、第３金．属層と、第４金属層とで構成され
る。この実施例では、第３金属層により、Ｘ方向に走る
スタンダードセル間配線９が形成されている。一方、第
４金属層により、Ｙ方向に走るスタンダードセル間配線
１０が形成されている。また、Ｘ方向に走るスタンダー
ドセル間配線つと、端子部３とは、第２のヴィアホール
１２を介して接続されている。同様に、Ｙ方向に走るス
タンダードセル間配線１０と、Ｘ方向に走るスタンダー
ドセル間配線９とは、第３のヴィアホール１１を介して
接続されている。
このように、従来、第１金属層と、第２金属層とで行な
われていたスタンダードセル間配線を、スタンダードセ
ル面上の虹３金属層と、第４金属層とを用いて行なうこ
とにより、チャネル領域を設けなくともスタンダードセ
ル同士を接続することがｆｉｌ能となる。すなわち、チ
ャネル領域に変わるスタンダードセル間配線領域は、個
々のスタンダードセル面上に設ける。このとき、本発明
ではもう一つの工夫がなされている。それは、スタンダ
ードセルと、スタンダードセル内の能動素子とを接続す
る第１のヴィアホール５の開孔を、第１図に図示するよ
うに、例えば所定の幅を持った直線状の開孔領域４に限
定してやることである。従来、第１のヴィアホールの開
孔部は、スタンダードセルの面積が、最小となるように
能動素子を配置していたため、バラバラに存在していた
。このヴィアホール上には段差が生じる。このため、ヴ
ィアホール上には、配線の信頼性との兼ね合いから、通
常、配線を形成しない。つまり、ヴイアホ−ル上では、
配線の形成が限定されることになる。
われていたスタンダードセル間配線を、スタンダードセ
ル面上の虹３金属層と、第４金属層とを用いて行なうこ
とにより、チャネル領域を設けなくともスタンダードセ
ル同士を接続することがｆｉｌ能となる。すなわち、チ
ャネル領域に変わるスタンダードセル間配線領域は、個
々のスタンダードセル面上に設ける。このとき、本発明
ではもう一つの工夫がなされている。それは、スタンダ
ードセルと、スタンダードセル内の能動素子とを接続す
る第１のヴィアホール５の開孔を、第１図に図示するよ
うに、例えば所定の幅を持った直線状の開孔領域４に限
定してやることである。従来、第１のヴィアホールの開
孔部は、スタンダードセルの面積が、最小となるように
能動素子を配置していたため、バラバラに存在していた
。このヴィアホール上には段差が生じる。このため、ヴ
ィアホール上には、配線の信頼性との兼ね合いから、通
常、配線を形成しない。つまり、ヴイアホ−ル上では、
配線の形成が限定されることになる。
この点を角ｑ決するために、第１のヴィアホール５の開
孔を、直線状の開孔領域４に限定し、この開孔領域４を
、例えばスタンダードセルの電源部に沿うように設けて
やる。こうすれば、スンダードセル面上に上記チャネル
鎮域に変わる配線領域を広く取れるようになる。
孔を、直線状の開孔領域４に限定し、この開孔領域４を
、例えばスタンダードセルの電源部に沿うように設けて
やる。こうすれば、スンダードセル面上に上記チャネル
鎮域に変わる配線領域を広く取れるようになる。
このような、ヴィアホール開孔領域４をスタンダードセ
ル上に設定した変形例を、第２図ないし第７図に．示す
。ここで、第２図ないし第７図に示される各参照符号は
、第１図と対応するものとする。
ル上に設定した変形例を、第２図ないし第７図に．示す
。ここで、第２図ないし第７図に示される各参照符号は
、第１図と対応するものとする。
まず、第２図は、第１図に示す半導体装置に適用された
スタンダードセル１の一つを取り出したものの平面図で
ある。
スタンダードセル１の一つを取り出したものの平面図で
ある。
このように、端子部３と、スタンダードセル内の能動素
子とを接続，するように設けられた第１のヴィアホール
５は、電源部２に沿って設けられたヴィアホール開孔領
域４内に形成されている。よって、第３層金属層、ある
いはこれより上部にある金属層により形成されるスタン
ダードセル間配線が限定される領域は、このヴィアホー
ル開孔領域４上のみとなる。したがって、ヴィアホール
開孔領域４上以外のスタンダードセル１上は、すべて上
記第３層以上の金属層による配線を形成できる領域とな
りうる。
子とを接続，するように設けられた第１のヴィアホール
５は、電源部２に沿って設けられたヴィアホール開孔領
域４内に形成されている。よって、第３層金属層、ある
いはこれより上部にある金属層により形成されるスタン
ダードセル間配線が限定される領域は、このヴィアホー
ル開孔領域４上のみとなる。したがって、ヴィアホール
開孔領域４上以外のスタンダードセル１上は、すべて上
記第３層以上の金属層による配線を形成できる領域とな
りうる。
また、同一の層間絶縁膜に対して開孔されるすべてのヴ
ィアホールは、同一の工程を経て同時に開孔されるので
、直線状に配列可能である。しかしながら、同時開札に
困難がある場合には、別々に開孔しても良い。この場合
、それぞれのヴィアホールの開孔が別々の工程となるこ
とから、おのおののヴィアホール開孔位置には、マスク
合わせのずれ等により、直線状の配列からやや偏差がみ
られるようになる。例えば上記のようなことから、ヴィ
アホール開孔位置に、直線状の配列からやや偏差が見ら
れるような場合でも、本発明の主旨を逸脱するような範
囲ではない。つまり、上記ヴィアホール開孔領域４は、
所定の幅をもって設定されることにより、充分に上記ス
タンダードセル間配線領域を、スタンダードセル上に設
けることができれば良い。
ィアホールは、同一の工程を経て同時に開孔されるので
、直線状に配列可能である。しかしながら、同時開札に
困難がある場合には、別々に開孔しても良い。この場合
、それぞれのヴィアホールの開孔が別々の工程となるこ
とから、おのおののヴィアホール開孔位置には、マスク
合わせのずれ等により、直線状の配列からやや偏差がみ
られるようになる。例えば上記のようなことから、ヴィ
アホール開孔位置に、直線状の配列からやや偏差が見ら
れるような場合でも、本発明の主旨を逸脱するような範
囲ではない。つまり、上記ヴィアホール開孔領域４は、
所定の幅をもって設定されることにより、充分に上記ス
タンダードセル間配線領域を、スタンダードセル上に設
けることができれば良い。
第３図は、上記端子部３が、電源部２とを、ほぼ平行に
形成された例である。このようにしても、ヴィアホール
開孔領域４を限定して設定してやれば、充分に上記スタ
ンダードセル間配線領域を、スタンダードセル上に設け
ることができる。また、端子部３は、第２金属層によっ
て形成されている。
形成された例である。このようにしても、ヴィアホール
開孔領域４を限定して設定してやれば、充分に上記スタ
ンダードセル間配線領域を、スタンダードセル上に設け
ることができる。また、端子部３は、第２金属層によっ
て形成されている。
さらに、端子部３は、第４図、および第５図に図示する
ように、スタンダードセル１上から、少なくとも１つ以
上ではみ出していても購わない。、また、上記ヴィアホ
ール開孔領域４は、第６図、および第７図に図示するよ
うに、複数あっても購わない。
ように、スタンダードセル１上から、少なくとも１つ以
上ではみ出していても購わない。、また、上記ヴィアホ
ール開孔領域４は、第６図、および第７図に図示するよ
うに、複数あっても購わない。
また、スタンダードセル上に設けられている電源部のう
ち、少なくとも１つをスタンダードセルの端部に形成し
ないようにすることで、異なるスタンダードセルの電源
部同士が短絡することを防ぐことができる。これは、本
発明ではチャネル領域がなくなることにより、スタンダ
ードセル同士が直接、接して形成されるため配慮される
ものである。
ち、少なくとも１つをスタンダードセルの端部に形成し
ないようにすることで、異なるスタンダードセルの電源
部同士が短絡することを防ぐことができる。これは、本
発明ではチャネル領域がなくなることにより、スタンダ
ードセル同士が直接、接して形成されるため配慮される
ものである。
第８図は、ｆｆｉ２図に示す電源部２と、端子部３とが
ほぼ平行に形成されたスタンダードセルによって構成さ
れた第９図に示すフルアダ−回路のレイアウトパターン
の一例である。
ほぼ平行に形成されたスタンダードセルによって構成さ
れた第９図に示すフルアダ−回路のレイアウトパターン
の一例である。
第８図に示すこの発明の第２の実施例でも、所定の論理
機能を持つスタンダードセル１が、それぞれ整列配置さ
れている。これらの個々のスタンダードセル１の持つ論
理機能については、第１の実施例同様、第９図に示すＥ
ＸＯＲ，ＮＡＮＤ，ＮＯＴ，ＮＯＲからなる各種論理ゲ
ート１０１〜１０９に対応させて同一の参照符号を付し
て表すことにする。例えば１０１の参照符号が付されて
いるスタンダードセルは、第９図に示すフルアダ−回路
のＥＸＯＲゲート１０１の論理機能を持つ。同様に、入
力端Ａ，Ｂ，およびＣ１並びに出力端Ｄ，およびＥにも
同一の参照符号を付す。
機能を持つスタンダードセル１が、それぞれ整列配置さ
れている。これらの個々のスタンダードセル１の持つ論
理機能については、第１の実施例同様、第９図に示すＥ
ＸＯＲ，ＮＡＮＤ，ＮＯＴ，ＮＯＲからなる各種論理ゲ
ート１０１〜１０９に対応させて同一の参照符号を付し
て表すことにする。例えば１０１の参照符号が付されて
いるスタンダードセルは、第９図に示すフルアダ−回路
のＥＸＯＲゲート１０１の論理機能を持つ。同様に、入
力端Ａ，Ｂ，およびＣ１並びに出力端Ｄ，およびＥにも
同一の参照符号を付す。
この第２の実施例に係わるフルアダー回路では、Ｘ方向
に延長された第１金属層により、スタンダ−ドセルの電
源部２が形成されている。また、図示しないが、スタン
ダードセル内部にイｊ在する能動素子間の配線は、この
第１金属層と、ポリシリコン層とで形成されている。こ
のポリシリコン層は、例えば第１金属層の下部に位置す
るように形成されている。Ｘ方向に延長された端子部３
は、第２金属層により形成されている。この端子部３は
、第１金属鴫と、第２金属層との間に開孔された第１の
ヴィアホール５を介して、スタンダードセル内の能動素
子に接続されている。また、スタンダードセル同士を接
続する配線は、第３金属層と、第４金属層とで構成され
る。この実施例では、第３金属層により、Ｙ方向に走る
スタンダードセル間配線１０が形成されている。一方、
第４金属層により、Ｘ方向に走るスタンダードセル間配
線９が形戊されている。また、Ｙ方向に走るスタンダー
ドセル間配線１０と、端子部３とは、第２のヴィアホー
ル１２を介して接続されている。同様に、Ｘ方向に走る
スタンダードセル間配線９と、Ｙ方向に走るスタンダー
ドセル間配線１０とは、第３のヴィアホール１１を介し
て接続されている。
に延長された第１金属層により、スタンダ−ドセルの電
源部２が形成されている。また、図示しないが、スタン
ダードセル内部にイｊ在する能動素子間の配線は、この
第１金属層と、ポリシリコン層とで形成されている。こ
のポリシリコン層は、例えば第１金属層の下部に位置す
るように形成されている。Ｘ方向に延長された端子部３
は、第２金属層により形成されている。この端子部３は
、第１金属鴫と、第２金属層との間に開孔された第１の
ヴィアホール５を介して、スタンダードセル内の能動素
子に接続されている。また、スタンダードセル同士を接
続する配線は、第３金属層と、第４金属層とで構成され
る。この実施例では、第３金属層により、Ｙ方向に走る
スタンダードセル間配線１０が形成されている。一方、
第４金属層により、Ｘ方向に走るスタンダードセル間配
線９が形戊されている。また、Ｙ方向に走るスタンダー
ドセル間配線１０と、端子部３とは、第２のヴィアホー
ル１２を介して接続されている。同様に、Ｘ方向に走る
スタンダードセル間配線９と、Ｙ方向に走るスタンダー
ドセル間配線１０とは、第３のヴィアホール１１を介し
て接続されている。
このような、第２の実施例に係わる半導体装置でも、ス
タンダードセル間配線９、および１０を、スタンダード
セル面上の第３金属層と、第４金属層とを用いて行うこ
とにより、チャネル領域を設けなくてもスタンダードセ
ル同士を接続することが可能となる。チャネル領域に変
わるスタンダードセル間配線領域は、第１の実施例同様
、個々のスタンダードセル面上に設けられる。
タンダードセル間配線９、および１０を、スタンダード
セル面上の第３金属層と、第４金属層とを用いて行うこ
とにより、チャネル領域を設けなくてもスタンダードセ
ル同士を接続することが可能となる。チャネル領域に変
わるスタンダードセル間配線領域は、第１の実施例同様
、個々のスタンダードセル面上に設けられる。
このように、この発明による半導体装置、特にスタンダ
ードセル方式における自動配置配線によってスタンダー
ドセル間配線を行なった半導体装置において、チャネル
領域がなくなることにより、いっそうの集積度の向上が
可能となる。また、本発明によって為される単位素子数
当りのチップ面積の縮小の効果は、近年の半導体装置の
傾向である高機能化や、高集積化の要望によってスタン
ダードセル数が増加すればするほど、大きいものとなる
。
ードセル方式における自動配置配線によってスタンダー
ドセル間配線を行なった半導体装置において、チャネル
領域がなくなることにより、いっそうの集積度の向上が
可能となる。また、本発明によって為される単位素子数
当りのチップ面積の縮小の効果は、近年の半導体装置の
傾向である高機能化や、高集積化の要望によってスタン
ダードセル数が増加すればするほど、大きいものとなる
。
尚、上記実施例では、フルアダ−回路を例にとって説明
したが、この発明は、これに限定されるものではなく、
種々の回路に適用できることは勿論である。
したが、この発明は、これに限定されるものではなく、
種々の回路に適用できることは勿論である。
以上説明したようにこの発明によれば、スタンダードセ
ル列間に設けられているチャネル領域がなくなり、特に
スタンダードセル方式によって形成される半導体装置の
いっそうの集積度の向上が達成される。
ル列間に設けられているチャネル領域がなくなり、特に
スタンダードセル方式によって形成される半導体装置の
いっそうの集積度の向上が達成される。
第１図はこの発明の第１の実施例に係わる・半導体装置
の平面図、第２図ないし第７図はこの発明の変形例に係
わる個々のスタンダードセルの平面図、第８図はこの発
明の第２の実施例に係わる半導体装置の平面図、第９図
は公知であるフルアダー回路の回路図である。 １・・・スタンダードセル、２・・・電源部、３・・・
端子部、４・・・ヴィアホール開孔領域、５・・・第１
のヴィアホール、９・・・Ｘ方向に走るスタンダードセ
ル間配線、１０・・・Ｙ方向に走るスタンダードセル間
配線、１１・・・第３のヴィアホール、１２・・・第２
のヴィアホール、１０１．１０３・・・ＥＸＯＲゲート
、１０２， １０４ ・・・ ＮＡＮＤ
ゲ ー ト 、 １ ０ ５ ，１０
６，１０８・・・ＮＯＴゲート、１０７・・・ＮＯＲゲ
ート。
の平面図、第２図ないし第７図はこの発明の変形例に係
わる個々のスタンダードセルの平面図、第８図はこの発
明の第２の実施例に係わる半導体装置の平面図、第９図
は公知であるフルアダー回路の回路図である。 １・・・スタンダードセル、２・・・電源部、３・・・
端子部、４・・・ヴィアホール開孔領域、５・・・第１
のヴィアホール、９・・・Ｘ方向に走るスタンダードセ
ル間配線、１０・・・Ｙ方向に走るスタンダードセル間
配線、１１・・・第３のヴィアホール、１２・・・第２
のヴィアホール、１０１．１０３・・・ＥＸＯＲゲート
、１０２， １０４ ・・・ ＮＡＮＤ
ゲ ー ト 、 １ ０ ５ ，１０
６，１０８・・・ＮＯＴゲート、１０７・・・ＮＯＲゲ
ート。
Claims (4)
- （１）スタンダードセル方式における自動配置配線によ
ってスタンダードセル間配線の接続を行なった半導体装
置において、 スタンダードセル面上にて上記スタンダードセル間配線
同士が接続されていることを特徴とする半導体装置。 - （２）前記スタンダードセル間配線が、スタンダードセ
ル内配線と異なる導電層にてなることを特徴とする請求
項（１）記載の半導体装置。 - （３）前記スタンダードセル間配線を構成する導電層が
３層目、４層目の導電層からなり、前記スタンダードセ
ル内配線を構成する導電層が１層目、２層目からなるこ
とを特徴とする請求項（２）記載の半導体装置。 - （４）前記スタンダードセルにおいて、 このスタンダードセル内の能動素子に対して開孔されて
いる個々のヴィアホールが、所定の幅を持つ直線状に設
けられたヴィアホール開孔領域内に、それぞれ開孔され
ていることを特徴とする請求項（１）記載の半導体装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163197A JPH0329342A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
| US07/543,128 US5111271A (en) | 1989-06-26 | 1990-06-25 | Semiconductor device using standard cell system |
| KR1019900009459A KR910001945A (ko) | 1989-06-26 | 1990-06-26 | 반도체장치 |
| EP19900112150 EP0405460A3 (en) | 1989-06-26 | 1990-06-26 | Semiconductor device using standard cell system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163197A JPH0329342A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329342A true JPH0329342A (ja) | 1991-02-07 |
Family
ID=15769122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163197A Pending JPH0329342A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111271A (ja) |
| EP (1) | EP0405460A3 (ja) |
| JP (1) | JPH0329342A (ja) |
| KR (1) | KR910001945A (ja) |
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| JPS5887854A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | マスタスライス方式ｌｓｉ基板 |
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-
1989
- 1989-06-26 JP JP1163197A patent/JPH0329342A/ja active Pending
-
1990
- 1990-06-25 US US07/543,128 patent/US5111271A/en not_active Expired - Lifetime
- 1990-06-26 KR KR1019900009459A patent/KR910001945A/ko not_active Abandoned
- 1990-06-26 EP EP19900112150 patent/EP0405460A3/en not_active Withdrawn
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910001945A (ko) | 1991-01-31 |
| EP0405460A3 (en) | 1991-12-27 |
| EP0405460A2 (en) | 1991-01-02 |
| US5111271A (en) | 1992-05-05 |
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