JPH04217362A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04217362A JPH04217362A JP2403500A JP40350090A JPH04217362A JP H04217362 A JPH04217362 A JP H04217362A JP 2403500 A JP2403500 A JP 2403500A JP 40350090 A JP40350090 A JP 40350090A JP H04217362 A JPH04217362 A JP H04217362A
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- gate electrode
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はセル面積を縮小し、かつ
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
【０００２】
【従来の技術】近年、大容量のスタティックＲＡＭ（Ｓ
ＲＡＭ）はその低消費電力性，高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流（スタンバイ電流）を抑制
した大容量ＳＲＡＭの開発が積極的に行われている。
ＲＡＭ）はその低消費電力性，高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流（スタンバイ電流）を抑制
した大容量ＳＲＡＭの開発が積極的に行われている。
【０００３】以下に従来の低スタンバイ電流の大容量Ｓ
ＲＡＭに使用されているメモリセルについて説明する。
ＲＡＭに使用されているメモリセルについて説明する。
【０００４】図４（ａ）は一般的なＳＲＡＭのメモリセ
ルの回路図、図４（ｂ）は同ＳＲＡＭの平面図、図４（
ｃ）は図４（ｂ）をＡ−Ａ′線で切断した断面図である
。
ルの回路図、図４（ｂ）は同ＳＲＡＭの平面図、図４（
ｃ）は図４（ｂ）をＡ−Ａ′線で切断した断面図である
。
【０００５】図４（ａ）において、１，２はそれぞれア
ルミ（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）薄膜等の
材料を使用したビット線、３はポリサイド膜または多結
晶シリコン膜で形成されたワード線、４はＶｃｃ、５は
Ｖｓｓ、６，７はそれぞれセルからの情報を読み出し、
またはセルへ情報を書き込むアクセストランジスタ、８
，９はそれぞれインバータの駆動トランジスタ、１０，
１１はそれぞれ薄膜トランジスタ（以下ＴＦＴと称する
）で形成されたインバータの負荷トランジスタ（以下Ｔ
ＦＴ負荷と称する）、１２，１３はそれぞれ“Ｈｉｇｈ
”の情報と“Ｌｏｗ”の情報を保持するノードであり、
このようなメモリセルで一般的なＳＲＡＭが構成される
。また図４（ｂ）に示すように、従来のメモリセルでは
ＴＦＴ負荷１０のゲートと駆動トランジスタ８のゲート
、ＴＦＴ負荷１１のゲートと駆動トランジスタ９のゲー
トとを共通にする構造がとられてきた。図４（ｃ）では
一組の駆動トランジスタ８とＴＦＴ負荷１０に関係する
部分の断面構造を示している。図において、大半の符号
は図１（ａ），（ｂ）と同一箇所には同一符号を付して
いる。なお３ａは駆動トランジスタ８のゲート電極、３
ｂはアクセストランジスタ７のゲート電極、１４はＮ型
シリコン基板、１５はＰウエル、１６ａ，１６ｂはＰ＋
領域で駆動トランジスタ８のソースまたはドレイン、１
７ａ，１７ｂはＮ＋領域でアクセストランジスタ７のソ
ースまたはドレイン、１８はシリコン酸化膜、１８ａは
駆動トランジスタ８のゲート酸化膜、１８ｂはＴＦＴ負
荷１０のゲート酸化膜、１８ｃはアクセストランジスタ
７のゲート酸化膜、１９はＴＦＴ負荷を形成するための
半導体薄膜層、１９ａ，１９ｂはそれぞれＴＦＴ負荷１
０のソースまたはドレインである。このように駆動トラ
ンジスタ８とＴＦＴ負荷１０とはそのゲート３ａを共有
していた。
ルミ（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）薄膜等の
材料を使用したビット線、３はポリサイド膜または多結
晶シリコン膜で形成されたワード線、４はＶｃｃ、５は
Ｖｓｓ、６，７はそれぞれセルからの情報を読み出し、
またはセルへ情報を書き込むアクセストランジスタ、８
，９はそれぞれインバータの駆動トランジスタ、１０，
１１はそれぞれ薄膜トランジスタ（以下ＴＦＴと称する
）で形成されたインバータの負荷トランジスタ（以下Ｔ
ＦＴ負荷と称する）、１２，１３はそれぞれ“Ｈｉｇｈ
”の情報と“Ｌｏｗ”の情報を保持するノードであり、
このようなメモリセルで一般的なＳＲＡＭが構成される
。また図４（ｂ）に示すように、従来のメモリセルでは
ＴＦＴ負荷１０のゲートと駆動トランジスタ８のゲート
、ＴＦＴ負荷１１のゲートと駆動トランジスタ９のゲー
トとを共通にする構造がとられてきた。図４（ｃ）では
一組の駆動トランジスタ８とＴＦＴ負荷１０に関係する
部分の断面構造を示している。図において、大半の符号
は図１（ａ），（ｂ）と同一箇所には同一符号を付して
いる。なお３ａは駆動トランジスタ８のゲート電極、３
ｂはアクセストランジスタ７のゲート電極、１４はＮ型
シリコン基板、１５はＰウエル、１６ａ，１６ｂはＰ＋
領域で駆動トランジスタ８のソースまたはドレイン、１
７ａ，１７ｂはＮ＋領域でアクセストランジスタ７のソ
ースまたはドレイン、１８はシリコン酸化膜、１８ａは
駆動トランジスタ８のゲート酸化膜、１８ｂはＴＦＴ負
荷１０のゲート酸化膜、１８ｃはアクセストランジスタ
７のゲート酸化膜、１９はＴＦＴ負荷を形成するための
半導体薄膜層、１９ａ，１９ｂはそれぞれＴＦＴ負荷１
０のソースまたはドレインである。このように駆動トラ
ンジスタ８とＴＦＴ負荷１０とはそのゲート３ａを共有
していた。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、駆動トランジスタのゲート電極に対してＴ
ＦＴ負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
の構成では、駆動トランジスタのゲート電極に対してＴ
ＦＴ負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
【０００７】本発明は上記従来の課題を解決するもので
、駆動トランジスタのゲートが短チャネル化してもＴＦ
Ｔ負荷のマクス合わせの余裕度が十分に確保できる半導
体装置を提供することを目的とする。
、駆動トランジスタのゲートが短チャネル化してもＴＦ
Ｔ負荷のマクス合わせの余裕度が十分に確保できる半導
体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、一導電型の半導体層内に他方
導電型のソース，ドレイン領域が形成され、そのソース
，ドレイン間に第１のゲート電極が形成された第１のト
ランジスタと、第１のトランジスタの上に絶縁層を介し
て第２のゲート電極が形成され、そのゲート電極の上に
ゲート絶縁膜を介して積層された半導体薄膜層にソース
，ドレイン領域が形成された第２のトランジスタとを備
え、第１のトランジスタを駆動トランジスタとし、第２
のトランジスタを負荷トランジスタとする相補型ＭＯＳ
回路を構成したものである。
に本発明の半導体装置は、一導電型の半導体層内に他方
導電型のソース，ドレイン領域が形成され、そのソース
，ドレイン間に第１のゲート電極が形成された第１のト
ランジスタと、第１のトランジスタの上に絶縁層を介し
て第２のゲート電極が形成され、そのゲート電極の上に
ゲート絶縁膜を介して積層された半導体薄膜層にソース
，ドレイン領域が形成された第２のトランジスタとを備
え、第１のトランジスタを駆動トランジスタとし、第２
のトランジスタを負荷トランジスタとする相補型ＭＯＳ
回路を構成したものである。
【０００９】
【作用】この構成によって、ＴＦＴ負荷を駆動トランジ
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もＴＦＴ負荷のマスク合わせの余裕度を十分に確保する
ことができる。
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もＴＦＴ負荷のマスク合わせの余裕度を十分に確保する
ことができる。
【００１０】
【実施例】以下本発明の一実施例について図１〜図３の
図面を参照しながら説明する。なお、図１〜図３におい
て、図４（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
図面を参照しながら説明する。なお、図１〜図３におい
て、図４（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
【００１１】図１（ａ）は本発明の一実施例における半
導体装置の断面図である。図に示すようにＴＦＴ負荷１
０は、膜厚２００〜３００ｎｍのゲート電極２０、膜厚
２０〜５０ｎｍのゲート酸化膜１８ｃおよび１０〜４０
ｎｍの多結晶シリコン膜またはアモルファスシリコン膜
等の半導体薄膜層１９を能動層として構成されている。 またゲート電極２０はシリコン酸化膜１８ｄによって駆
動トランジスタ８のゲート電極３ａとは絶縁されている
。図４（ｂ）に示す従来例と異なる点は駆動トランジス
タ８のゲート電極３ａとＴＦＴ負荷１０のゲート電極２
０が独立に設けられていることにあり、したがってＴＦ
Ｔ負荷１０のゲート幅とゲート長は駆動トランジスタ８
とは無関係に設定することができる。すなわち駆動トラ
ンジスタ８の位置には無関係にＴＦＴ負荷１０を設置で
きることからセル面積を縮小できることになる。また図
１（ｂ）は本発明の一実施例における半導体装置の平面
図であり、ＴＦＴ負荷１０，１１のゲート電極２０が設
けられている状態を示している。
導体装置の断面図である。図に示すようにＴＦＴ負荷１
０は、膜厚２００〜３００ｎｍのゲート電極２０、膜厚
２０〜５０ｎｍのゲート酸化膜１８ｃおよび１０〜４０
ｎｍの多結晶シリコン膜またはアモルファスシリコン膜
等の半導体薄膜層１９を能動層として構成されている。 またゲート電極２０はシリコン酸化膜１８ｄによって駆
動トランジスタ８のゲート電極３ａとは絶縁されている
。図４（ｂ）に示す従来例と異なる点は駆動トランジス
タ８のゲート電極３ａとＴＦＴ負荷１０のゲート電極２
０が独立に設けられていることにあり、したがってＴＦ
Ｔ負荷１０のゲート幅とゲート長は駆動トランジスタ８
とは無関係に設定することができる。すなわち駆動トラ
ンジスタ８の位置には無関係にＴＦＴ負荷１０を設置で
きることからセル面積を縮小できることになる。また図
１（ｂ）は本発明の一実施例における半導体装置の平面
図であり、ＴＦＴ負荷１０，１１のゲート電極２０が設
けられている状態を示している。
【００１２】次に本発明の第２の実施例について、図２
を参照しながら説明する。図２において、ゲート絶縁膜
２１が膜厚２０〜５０ｎｍのシリコン窒化膜で形成され
ている以外は図１（ａ）に示す実施例と同じである。一
般に負荷トランジスタ１１のしきい値電圧Ｖｔｈは（数
１）であたえられる。
を参照しながら説明する。図２において、ゲート絶縁膜
２１が膜厚２０〜５０ｎｍのシリコン窒化膜で形成され
ている以外は図１（ａ）に示す実施例と同じである。一
般に負荷トランジスタ１１のしきい値電圧Ｖｔｈは（数
１）であたえられる。
【００１３】
【数１】
【００１４】ここでφＦはフェルミポテンシャル、εは
ゲート絶縁膜２１の誘電率、ε０は真空誘電率、ｑは素
電荷、ＮＡは空乏層のアクセプタ密度、ｄはゲート絶縁
膜２１の厚さである。（数１）に示すように、ゲート絶
縁膜２１としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにＶｔｈの低電圧化
が可能となる。したってＳＲＡＭセルの電源電圧Ｖｃｃ
４の低電圧化が可能となる。すなわち０．５μｍ以下の
設計ルールによるＳＲＡＭでは電源電圧Ｖｃｃ４の低電
圧化が必須であり、本実施例の構造が適している。
ゲート絶縁膜２１の誘電率、ε０は真空誘電率、ｑは素
電荷、ＮＡは空乏層のアクセプタ密度、ｄはゲート絶縁
膜２１の厚さである。（数１）に示すように、ゲート絶
縁膜２１としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにＶｔｈの低電圧化
が可能となる。したってＳＲＡＭセルの電源電圧Ｖｃｃ
４の低電圧化が可能となる。すなわち０．５μｍ以下の
設計ルールによるＳＲＡＭでは電源電圧Ｖｃｃ４の低電
圧化が必須であり、本実施例の構造が適している。
【００１５】またＴＦＴ負荷１１を流れる電流は（数２
）で与えられるゲート絶縁膜２１の容量ＣＧ に比例す
る。
）で与えられるゲート絶縁膜２１の容量ＣＧ に比例す
る。
【００１６】
【数２】
【００１７】したがってシリコン酸化膜より大きい誘電
率を持つシリコン窒化膜をゲート絶縁膜２１として用い
れば、ＴＦＴ負荷の電流駆動能力を大きくすることがで
きる。
率を持つシリコン窒化膜をゲート絶縁膜２１として用い
れば、ＴＦＴ負荷の電流駆動能力を大きくすることがで
きる。
【００１８】また図１に示す半導体装置の出力側にソー
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を２組用いて図４（ａ）に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するＳＲＡＭを実現できる。
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を２組用いて図４（ａ）に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するＳＲＡＭを実現できる。
【００１９】図４（ａ）のＳＲＡＭセル内の記憶ノード
１２または１３が“Ｈｉｇｈ”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はＴＦＴ負
荷１１のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
１２または１３が“Ｈｉｇｈ”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はＴＦＴ負
荷１１のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
【００２０】なお、本実施例では、シリコン窒化膜の場
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やＰＬＺＴなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やＰＬＺＴなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
【００２１】次に本発明の第３の実施例について、図３
を参照しながら説明する。図３において、ドレインとな
るＰ＋領域が低濃度領域１９ｃと高濃度領域１９ｂの２
つの領域で形成されている以外は、図１（ａ）と全く同
様である。ここで、高濃度領域１９ｂは、１０１９〜１
０２１／ｃｍ３程度であり、低濃度領域１９ｃは、１０
１７〜１０１９／ｃｍ３程度である。一般に多結晶シリ
コンＴＦＴは、ゲート，ドレイン間の電界に起因するフ
ィールドエミッションにより、ドレイン電圧増加にとも
なってオフ電流は増加する。したがってＴＦＴ負荷１１
のオフ電流は、Ｖｃｃ４に高電圧（５〜５．５Ｖ）が印
加される場合、増加することになり、ＳＲＡＭの動作時
の消費電流あるいはスタンバイ電流の増加を招くことに
なる。一方、図３に示すように負荷トランジスタ１１の
ドレインが高濃度領域１９ｂと低濃度領域１９ｃの２つ
の領域によって形成されている場合、ゲート，ドレイン
間の電界は、低濃度領域１９ｃによって緩和されてＶｃ
ｃ４の増加にともなうオフ電流の増加は著しく緩和され
る。すなわちＳＲＡＭの移動時消費電流およびスタンバ
イ電流を著しく減少させることができる。
を参照しながら説明する。図３において、ドレインとな
るＰ＋領域が低濃度領域１９ｃと高濃度領域１９ｂの２
つの領域で形成されている以外は、図１（ａ）と全く同
様である。ここで、高濃度領域１９ｂは、１０１９〜１
０２１／ｃｍ３程度であり、低濃度領域１９ｃは、１０
１７〜１０１９／ｃｍ３程度である。一般に多結晶シリ
コンＴＦＴは、ゲート，ドレイン間の電界に起因するフ
ィールドエミッションにより、ドレイン電圧増加にとも
なってオフ電流は増加する。したがってＴＦＴ負荷１１
のオフ電流は、Ｖｃｃ４に高電圧（５〜５．５Ｖ）が印
加される場合、増加することになり、ＳＲＡＭの動作時
の消費電流あるいはスタンバイ電流の増加を招くことに
なる。一方、図３に示すように負荷トランジスタ１１の
ドレインが高濃度領域１９ｂと低濃度領域１９ｃの２つ
の領域によって形成されている場合、ゲート，ドレイン
間の電界は、低濃度領域１９ｃによって緩和されてＶｃ
ｃ４の増加にともなうオフ電流の増加は著しく緩和され
る。すなわちＳＲＡＭの移動時消費電流およびスタンバ
イ電流を著しく減少させることができる。
【００２２】なお、本実施例では、ドレイン側にのみ低
濃度領域１９ｃを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にＶｃ
ｃ４の電圧を減少させても同様な効果が得られる。さら
に、第２の実施例として図２に示したように、ゲート絶
縁膜２１としてシリコン酸化膜換算誘電率４．５より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
濃度領域１９ｃを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にＶｃ
ｃ４の電圧を減少させても同様な効果が得られる。さら
に、第２の実施例として図２に示したように、ゲート絶
縁膜２１としてシリコン酸化膜換算誘電率４．５より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
【００２３】
【発明の効果】以上のように本発明は、ＳＲＡＭセル面
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつＶｃｃの低
電圧化に対しても高い対雑音能力をもつＳＲＡＭを実現
することができ、実用的にきわめて有効な半導体装置を
提供することができる。
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつＶｃｃの低
電圧化に対しても高い対雑音能力をもつＳＲＡＭを実現
することができ、実用的にきわめて有効な半導体装置を
提供することができる。
【図１】
（ａ）は本発明の一実施例における半導体装置の断面図
（ｂ）は本発明の一実施例における半導体装置の平面図
（ｂ）は本発明の一実施例における半導体装置の平面図
【図２】本発明の第２の実施例における半導体装置の断
面図
面図
【図３】本発明の第３の実施例における半導体装置の断
面図
面図
【図４】
（ａ）は一般的なＳＲＡＭのメモリセルの回路図（ｂ）
は従来の半導体装置の平面図 （ｃ）は図４の（ｂ）をＡ−Ａ′線で切断した断面図
は従来の半導体装置の平面図 （ｃ）は図４の（ｂ）をＡ−Ａ′線で切断した断面図
３ａ ゲート電極（第１のゲート電極）８ 駆動ト
ランジスタ（第１のトランジスタ）１０ 負荷トラン
ジスタ（第２のトランジスタ）１５ Ｐウエル（半導
体層） １６ａ ソース領域 １６ｂ ドレイン領域 １８ｃ ゲート絶縁膜 １８ｄ シリコン酸化膜（絶縁層） １９ 半導体薄膜層 １９ａ ソース領域 １９ｂ ドレイン領域
ランジスタ（第１のトランジスタ）１０ 負荷トラン
ジスタ（第２のトランジスタ）１５ Ｐウエル（半導
体層） １６ａ ソース領域 １６ｂ ドレイン領域 １８ｃ ゲート絶縁膜 １８ｄ シリコン酸化膜（絶縁層） １９ 半導体薄膜層 １９ａ ソース領域 １９ｂ ドレイン領域
Claims (4)
- 【請求項１】一導電型の半導体層内に他方導電型のソー
ス，ドレイン領域が形成され、前記ソース，ドレイン間
に第１のゲート電極が形成された第１のトランジスタと
、前記第１のトランジスタの上に絶縁層を介して第２の
ゲート電極が形成され、そのゲート電極の上にゲート絶
縁膜を介して積層された半導体薄膜層にソース，ドレイ
ン領域が形成された第２のトランジスタとを備え、前記
第１のトランジスタを駆動トランジスタとし、前記第２
のトランジスタを負荷トランジスタとする相補型ＭＯＳ
回路を構成した半導体装置。 - 【請求項２】アクセストランジスタのソースまたはドレ
インのいずれかが請求項１記載の相補型ＭＯＳ回路の出
力側と結合された回路ブロックを２個有し、前記２個の
回路ブロックの内第１の回路ブロックの第１の相補型Ｍ
ＯＳ回路のゲートと第２の回路ブロックの第２の相補型
ＭＯＳ回路の出力側とが結合され、かつ第１の回路ブロ
ックの第１の相補型ＭＯＳ回路の出力側と第２の回路ブ
ロックの第２の相補型ＭＯＳ回路のゲートとが結合され
た半導体装置。 - 【請求項３】相補型ＭＯＳ回路を構成する第２のトラン
ジスタのゲート絶縁膜がシリコン酸化膜換算誘電率４．
５より大なる高誘電率絶縁膜で構成されている請求項１
または２記載の半導体装置。 - 【請求項４】第２のトランジスタのソースまたはドレイ
ンの少なくとも一方が低濃度領域と高濃度領域を有し、
前記低濃度領域の一部が第２のゲート電極の一部と重な
って形成されている請求項１，２または３記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04217362A true JPH04217362A (ja) | 1992-08-07 |
| JP2678091B2 JP2678091B2 (ja) | 1997-11-17 |
Family
ID=18513238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403500A Expired - Lifetime JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678091B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144673A (ja) * | 1987-11-30 | 1989-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02129960A (ja) * | 1988-11-10 | 1990-05-18 | Sony Corp | 半導体メモリ |
| JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
-
1990
- 1990-12-19 JP JP2403500A patent/JP2678091B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144673A (ja) * | 1987-11-30 | 1989-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02129960A (ja) * | 1988-11-10 | 1990-05-18 | Sony Corp | 半導体メモリ |
| JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2678091B2 (ja) | 1997-11-17 |
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