JPH04218972A - Ｄｍｏｓを含む半導体装置の製造方法 - Google Patents
Ｄｍｏｓを含む半導体装置の製造方法Info
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- JPH04218972A JPH04218972A JP22948190A JP22948190A JPH04218972A JP H04218972 A JPH04218972 A JP H04218972A JP 22948190 A JP22948190 A JP 22948190A JP 22948190 A JP22948190 A JP 22948190A JP H04218972 A JPH04218972 A JP H04218972A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 19
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ボルテージレギュレーター、モーター制御、
オーディオアンプなどに用いられる大電力駆動が可能な
ＤＭＯＳ（二重拡散電界効果トランジスター）を含む半
導体装置の製造方法に関する。
オーディオアンプなどに用いられる大電力駆動が可能な
ＤＭＯＳ（二重拡散電界効果トランジスター）を含む半
導体装置の製造方法に関する。
［発明の概要］
ＤＭＯＳは、ベース領域及びソース領域がゲート電極を
マスクとする自己整合により形成され、ゲート電極の下
のベースや領域をチャネルとして機能させるトランジス
ターである。ＤＭＯＳは、チャネル長が前記ベース領域
及び前記ソース領域の横方向拡散の差で決定されるため
、チャネル長がゲート電極の幅できまる通常のＭＯＳに
くらべ、同じデザインルールで製造した場合に、チャネ
ル長が短くＫ値が大きい、オン抵抗が小さいという特徴
をもち大電力駆動に適している。ＤＭＯＳのドレイン領
域は、前記ベース領域及び前記ソース領域を囲む低濃度
のウェル領域と、前記ウェル領域上に配した配線用の電
極とオーミックなコンタクトをとるための高濃度の拡散
領域から構成される。一方、半導体基板は通常、電源配
線または接地配線と同電位となるため、ＤＭＯＳのドレ
インと電源配線または接地配線が同電位とならない回路
構成では半導体基板としてエピタキシャル基板を用いる
ことにより前記ドレイン用ウェルと前記半導体基板を電
気的に分離していた。本発明は、半導体基板上にドレイ
ン用ウェルを囲む分離用ウェルを形成することにより、
製造コストの高いエピタキシャル基板の使用を不要にす
るものである。
マスクとする自己整合により形成され、ゲート電極の下
のベースや領域をチャネルとして機能させるトランジス
ターである。ＤＭＯＳは、チャネル長が前記ベース領域
及び前記ソース領域の横方向拡散の差で決定されるため
、チャネル長がゲート電極の幅できまる通常のＭＯＳに
くらべ、同じデザインルールで製造した場合に、チャネ
ル長が短くＫ値が大きい、オン抵抗が小さいという特徴
をもち大電力駆動に適している。ＤＭＯＳのドレイン領
域は、前記ベース領域及び前記ソース領域を囲む低濃度
のウェル領域と、前記ウェル領域上に配した配線用の電
極とオーミックなコンタクトをとるための高濃度の拡散
領域から構成される。一方、半導体基板は通常、電源配
線または接地配線と同電位となるため、ＤＭＯＳのドレ
インと電源配線または接地配線が同電位とならない回路
構成では半導体基板としてエピタキシャル基板を用いる
ことにより前記ドレイン用ウェルと前記半導体基板を電
気的に分離していた。本発明は、半導体基板上にドレイ
ン用ウェルを囲む分離用ウェルを形成することにより、
製造コストの高いエピタキシャル基板の使用を不要にす
るものである。
［従来の技術］
従来のＤＭＯＳを含む半導体装置の製造方法について、
第２図（ａ）〜（ｃ）に示す製造工程順断面図を用いて
説明する。第２図（ａ）は、Ｐ型基板１１上にＮ型エピ
タキシャル層１２を形成し、エピタキシャル層１２上に
酸化膜７をマスクにしてＰ型ドレイン用ウェル３を拡散
形成した工程後の半導体装置の断面図である。次に、酸
化膜７を除去し、エピタキシャル層１２上にフィールド
酸化膜８、ドレイン用ウェル３上にゲート酸化膜１３を
形成し、ゲート酸化膜１３上にゲート電極４を形成する
（第２図（ｂ））。次に、ドレイン用ウェル３上にゲー
ト電極４をマスクにＮ型ベース６を形成し、次に、ベー
ス電極取出し用のＮ型高濃度拡散領域９を形成し、さら
にＰ型ソース５及びドレイン電極取出し用のＰ型高濃度
拡散領域１０を形成する（第２図（ｃ））。
第２図（ａ）〜（ｃ）に示す製造工程順断面図を用いて
説明する。第２図（ａ）は、Ｐ型基板１１上にＮ型エピ
タキシャル層１２を形成し、エピタキシャル層１２上に
酸化膜７をマスクにしてＰ型ドレイン用ウェル３を拡散
形成した工程後の半導体装置の断面図である。次に、酸
化膜７を除去し、エピタキシャル層１２上にフィールド
酸化膜８、ドレイン用ウェル３上にゲート酸化膜１３を
形成し、ゲート酸化膜１３上にゲート電極４を形成する
（第２図（ｂ））。次に、ドレイン用ウェル３上にゲー
ト電極４をマスクにＮ型ベース６を形成し、次に、ベー
ス電極取出し用のＮ型高濃度拡散領域９を形成し、さら
にＰ型ソース５及びドレイン電極取出し用のＰ型高濃度
拡散領域１０を形成する（第２図（ｃ））。
［発明が解決しようとする課題］
たとえば、基板を接地配線と電気的に接続し、Ｐ型のＤ
ＭＯＳを形成する場合には、Ｐ型の基板とＰ型のドレイ
ン用ウェルを電気的に分離するためにＰ型基板上にＮ型
のエピタキシャル層を形成したエピタキシャルウェハ上
に半導体装置を形成する必要がある。しかるに、エピタ
キシャルウェハは、Ｐ型またはＮ型不純物が均一に拡散
したバルクウェハと比較して材料費が約２倍と高価であ
る。また、エピタキシャルウェハを用いた場合には、基
板とウェルが電気的に接続しないように、エピタキシャ
ル層の厚さ、ウェルの深さ、基板からエピタキシャル層
へのオートドープ量を再現性よく制御しなければならな
いという問題点があった。
ＭＯＳを形成する場合には、Ｐ型の基板とＰ型のドレイ
ン用ウェルを電気的に分離するためにＰ型基板上にＮ型
のエピタキシャル層を形成したエピタキシャルウェハ上
に半導体装置を形成する必要がある。しかるに、エピタ
キシャルウェハは、Ｐ型またはＮ型不純物が均一に拡散
したバルクウェハと比較して材料費が約２倍と高価であ
る。また、エピタキシャルウェハを用いた場合には、基
板とウェルが電気的に接続しないように、エピタキシャ
ル層の厚さ、ウェルの深さ、基板からエピタキシャル層
へのオートドープ量を再現性よく制御しなければならな
いという問題点があった。
［課題を解決するための手段］
Ｐ型バルクウェハ上にＮ型の分離用ウェルを形成し、該
分離用ウェル上に前記ドレイン用ウェルを形成すること
にした。
分離用ウェル上に前記ドレイン用ウェルを形成すること
にした。
［作用］
エピタキシャルウェハを用いないので製造コストが低減
できる。ドレイン用ウェルと基板の分離特性は分離用の
拡散工程できまるので分離特性の再現性が向上する。
できる。ドレイン用ウェルと基板の分離特性は分離用の
拡散工程できまるので分離特性の再現性が向上する。
［実施例］
本発明のＤＭＯＳを含む半導体装置の製造方法の一実施
例について、第１図（ａ）〜（ｄ）に示す製造工程順断
面図を用いて説明する。第１図（ａ）Ｐ型基板１上に酸
化膜及びレジストをマスクにリンなどのＮ型不純物をイ
オン注入法によりドープして、レジストを除去した後、
１０００〜１１００℃の熱拡散を行い、Ｎ型分離用ウェ
ル２を形成した後の半導体装置の断面図である。次に酸
化膜及びレジストをマスクにボロンなどのＰ型不鈍物を
イオン注入法によりドープして、レジストを除去した後
、１０００〜１２００℃の熱拡散を行い、Ｐ型ドレイン
用ウェルを形成する（第１図（ｂ））。イオン注入条件
は、前記リンイオンの打込は、エネルギー１００〜２０
０Ｋｅｖ、ドーズ量１０１２〜１０１４ｃｍ−２、前記
ボロンイオンの打込はエネルギー６０〜２００Ｋｅｖ、
ドーズ量１０１２〜１０１４ｃｍ−２を用いる。前記リ
ンイオン打込直後に熱拡散を行わず、前記リンイオンと
前記ボロンイオンのドライブイン工程を前記ボロンイオ
ン打込直後の熱拡散によって同時に行うという方法も本
発明の別の実施例として可能である。次に、酸化膜７を
除去して、ＬＯＣＯＳ法などによりフィールド酸化膜８
を形成した後、ドレイン用ウェル３上に２００〜１００
０Åのゲート酸化膜１３を形成する。次にゲート酸化膜
１３上に２０００〜５０００ÅのｐｏｌｙＳｉをＣＶＤ
法により形成し、フオトリソグラフィー法及びドライエ
ツチング法によりパターニングしてゲート電極４を形成
する（第１図（ｃ））。次に、ゲート電極及びレジスト
をマスクにしてイオン注入法によりリンをドレイン用ウ
ェル上にドープし、必要に応じ９００〜１０００℃の熱
拡散を行なってベース６を形成する。次にリンまたはヒ
素のイオン圧入を行いＮ型高濃度拡散領域９を形成し、
ボロンのイオン注入を行いソース５及びＰ型高濃度拡散
領域１０を形成する（第１図（ｄ））。ＤＭＯＳののチ
ャネル長は、ベース６及びソース５のイオン注入条件と
熱処理条件で制御でき、主にフォトリゾグラフィーでき
まる最少線巾が３〜５μｍのコストの低いプロセスでも
、実効チャネル長として０．５〜１．０μｍも短チャネ
ルトランジスターが形成できる。
例について、第１図（ａ）〜（ｄ）に示す製造工程順断
面図を用いて説明する。第１図（ａ）Ｐ型基板１上に酸
化膜及びレジストをマスクにリンなどのＮ型不純物をイ
オン注入法によりドープして、レジストを除去した後、
１０００〜１１００℃の熱拡散を行い、Ｎ型分離用ウェ
ル２を形成した後の半導体装置の断面図である。次に酸
化膜及びレジストをマスクにボロンなどのＰ型不鈍物を
イオン注入法によりドープして、レジストを除去した後
、１０００〜１２００℃の熱拡散を行い、Ｐ型ドレイン
用ウェルを形成する（第１図（ｂ））。イオン注入条件
は、前記リンイオンの打込は、エネルギー１００〜２０
０Ｋｅｖ、ドーズ量１０１２〜１０１４ｃｍ−２、前記
ボロンイオンの打込はエネルギー６０〜２００Ｋｅｖ、
ドーズ量１０１２〜１０１４ｃｍ−２を用いる。前記リ
ンイオン打込直後に熱拡散を行わず、前記リンイオンと
前記ボロンイオンのドライブイン工程を前記ボロンイオ
ン打込直後の熱拡散によって同時に行うという方法も本
発明の別の実施例として可能である。次に、酸化膜７を
除去して、ＬＯＣＯＳ法などによりフィールド酸化膜８
を形成した後、ドレイン用ウェル３上に２００〜１００
０Åのゲート酸化膜１３を形成する。次にゲート酸化膜
１３上に２０００〜５０００ÅのｐｏｌｙＳｉをＣＶＤ
法により形成し、フオトリソグラフィー法及びドライエ
ツチング法によりパターニングしてゲート電極４を形成
する（第１図（ｃ））。次に、ゲート電極及びレジスト
をマスクにしてイオン注入法によりリンをドレイン用ウ
ェル上にドープし、必要に応じ９００〜１０００℃の熱
拡散を行なってベース６を形成する。次にリンまたはヒ
素のイオン圧入を行いＮ型高濃度拡散領域９を形成し、
ボロンのイオン注入を行いソース５及びＰ型高濃度拡散
領域１０を形成する（第１図（ｄ））。ＤＭＯＳののチ
ャネル長は、ベース６及びソース５のイオン注入条件と
熱処理条件で制御でき、主にフォトリゾグラフィーでき
まる最少線巾が３〜５μｍのコストの低いプロセスでも
、実効チャネル長として０．５〜１．０μｍも短チャネ
ルトランジスターが形成できる。
［発明の効果］
本発明のＤＭＯＳを含む半導体装置の製造方法によれば
、エピタキシャルウェハにくらべ材料費の安いバルクウ
ェハを用いてＤＭＯＳのドレインと基板を電気的に分離
できるので製造コストを低減できる。また、分離用ウェ
ルとドレイン用ウェルの拡散条件だけでドレインと基板
の分離特性が制御でき、大きなマージンをもったプロセ
ス条件の設定が容易にできる。本発明の実施例ではＰ型
基板上にＰ型ＤＭＯＳを形成する場合について説明した
が、Ｎ型基板上にＮ型ＤＭＯＳを形成する場合でも、Ｐ
型の分離用ウェルを用いれば、本発明の実施例と同様の
効果が得られることは明らかである。
、エピタキシャルウェハにくらべ材料費の安いバルクウ
ェハを用いてＤＭＯＳのドレインと基板を電気的に分離
できるので製造コストを低減できる。また、分離用ウェ
ルとドレイン用ウェルの拡散条件だけでドレインと基板
の分離特性が制御でき、大きなマージンをもったプロセ
ス条件の設定が容易にできる。本発明の実施例ではＰ型
基板上にＰ型ＤＭＯＳを形成する場合について説明した
が、Ｎ型基板上にＮ型ＤＭＯＳを形成する場合でも、Ｐ
型の分離用ウェルを用いれば、本発明の実施例と同様の
効果が得られることは明らかである。
第１図（ａ）〜（ｄ）は本発明のＤＭＯＳを含む半導体
装置の製造方法の工程順断面図、第２図（ａ）〜（ｃ）
は従来のＤＭＯＳを含む半導体装置の製造方法の工程順
断面図である。 １…Ｐ型基板 ２…Ｎ型分離用ウェル ３…Ｐ型ドレイン用ウェル ４…ゲート電極 ５…ソース ６…ベース ７…酸化膜 ８…フィールド酸化膜 ９…Ｎ型高濃度拡散領域 １０…Ｐ型高濃度拡散領域 １１…Ｐ型基板 １２…Ｎ型エピタキシャル層 １３…ゲート酸化膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬之助
装置の製造方法の工程順断面図、第２図（ａ）〜（ｃ）
は従来のＤＭＯＳを含む半導体装置の製造方法の工程順
断面図である。 １…Ｐ型基板 ２…Ｎ型分離用ウェル ３…Ｐ型ドレイン用ウェル ４…ゲート電極 ５…ソース ６…ベース ７…酸化膜 ８…フィールド酸化膜 ９…Ｎ型高濃度拡散領域 １０…Ｐ型高濃度拡散領域 １１…Ｐ型基板 １２…Ｎ型エピタキシャル層 １３…ゲート酸化膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬之助
Claims (1)
- 一導電型の半導体基板上に逆導電型の分離用ウェル領域
を形成する工程と、前記分離用ウェル領域上に前記半導
体基板と分離して一導電型のドレイン領域を形成する工
程と、前記ドレイン領域上に逆導電型のベース領域を形
成する工程と、前記ベース領域上に一導電型のソース領
域を形成する工程と、前記ドレイン領域と前記ソース領
域にはさまれた前記ベース領域の表面にチャネル領域を
形成する工程とからなるＤＭＯＳを含む半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948190A JPH04218972A (ja) | 1990-08-29 | 1990-08-29 | Ｄｍｏｓを含む半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948190A JPH04218972A (ja) | 1990-08-29 | 1990-08-29 | Ｄｍｏｓを含む半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218972A true JPH04218972A (ja) | 1992-08-10 |
Family
ID=16892847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948190A Pending JPH04218972A (ja) | 1990-08-29 | 1990-08-29 | Ｄｍｏｓを含む半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
-
1990
- 1990-08-29 JP JP22948190A patent/JPH04218972A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6194766B1 (en) | 1998-01-13 | 2001-02-27 | Lsi Logic Corporation | Integrated circuit having low voltage and high voltage devices on a common semiconductor substrate |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
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