JPH0312471B2 - - Google Patents
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- JPH0312471B2 JPH0312471B2 JP58168745A JP16874583A JPH0312471B2 JP H0312471 B2 JPH0312471 B2 JP H0312471B2 JP 58168745 A JP58168745 A JP 58168745A JP 16874583 A JP16874583 A JP 16874583A JP H0312471 B2 JPH0312471 B2 JP H0312471B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ラツチアツプ現象の低減された相補
型電界効果トランジスタを備えた半導体装置およ
びその製造方法に関するものである。
型電界効果トランジスタを備えた半導体装置およ
びその製造方法に関するものである。
相補型電界効果トランジスタの特にMOS型半
導体装置ではいわゆるラツチアツプ現象しばしば
問題となる。このラツチアツプ現象というのは次
のようなものである。すなわち、第１図に示すよ
うにMOS型半導体装置では、Ｎ形のウエル３内
に形成されたＮチヤネルMOSトランジスタのソ
ース、ドレインとなるN+拡散層４およびウエル
３をそれぞれエミツタおよびベースとし、Ｎ形の
エピタキシヤル層２およびＮ形の半導体基板１を
コレクタとする寄生バーチカルバイポーラトラン
ジスタTVと、N+拡散層４、Ｐ形のウエル３、Ｎ
形のエピタキシヤル層２をエミツタ、ベース、コ
レクタとする寄生ラテラルバイポーラトランジス
タTl1およびウエル３、エピタキシヤル層２、P+
拡散層５をコレクタ、ベース、エミツタとする寄
生ラテラルバイポーラトランジスタTl2とが装置
内に形成される。そして、ＮチヤネルMOS側の
寄生バイポーラトランジスタと、Ｐチヤネル
MOS側の寄生バイポーラトランジスタとの電流
増幅率の積が１よりも大きい場合に外部よりサー
ジ電流などが入力すると、上記寄生バイポーラト
ランジスタがサイリスタ動作をし、外部端子と、
装置内部との間に大電流が流れ、ついには、装置
が破壊される。このラツチアツプ現象は装置の電
源を切るまで続く。なお、図ではウエハ上に形成
される絶縁膜を省略してゲート電極GN，GPを模
式的に示す。
導体装置ではいわゆるラツチアツプ現象しばしば
問題となる。このラツチアツプ現象というのは次
のようなものである。すなわち、第１図に示すよ
うにMOS型半導体装置では、Ｎ形のウエル３内
に形成されたＮチヤネルMOSトランジスタのソ
ース、ドレインとなるN+拡散層４およびウエル
３をそれぞれエミツタおよびベースとし、Ｎ形の
エピタキシヤル層２およびＮ形の半導体基板１を
コレクタとする寄生バーチカルバイポーラトラン
ジスタTVと、N+拡散層４、Ｐ形のウエル３、Ｎ
形のエピタキシヤル層２をエミツタ、ベース、コ
レクタとする寄生ラテラルバイポーラトランジス
タTl1およびウエル３、エピタキシヤル層２、P+
拡散層５をコレクタ、ベース、エミツタとする寄
生ラテラルバイポーラトランジスタTl2とが装置
内に形成される。そして、ＮチヤネルMOS側の
寄生バイポーラトランジスタと、Ｐチヤネル
MOS側の寄生バイポーラトランジスタとの電流
増幅率の積が１よりも大きい場合に外部よりサー
ジ電流などが入力すると、上記寄生バイポーラト
ランジスタがサイリスタ動作をし、外部端子と、
装置内部との間に大電流が流れ、ついには、装置
が破壊される。このラツチアツプ現象は装置の電
源を切るまで続く。なお、図ではウエハ上に形成
される絶縁膜を省略してゲート電極GN，GPを模
式的に示す。
従来このようなラツチアツプ現象の対策として
例えばＮ形の半導体基板１にＮ形のエピタキシヤ
ル層２よりも高濃度の基板を用いる場合があつ
た。これにより、寄生ラテラルトランジスタの電
流増幅率が低下し、ある程度の効果は見られたが
ラツチアツプを完全に防止するには不十分であつ
た。
例えばＮ形の半導体基板１にＮ形のエピタキシヤ
ル層２よりも高濃度の基板を用いる場合があつ
た。これにより、寄生ラテラルトランジスタの電
流増幅率が低下し、ある程度の効果は見られたが
ラツチアツプを完全に防止するには不十分であつ
た。
このような対策の他に、例えばＰチヤネル
MOSトランジスタの形成されたＮ形のウエル下
にこれより高濃度のN+埋込層を設ける場合もあ
つたが、これも不十分であつた。（なお、これに
ついてはIBM.Tech.Dis.Bulletin.vol.16.No.8、
January 1974、pp2719−2720に示されている。） 〔発明の目的〕 この発明は上記の点に鑑みてなされたもので、
ラツチアツプ現象を完全に防止できるCMOSト
ランジスタ構造の半導体装置を提供すると共に、
その効率的な製造方法を提供しようとするもので
ある。
MOSトランジスタの形成されたＮ形のウエル下
にこれより高濃度のN+埋込層を設ける場合もあ
つたが、これも不十分であつた。（なお、これに
ついてはIBM.Tech.Dis.Bulletin.vol.16.No.8、
January 1974、pp2719−2720に示されている。） 〔発明の目的〕 この発明は上記の点に鑑みてなされたもので、
ラツチアツプ現象を完全に防止できるCMOSト
ランジスタ構造の半導体装置を提供すると共に、
その効率的な製造方法を提供しようとするもので
ある。
すなわち、本発明の半導体装置によれば、第１
導電形あるいは第２導電形の半導体基板に選択的
に高濃度の第１導電形の第１埋込層および第２導
電形の第２埋込層を設け、上記基板上に第１導電
形のピタキシヤル層を形成する。そして、上記第
２埋込層上に第２導電形のウエル領域をこの埋込
層に電気的に結合するように設け、上記第１埋込
層上のエピタキシヤル層に第２導電形の第２拡散
層を、上記ウエル領域に第１導電形の第１拡散層
をそれぞれ第２導電形チヤネルMOSトランジス
タのソース、ドレイン、第１導電形チヤネル
MOSトランジスタのソース、ドレインとして形
成する。そして、上記エピタキシヤル層上に所定
のゲート電極を、ゲート絶縁膜を介して形成した
ものである。さらに、上記第２拡散層が逆バイア
スされる向きに電源の接続され上記第１埋込層と
連結した第１導電形の第１電流取出し部を第２導
電形チヤネルMOSトランジスタ領域に、第１拡
散層が逆バイアスされる向きに電源の接続され上
記第２埋込層と連結した第２導電形の第２電流取
出し部を上記第１導電形チヤネルMOSトランジ
スタ領域にそれぞれ設けるようにすればより効果
的である。
導電形あるいは第２導電形の半導体基板に選択的
に高濃度の第１導電形の第１埋込層および第２導
電形の第２埋込層を設け、上記基板上に第１導電
形のピタキシヤル層を形成する。そして、上記第
２埋込層上に第２導電形のウエル領域をこの埋込
層に電気的に結合するように設け、上記第１埋込
層上のエピタキシヤル層に第２導電形の第２拡散
層を、上記ウエル領域に第１導電形の第１拡散層
をそれぞれ第２導電形チヤネルMOSトランジス
タのソース、ドレイン、第１導電形チヤネル
MOSトランジスタのソース、ドレインとして形
成する。そして、上記エピタキシヤル層上に所定
のゲート電極を、ゲート絶縁膜を介して形成した
ものである。さらに、上記第２拡散層が逆バイア
スされる向きに電源の接続され上記第１埋込層と
連結した第１導電形の第１電流取出し部を第２導
電形チヤネルMOSトランジスタ領域に、第１拡
散層が逆バイアスされる向きに電源の接続され上
記第２埋込層と連結した第２導電形の第２電流取
出し部を上記第１導電形チヤネルMOSトランジ
スタ領域にそれぞれ設けるようにすればより効果
的である。
以下図面を参照してこの発明の一実施例につき
述べる。
述べる。
まず第２図ａに示すように例えば基板濃度1014
〜1015程度の低濃度Ｐ型シリコン基板１１上に拡
散マスク用絶縁膜として例えば熱酸化膜１２を形
成し、Ｐチヤネルトランジスタ形成予定部下に相
当する部位に開口部を設ける。そして、例えば
Sb（アンチモン）或いはAs（ヒ素）を用いて例え
ば1017〜1020cm-3程度の高濃度のN+埋込層１３を
上記基板１１に形成する。このN+埋込層１３の
形成工程中に、上記開口部上が熱酸化膜１２1で
覆われる。次にＮチヤネルトランジスタ形成予定
部下に当たる部位の熱酸化膜１２に開口部を設
け、例えばボロンのイオン注入或いはボロンイオ
ンを含むシリカガラス膜（いわゆるBSG膜）１
２′を上記基板１１上に被着し、基板１１内にボ
ロンを拡散させて例えば1017〜1019cm-3程度の不
純物濃度を有する高濃度のP+埋込層１４を形成
する。
〜1015程度の低濃度Ｐ型シリコン基板１１上に拡
散マスク用絶縁膜として例えば熱酸化膜１２を形
成し、Ｐチヤネルトランジスタ形成予定部下に相
当する部位に開口部を設ける。そして、例えば
Sb（アンチモン）或いはAs（ヒ素）を用いて例え
ば1017〜1020cm-3程度の高濃度のN+埋込層１３を
上記基板１１に形成する。このN+埋込層１３の
形成工程中に、上記開口部上が熱酸化膜１２1で
覆われる。次にＮチヤネルトランジスタ形成予定
部下に当たる部位の熱酸化膜１２に開口部を設
け、例えばボロンのイオン注入或いはボロンイオ
ンを含むシリカガラス膜（いわゆるBSG膜）１
２′を上記基板１１上に被着し、基板１１内にボ
ロンを拡散させて例えば1017〜1019cm-3程度の不
純物濃度を有する高濃度のP+埋込層１４を形成
する。
次いで上記基板１１上に形成された膜を全て除
去し、第２図ｂに示すように、上記基板１１上に
例えば層厚がおよそ１〜5μｍ、比抵抗１〜5Ω・
cm程度のＮ形エピタキシヤル層１５を堆積形成す
る。このエピタキシヤル成長工程の際に、N+埋
込層１３およびP+埋込層１４中の不純物がＮ形
エピタキシヤル層１５中に主として上方向に拡散
される。
去し、第２図ｂに示すように、上記基板１１上に
例えば層厚がおよそ１〜5μｍ、比抵抗１〜5Ω・
cm程度のＮ形エピタキシヤル層１５を堆積形成す
る。このエピタキシヤル成長工程の際に、N+埋
込層１３およびP+埋込層１４中の不純物がＮ形
エピタキシヤル層１５中に主として上方向に拡散
される。
尚、上記のＮ形エピタキシヤル層１５の層厚、
比抵抗等の条件は一定の目安にすぎず、形成予定
の素子の条件により適宜変更させるべきものであ
る。
比抵抗等の条件は一定の目安にすぎず、形成予定
の素子の条件により適宜変更させるべきものであ
る。
次いで、このような半導体ウエハを用いて具体
的な素子の形成を行う。まず、第２図ｃに示すよ
うに、上記ウエハ上に約1000Åの熱酸化膜１２2
を形成し、P+埋込層１４の上部に当たる部位に、
ボロンのイオン注入を例えばドース量１〜５×
1012cm-2、加速電圧150keVの条件で打ち込み、
例えば1100゜〜1200℃程度の熱拡散処理を行う。
これによりCMOSトランジスタのＮチヤネルト
ランジスタ形成領域としてP+埋込層１４上にこ
のP+埋込層１４を底部とするようなＰウエル領
域１６を形成する。
的な素子の形成を行う。まず、第２図ｃに示すよ
うに、上記ウエハ上に約1000Åの熱酸化膜１２2
を形成し、P+埋込層１４の上部に当たる部位に、
ボロンのイオン注入を例えばドース量１〜５×
1012cm-2、加速電圧150keVの条件で打ち込み、
例えば1100゜〜1200℃程度の熱拡散処理を行う。
これによりCMOSトランジスタのＮチヤネルト
ランジスタ形成領域としてP+埋込層１４上にこ
のP+埋込層１４を底部とするようなＰウエル領
域１６を形成する。
次いで、N+埋込層１３上のエピタキシヤル層
１５表面の一部からＮ形不純物の高濃度で深い拡
散を行いN+埋込層１３に連結するN+電流取り出
し部１８を形成する。同様にしてＰウエル領域１
６表面の一部からＰ形不純物の高濃度で深い拡散
を行いP+埋込層１４に連結するP+電流取り出し
部１９を形成する。
１５表面の一部からＮ形不純物の高濃度で深い拡
散を行いN+埋込層１３に連結するN+電流取り出
し部１８を形成する。同様にしてＰウエル領域１
６表面の一部からＰ形不純物の高濃度で深い拡散
を行いP+埋込層１４に連結するP+電流取り出し
部１９を形成する。
次に上記熱酸化膜１２2を除去した後第２図ｄ
に示すように、ウエハ上面に新たに形成した熱酸
化膜１２3上に例えばシリコン窒化膜など、フイ
ールド酸化用の非酸化性膜２１を積層形成し、こ
の積層膜を所定形状にパターニングする。尚、必
要であれば適宜フイールド反転防止用の選択イオ
ン注入（チヤネルカツトインプラ）をＮ形エピタ
キシヤル層１５表面にはＮ形不純物で、Ｐウエル
領域１６表面にはＰ形不純物を用いて施し、それ
ぞれＮ形チヤネルカツト層２２、Ｐ形チヤネルカ
ツト層２３を形成する。そして、例えば900℃〜
1000℃の低温で、上記非酸化性膜２１をマスクと
した選択酸化を行い、第２図ｅに示すように厚い
0.7〜1.0μｍ程度の膜厚のフイールド酸化膜２４
を形成する。
に示すように、ウエハ上面に新たに形成した熱酸
化膜１２3上に例えばシリコン窒化膜など、フイ
ールド酸化用の非酸化性膜２１を積層形成し、こ
の積層膜を所定形状にパターニングする。尚、必
要であれば適宜フイールド反転防止用の選択イオ
ン注入（チヤネルカツトインプラ）をＮ形エピタ
キシヤル層１５表面にはＮ形不純物で、Ｐウエル
領域１６表面にはＰ形不純物を用いて施し、それ
ぞれＮ形チヤネルカツト層２２、Ｐ形チヤネルカ
ツト層２３を形成する。そして、例えば900℃〜
1000℃の低温で、上記非酸化性膜２１をマスクと
した選択酸化を行い、第２図ｅに示すように厚い
0.7〜1.0μｍ程度の膜厚のフイールド酸化膜２４
を形成する。
次いで、前記非酸化性膜２１および熱酸化膜１
２3を除去し、露出したシリコン表面にゲート用
の熱酸化膜１２gを形成する。さらに適宜トラン
ジスタの閾値制御のためのイオン注入をMOSト
ランジスタ形成予定部領域に施す。尚、この閾値
制御のためのイオン注入はＰ形の場合もＮ形の場
合もあり、場合によつては同一領域にＰ形、Ｎ形
の両方のイオン注入を深さ方向に打ち分けて行う
場合もある。
２3を除去し、露出したシリコン表面にゲート用
の熱酸化膜１２gを形成する。さらに適宜トラン
ジスタの閾値制御のためのイオン注入をMOSト
ランジスタ形成予定部領域に施す。尚、この閾値
制御のためのイオン注入はＰ形の場合もＮ形の場
合もあり、場合によつては同一領域にＰ形、Ｎ形
の両方のイオン注入を深さ方向に打ち分けて行う
場合もある。
しかる後に第２図ｆに示すようにウエハ上面に
高濃度のＮ形不純物をドープしたポリシリコン膜
を被着しゲート電極パターンにパターニングする
ことにより、ゲート電極２５P，２５Nをゲート用
の熱酸化膜１２g上に形成する。
高濃度のＮ形不純物をドープしたポリシリコン膜
を被着しゲート電極パターンにパターニングする
ことにより、ゲート電極２５P，２５Nをゲート用
の熱酸化膜１２g上に形成する。
その後、ゲート電極２５P，２５Nの表面を熱酸
化し、熱酸化膜１２4で覆う。次いで、このゲー
ト電極２５P，２５Nとフイールド酸化膜２４を用
いたセルフアラインメント（自己整合）技術によ
り、Ｎ形エピタキシヤル層１５の素子領域に例え
ばボロンの選択イオン注入を施し、Ｐウエル領域
１６には例えばヒ素のイオン注入を施す。そし
て、熱処理により注入不純物の活性化を行つて、
Ｎ形エピタキシヤル層１５にＰチヤネルトランジ
スタのソース、ドレインとなるP+拡散層２６P、
Ｐウエル領域１６にはＮチヤネルトランジスタの
ソース、ドレインとなるN+拡散層２６Nをそれぞ
れ形成する。
化し、熱酸化膜１２4で覆う。次いで、このゲー
ト電極２５P，２５Nとフイールド酸化膜２４を用
いたセルフアラインメント（自己整合）技術によ
り、Ｎ形エピタキシヤル層１５の素子領域に例え
ばボロンの選択イオン注入を施し、Ｐウエル領域
１６には例えばヒ素のイオン注入を施す。そし
て、熱処理により注入不純物の活性化を行つて、
Ｎ形エピタキシヤル層１５にＰチヤネルトランジ
スタのソース、ドレインとなるP+拡散層２６P、
Ｐウエル領域１６にはＮチヤネルトランジスタの
ソース、ドレインとなるN+拡散層２６Nをそれぞ
れ形成する。
次いで、第２図ｇに示すようにウエハの上面に
パシベーシヨン膜２７を全面に堆積させた後、電
極取り出し用のコンタクトホールをパターニング
により設ける。そして最後に、ウエハ上に金属膜
を被着し、パターニングすることによつて、所定
の電極２９および、配線を形成し、CMOS型半
導体装置が完成する。
パシベーシヨン膜２７を全面に堆積させた後、電
極取り出し用のコンタクトホールをパターニング
により設ける。そして最後に、ウエハ上に金属膜
を被着し、パターニングすることによつて、所定
の電極２９および、配線を形成し、CMOS型半
導体装置が完成する。
まず、上記のようにＮチヤネルMOSトランジ
スタ側にP+埋込層１４、ＰチヤネルMOSトラン
ジスタ側にN+埋込層１３を設けることにより、
次のような改善がみられる。すなわち、第２図ｇ
において従来ラツチアツプ現象に大きく作用して
いたＰチヤネルMOSトランジスタ側のP+拡散層
２６Pをエミツタ、Ｎ形エピタキシヤル層１５お
よびN+埋込層１３をベース拡散領域とし、基板
１１をコレクタとするバーチカル形の寄生バイポ
ーラトランジスタTVにおけるベース領域にN+埋
込層１３の高濃度領域が存在するため、その電流
増幅率hFEを十分に１より小さくできる。
スタ側にP+埋込層１４、ＰチヤネルMOSトラン
ジスタ側にN+埋込層１３を設けることにより、
次のような改善がみられる。すなわち、第２図ｇ
において従来ラツチアツプ現象に大きく作用して
いたＰチヤネルMOSトランジスタ側のP+拡散層
２６Pをエミツタ、Ｎ形エピタキシヤル層１５お
よびN+埋込層１３をベース拡散領域とし、基板
１１をコレクタとするバーチカル形の寄生バイポ
ーラトランジスタTVにおけるベース領域にN+埋
込層１３の高濃度領域が存在するため、その電流
増幅率hFEを十分に１より小さくできる。
従つて、P+拡散層２６Pをエミツタ、Ｎ形エピ
タキシヤル層１５をベースとし、Ｐウエル領域１
６をコレクタとするラテラル形の寄生バイポーラ
トランジスタTl2の電流増幅率の方がバーチカル
形の寄生バイポーラトランジスタTVの電流増幅
率よりも高くなり、このラテラル形の寄生トラン
ジスタTl2がラツチアツプ現象の原因として支配
的となる。
タキシヤル層１５をベースとし、Ｐウエル領域１
６をコレクタとするラテラル形の寄生バイポーラ
トランジスタTl2の電流増幅率の方がバーチカル
形の寄生バイポーラトランジスタTVの電流増幅
率よりも高くなり、このラテラル形の寄生トラン
ジスタTl2がラツチアツプ現象の原因として支配
的となる。
しかしながら、このP+拡散層２６Pは拡散深さ
が浅く、また通常、例えばリンを用いた高濃度の
Ｎ形チヤネルカツト層２２がこのラテラル形寄生
トランジスタTl2のベースに存在するため、この
寄生トランジスタTl2の電流増幅率を容易に１以
下にすることができる。
が浅く、また通常、例えばリンを用いた高濃度の
Ｎ形チヤネルカツト層２２がこのラテラル形寄生
トランジスタTl2のベースに存在するため、この
寄生トランジスタTl2の電流増幅率を容易に１以
下にすることができる。
一方、ＮチヤネルMOSトランジスタ側には、
N+拡散層２６Nをエミツタ、Ｐウエル領域１６を
ベース、Ｎ形エピタキシヤル層１５をコレクタと
する寄生ラテラルトランジスタTl1が形成される
が、このラテラルトランジスタTl1の電流増幅率
も上記ラテラルトランジスタTl2の場合と同様ベ
ースとなる部位に存在するＰ形チヤネルカツト層
２３により、１以下に抑えこむことは容易であ
る。
N+拡散層２６Nをエミツタ、Ｐウエル領域１６を
ベース、Ｎ形エピタキシヤル層１５をコレクタと
する寄生ラテラルトランジスタTl1が形成される
が、このラテラルトランジスタTl1の電流増幅率
も上記ラテラルトランジスタTl2の場合と同様ベ
ースとなる部位に存在するＰ形チヤネルカツト層
２３により、１以下に抑えこむことは容易であ
る。
従つて、ラツチアツプ現象の発生条件であるＮ
チヤネルMOSトランジスタ側の寄生バイポーラ
トランジスタとＰチヤネルMOSトランジスタ側
の寄生バイポーラトランジスタとの電流増幅率の
積が１以上という条件が満たされず、ラツチアツ
プ現象を防止できる。
チヤネルMOSトランジスタ側の寄生バイポーラ
トランジスタとＰチヤネルMOSトランジスタ側
の寄生バイポーラトランジスタとの電流増幅率の
積が１以上という条件が満たされず、ラツチアツ
プ現象を防止できる。
また、仮に、チヤネルカツト層２２，２３を形
成しないことなどにより、チヤネルカツト層２
２，２３の効果が薄く、ラテラルトランジスタ
Tl1，Tl2の電流増幅率が１より大きくなり、上
述のラツチアツプ発生条件が満たされた場合であ
つても、低抵抗のN+埋込層１３およびP+埋込層
１４の存在により、Ｐウエル領域１６およびＮ形
エピタキシヤル層１５の等価的な寄生抵抗が従来
よりも１桁〜２桁程度低くなる。これにより、サ
ージ電流が外部より入力した場合でも寄生ラテラ
ルトランジスタTl1，Tl2のベース、エミツタ間
に発生する電位差が極めて小さくなり、ラツチア
ツプを効果的に防止できる。
成しないことなどにより、チヤネルカツト層２
２，２３の効果が薄く、ラテラルトランジスタ
Tl1，Tl2の電流増幅率が１より大きくなり、上
述のラツチアツプ発生条件が満たされた場合であ
つても、低抵抗のN+埋込層１３およびP+埋込層
１４の存在により、Ｐウエル領域１６およびＮ形
エピタキシヤル層１５の等価的な寄生抵抗が従来
よりも１桁〜２桁程度低くなる。これにより、サ
ージ電流が外部より入力した場合でも寄生ラテラ
ルトランジスタTl1，Tl2のベース、エミツタ間
に発生する電位差が極めて小さくなり、ラツチア
ツプを効果的に防止できる。
加えて、第２図ｇの装置ではＮ形エピタキシヤ
ル層１５およびＰウエル領域１６内に、N+埋込
層１３およびP+埋込層１４に連結し且つそれぞ
れ正電源および接地電源に接続されたN+電流取
り出し部１８およびP+電流取り出し部１９が形
成されている。これにより、例えばＰウエル領域
１６に注入されたサージ電流は、P+電流取り出
し部１９からだけでなく、Ｐウエル領域１６の底
部となるように広い領域に渡つて形成されたP+
埋込層１４からも吸収され効果的である。同様の
ことはＰチヤネルMOSトランジスタ側でも言え、
素子領域における等価的な寄生抵抗を極めて小さ
くできる。
ル層１５およびＰウエル領域１６内に、N+埋込
層１３およびP+埋込層１４に連結し且つそれぞ
れ正電源および接地電源に接続されたN+電流取
り出し部１８およびP+電流取り出し部１９が形
成されている。これにより、例えばＰウエル領域
１６に注入されたサージ電流は、P+電流取り出
し部１９からだけでなく、Ｐウエル領域１６の底
部となるように広い領域に渡つて形成されたP+
埋込層１４からも吸収され効果的である。同様の
ことはＰチヤネルMOSトランジスタ側でも言え、
素子領域における等価的な寄生抵抗を極めて小さ
くできる。
また、上記実施例に示した製造方法によれば、
上記のように優れたラチツアツプ防止機能を有す
るCMOS型の半導体装置を能率的に製造できる。
上記のように優れたラチツアツプ防止機能を有す
るCMOS型の半導体装置を能率的に製造できる。
尚、上記実施例では、半導体基板１１としてＰ
形のものを用いる場合を示したが、例えばＮ形の
半導体基板を用いて、このＮ形の基板上にＮ形の
エピタキシヤル層を形成し、以下上記実施例と同
様にして装置を製造してもよい。
形のものを用いる場合を示したが、例えばＮ形の
半導体基板を用いて、このＮ形の基板上にＮ形の
エピタキシヤル層を形成し、以下上記実施例と同
様にして装置を製造してもよい。
また、上記実施例と各部の導電形を全く逆形に
して形成してもよい。
して形成してもよい。
以上のように本発明によれば、上記のように優
れたラツチアツプ防止機能を有するCMOS型の
半導体装置を提供できると共にその能率的な製造
方法を提供することができる。
れたラツチアツプ防止機能を有するCMOS型の
半導体装置を提供できると共にその能率的な製造
方法を提供することができる。
第１図は従来の半導体装置の断面構造を示す
図、第２図は本発明の一実施例に係る半導体装置
の断面構造を製造工程順に示す図である。 １１……半導体基板、１３……N+埋込層、１
４……P+埋込層、１５……エピタキシヤル層、
１６……Ｐウエル領域、１８……N+電流取り出
し部、１９……P+電流取り出し部、２４……フ
イールド酸化膜、２５P，２５N……ゲート電極、
２６P……P+拡散層、２６N……N+拡散層、２７
……パシベーシヨン膜。
図、第２図は本発明の一実施例に係る半導体装置
の断面構造を製造工程順に示す図である。 １１……半導体基板、１３……N+埋込層、１
４……P+埋込層、１５……エピタキシヤル層、
１６……Ｐウエル領域、１８……N+電流取り出
し部、１９……P+電流取り出し部、２４……フ
イールド酸化膜、２５P，２５N……ゲート電極、
２６P……P+拡散層、２６N……N+拡散層、２７
……パシベーシヨン膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この基板上の異なる領域に形
成された高濃度で第１導電形の第１埋込層および
高濃度で第２導電形の第２埋込層と、上記基板上
に形成された第１導電形のエピタキシヤル層と、
上記第２埋込層上の上記エピタキシヤル層に第２
埋込層と接するように形成された第２導電形のウ
エル領域と、上記第１埋込層上のエピタキシヤル
層内に形成され該エピタキシヤル層よりも高濃度
で第１導電形を有する第１電流取出し部と、上記
ウエル領域内に形成され該ウエル領域よりも高濃
度で第２導電形を有する第２電流取出し部と、上
記ウエル領域の表面領域に所定間隔離間して形成
された１対の第１導電形の第１拡散層と、上記第
１埋込層上のエピタキシヤル層の表面領域に所定
間隔離間して形成された１対の第２導電形の第２
拡散層と、上記ウエル領域の第１拡散層間上にゲ
ート絶縁膜を介して形成された第１ゲート電極
と、上記エピタキシヤル領域の第２拡散層間上に
ゲート絶縁膜を介して形成された第２ゲート電極
とを具備し、上記第１導電形の第１電流取出し部
は、上記第１埋込層と連結しており、上記第２導
電形の第２電流取出し部は、上記第２埋込層と連
結していることを特徴とする半導体装置。 ２ 上記第１導電形の第１電流取出し部は、上記
第２拡散層が逆バイアスされる向きの電源に接続
され、上記第２導電形の第２電流取出し部は上記
第１拡散層が逆バイアスされる向きの電源にそれ
ぞれ接続されていることを特徴とする特許請求の
範囲第１項記載の半導体装置。 ３ 半導体基板の互いに異なる領域に高濃度の第
１導電形の第１埋込層および高濃度の第２導電形
の第２埋込層を選択的に形成する工程と、上記半
導体基板上に第１導電形のエピタキシヤル層を形
成する工程と、上記第２埋込層上にこの埋込層を
底部とする第２導電形の第２ウエル領域を形成す
る工程と、上記第１埋込層上のエピタキシヤル層
に、上記第１埋込層に達しかつ上記エピタキシヤ
ル層よりも高濃度で第１導電形を有する第１電流
取出し部を形成する工程と、上記第２埋込層上の
ウエル領域に、上記第２埋込層に達しかつ上記ウ
エル領域よりも高濃度で第２導電形を有する第２
電流取出し部を形成する工程と、上記第１埋込層
上のエピタキシヤル層及び第２埋込層上の上記ウ
エル領域上の所定の部位にそれぞれゲート絶縁膜
を介してゲート電極を形成する工程と、これらの
ゲート電極をはさんで、上記第１埋込層上のエピ
タキシヤル層上に所定間隔離間した１対の第２導
電形の第２拡散層を、上記第２埋込層上のウエル
領域に所定間隔離間した１対の第１導電形の第１
拡散層をそれぞれ形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168745A JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168745A JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059771A JPS6059771A (ja) | 1985-04-06 |
| JPH0312471B2 true JPH0312471B2 (ja) | 1991-02-20 |
Family
ID=15873625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168745A Granted JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059771A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
| JPS61139058A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体製造装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987850A (ja) * | 1982-11-11 | 1984-05-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS59222957A (ja) * | 1983-06-02 | 1984-12-14 | Matsushita Electronics Corp | 半導体装置 |
-
1983
- 1983-09-13 JP JP58168745A patent/JPS6059771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059771A (ja) | 1985-04-06 |
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