JPH04219014A - 低周波遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は低周波遅延回路に関する
。

【０００２】ＥＳ（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｓａｍｐ
ｌｅ）等の評価試験を行う場合に、セットアップ及びホ
ールド等の入力位相余裕測定を行うが、この際、入力ク
ロック（低周波）を遅延させるために、通常バッファ或
いはディレイライン等の遅延手段を用いる。しかし、そ
の遅延手段の操作が面倒であるために必要以上に時間が
かかったり、また、デューティ比の変動により出力クロ
ックの波形が乱れたりすることがあった。

【０００３】このため、そのようなことが生じることな
く、クロックを遅延させることができる遅延手段が要望
されている。

【０００４】

【従来の技術】産業上の利用分野に記述したような入力
位相余裕測定を行うに必要な遅延手段を図６〜図８を参
照して説明する。図６はスライド式ディレイラインの構
成図、図７はタップ式ディレイラインの構成図、図８は
タップ式ディレイ装置の構成図である。

【０００５】図６に示すスライド式ディレイライン１は
、バッファ２と可変抵抗器３とが交互に接続されて構成
されたものであり、バッファ２及び可変抵抗器３の接続
個数は、入力クロックＣＫの遅延量によって決められる
ものである。可変抵抗器３は、スライド部３ａを左端部
から右端部まで任意に移動させることによって抵抗値を
可変させ、入力クロックＣＫを遅延できるようになって
いる。つまり、入力されるクロックＣＫを遅延させて入
力位相余裕測定を行う場合には、このディレイライン１
が組み込まれた図示せぬ測定装置の波形表示部を見なが
ら、可変抵抗器３のスライド部３ａを移動させ、所望と
する波形を得るようにする。

【０００６】図７に示すタップ式ディレイライン４は、
バッファ５と可変抵抗器６とが、それぞれ任意個数だけ
交互に接続されて構成されたものである。可変抵抗器６
は、タップを立てることにより入力側と出力側とをショ
ートできる複数組の対向する接続端子６ａ，６ｂを有し
ており、任意の接続端子６ａ，６ｂをショートさせるこ
とによって抵抗値を可変できるようになっている。通常
、入力クロックＣＫを遅延させて入力位相余裕測定を行
う場合には、波形表示部を見ながら、接続端子６ａ，６
ｂを左端部から右端部まで順々にショートさせ、所望波
形を得るようにする。

【０００７】図８に示すタップ式ディレイ装置８は、直
列に接続された任意個数のバッファ９と、各バッファ９
間の接続ライン及び両端バッファ９の入出力ラインに接
続される各接続端子１０ａ，１０ｂから構成されている
。そして、任意の接続端子１０ａ，１０ｂをタップによ
りショートさせることによって抵抗値を可変できるよう
になっており、通常、クロックＣＫを遅延させて入力位
相余裕測定を行う場合、波形表示部を見ながら、接続端
子１０ａ，１０ｂを下端部から上端部まで順々にショー
トさせ、所望波形を得るようにする。

【０００８】

【発明が解決しようとする課題】ところで、上述した各
遅延手段においては、クロックが低周波になればなる程
、クロックを遅延させるために多くの可変抵抗器３，６
及びバッファ９を用いなければならない。この場合、ク
ロックを遅延させて入力位相余裕を測定しようとすると
、タップ式にあっては数多くのタップの差し替えが必要
となり、或いはスライド式にあっては多くの可変抵抗器
３のスライド調整が必要となるために、測定に時間がか
かる問題がある。

【０００９】また、タップ式の遅延手段では１タップ当
たりの遅延時間が固定されるために遅延時間の微調整が
行えないことと、また、各バッファ９の抵抗値にバラツ
キがあることにより正確な測定ができないと言った問題
がある。

【００１０】更に、ディレイラインの長さが長くなった
場合、抵抗Ｒと容量Ｃの変動によりディレイラインの出
力クロックのデューティ比が変動するために、測定波形
が乱れ、正確な測定ができないと言った問題もある。

【００１１】本発明は、このような点に鑑みてなされた
ものであり、入力クロックを短時間の操作で所望時間遅
延させることができ、しかも、所望のデューティ比であ
って乱れの無い波形の遅延クロックを得ることができる
低周波遅延回路を提供することを目的としている。

【００１２】

【課題を解決するための手段】図１に本発明の原理図を
示す。この図に示す本発明の低周波遅延回路は、遅延生
成手段１２とデューティ比補正手段１３とから構成され
ている。

【００１３】遅延生成手段１２は、入力クロックＣＫを
任意に遅延して出力するものであり、クロックＣＫが入
力されると、時定数で決まるパルス幅のクロックＣＫ１
を出力する第１単安定マルチバイブレータ１４と、その
時定数を決める一要素となる第１コンデンサ１８と、抵
抗値を任意に可変することによって時定数を可変する第
１可変抵抗手段１５とを有して構成されている。

【００１４】デューティ比補正手段１３は、出力される
遅延クロックＣＫ２のデューティ比を任意に設定するも
のであり、第１単安定マルチバイブレータ１４からのク
ロックＣＫ１が入力されると、時定数で決まるパルス幅
の遅延クロックを出力する第２単安定マルチバイブレー
タ１９と、その時定数を決める一要素となる第２コンデ
ンサ２１と、抵抗値を任意に可変することによって時定
数を可変する第２可変抵抗手段２０とを有して構成され
ている。

【００１５】また、前記第１可変抵抗手段１５は、その
抵抗の粗調整を行う可変抵抗器と、抵抗の微調整を行う
可変抵抗器とを直列接続して構成することができ、前記
第２可変抵抗手段は、抵抗の粗調整を行う可変抵抗器と
、抵抗の微調整を行う可変抵抗器とを直列接続して構成
することができる。

【００１６】

【作用】上述した本発明によれば、クロックＣＫが遅延
生成手段１２に入力されると、その時定数で決まるパル
ス幅のクロックＣＫ１が出力され、このクロックＣＫ１
がデューティ比補正手段１３に入力されて、デューティ
比補正手段１３から遅延クロックＣＫ２が出力される。 この際、可変抵抗手段２０の抵抗値を任意に可変するこ
とによって遅延クロックＣＫ２のパルス幅を所望の幅に
設定し、これによって遅延クロックＣＫ２のデューティ
比を所望の比率にすることができる。

【００１７】また、このデューティ比の設定を行った後
に、可変抵抗手段１５を任意に可変してやれば、遅延ク
ロックＣＫ１の遅延時間を変えることができ、これによ
って、遅延クロックＣＫ２の遅延時間を所望の時間にす
ることができる。

【００１８】従って、このような調整によれば、波形の
乱れのない安定した遅延クロックを得ることができ、し
かも、可変抵抗手段２０を調整した後に、可変抵抗器１
５を調整するだけでよいので、容易に短時間で実施する
ことができる。

【００１９】更には、可変抵抗手段１５，２０を、粗調
整を行う可変抵抗器と微調整を行う可変抵抗器とを直列
に接続した構成にすれば、遅延クロックＣＫ２のデュー
ティ比及び遅延時間をより高精度に設定することが可能
である。

【００２０】また、このような低周波遅延回路から出力
される遅延クロックを、ＬＳＩ等の被測定回路の入力位
相余裕測定に適用すれば、クロックが安定しているので
、適正な入力位相余裕を測定することができ、安定した
遅延クロックを短時間で容易に得ることができるので、
入力位相余裕の測定自体も短時間で行うことができる。

【００２１】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例による低周波遅
延回路の構成を示す図である。

【００２２】この図に示す低周波遅延回路１１は、遅延
生成回路１２とデューティ補正回路１３とから構成され
ている。遅延生成回路１２において、１４は単安定マル
チバイブレータであり、クロック入力端１４ａにクロッ
クＣＫが入力されると、外付けの抵抗１５とコンデンサ
１８で決まる一定の時間幅を持ったパルスを出力する機
能を有している。外付けの抵抗１５は、一端が＋５Ｖで
固定されたクロックＣＫの遅延調整用の可変抵抗器１６
と、この可変抵抗器１６に直列接続された遅延の微調整
を行う可変抵抗器１７とによって構成されている。

【００２３】また、デューティ補正回路１３は、単安定
マルチバイブレータ１４と同様な単安定マルチバイブレ
ータ１９と、一端が＋５Ｖで固定されたデューティ補正
用の可変抵抗器２０と、コンデンサ２１とで構成されて
おり、マルチバイブレータ１９のクロック入力端１９ａ
がマルチバイブレータ１４の信号反転出力端１４ｂに接
続されている。

【００２４】このような構成の低周波遅延回路１１にお
いて、図３に示すクロックＣＫがマルチバイブレータ１
４の入力端１４ａに入力されると、反転出力端１４ｂか
ら同図に示すように、クロックＣＫが反転し、かつ所望
時間遅延したクロック信号ＣＫ１が出力される。そして
、このクロック信号ＣＫ１がマルチバイブレータ１９の
入力端１９ａに入力され、信号出力端１９ｂから同図に
示す遅延クロックＣＫ２が出力される。

【００２５】この遅延クロックＣＫ２は、従来例におい
て説明したように、入力位相余裕測定を行う際に適用さ
れるものなので、乱れの無い安定した波形でなければな
らず、このためには、図３に示すクロック信号ＣＫ１の
「Ｌ」レベルのパルス幅Ｔ１と、遅延クロックＣＫ２の
「Ｈ」レベルのパルス幅Ｔ２とを所望の幅に調整しなけ
ればならない。この調整は、可変抵抗器１６及び１７と
可変抵抗器２０とによって行う。まず、可変抵抗器１６
の抵抗値を可変させながらクロック信号ＣＫ１のパルス
幅Ｔ１を調整する。この時、微調整が必要であれば可変
抵抗器１７によって調整する。そして、可変抵抗器２０
の抵抗値を可変させながら遅延クロックＣＫ２の幅Ｔ２
を調整する。この調整後は、可変抵抗器１６及び１７に
よる調整だけで、遅延クロックＣＫ２のパルス幅Ｔ２を
所望の幅に保持することができる。

【００２６】以上説明したように、本発明の低周波遅延
回路１１によれば、回路１１から出力される遅延クロッ
クＣＫ２のパルス幅Ｔ２を所望の幅に保持することがで
きるので、デューティ比を変動無く一定にすることがで
き、これによって、安定した波形の遅延クロックＣＫ２
を得ることができる。

【００２７】次に、低周波遅延回路１１を適用した測定
装置によって、ＬＳＩのＥＳ評価試験の入力位相余裕測
定を行う場合について、図４を参照して説明する。この
図４は入力位相余裕測定を行う測定装置の構成を示す図
である。

【００２８】この図において、３０は発振器であり、所
望周波数のパルスＰを発生する。３１はパターンジェネ
レータであり、パルスＰが入力されると、図５に示すデ
ータＤとクロックＣＫを発生して出力する。１１は図２
に示した低周波遅延回路であり、まず、遅延生成回路１
２によって、入力クロックＣＫを所望時間遅延させ、図
５に示すクロックＣＫ１を出力し、次に、デューティ補
正回路１３によって、デューティ比を調整し、図５に示
すクロックＣＫ２を出力する。３２は被測定ＬＳＩであ
り、クロックＣＫ２とデータＤが入力されることによっ
て、その入力位相余裕の測定が行われる。また、入力位
相余裕の測定結果は、ＬＳＩ３２の出力側に接続された
ビットエラーレート測定器（ＢＥＲ測定器）３３によっ
て知ることができる。

【００２９】このような構成の測定装置によって、ＬＳ
Ｉ３２の入力位相余裕の測定を行う場合、まず、デュー
ティ補正回路１３の可変抵抗器２０によって、出力クロ
ックＣＫ２のパルス幅Ｔ２を調整し、そのクロックＣＫ
２のデューティ比を５０％にする。そして、遅延生成回
路１２の可変抵抗器１６及び１７によりクロックＣＫ１
のパルス幅Ｔ１を調整することによって、クロックＣＫ
２の立ち上がりエッジを、データＤの変化点Ｄ１に徐々
に近づける。

【００３０】この際、ＬＳＩ３２に入力されるデータＤ
がクロックＣＫ２でトリガされていれば、ＢＥＲ測定器
３３では、エラーは検出されないが、データＤがトリガ
されなくなるとＢＥＲ測定器３３でビットエラーが検出
される。つまり、このエラーの検出状態によって、ＬＳ
Ｉ３２の入力位相余裕を知ることができる。

【００３１】また、低周波遅延回路１１の遅延生成回路
１２及びデューティ補正回路１３の可変抵抗器１６，１
７，２０及びコンデンサ１８，２１は、入力位相余裕測
定を行う際の入力クロックＣＫの周波数に応じて選択す
るものとする。

【００３２】更には、上述した低周波遅延回路１１によ
れば、デューティ比を自由に可変することができるので
、デューティ比の許容範囲も測定することができる。

【００３３】

【発明の効果】以上説明したように、本発明の低周波遅
延回路によれば、入力クロックを短時間の操作で所望時
間遅延させることができ、しかも、所望のデューティ比
であって乱れの無い波形の遅延クロックを得ることがで
きる効果がある。

【００３４】また、低周波遅延回路を、ＥＳ評価試験の
入力位相余裕測定を行う測定装置に適用すれば、被測定
回路の入力位相余裕を短時間で正確に測定することがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の低周波遅延回路の構成を示す原理図で
ある。

【図２】本発明の一実施例による低周波遅延回路の構成
を示す図である。

【図３】図２のタイミングチャートである。

【図４】図２に示す低周波遅延回路を適用した入力位相
余裕測定装置の構成を示す図である。

【図５】図４のタイミングチャートである。

【図６】従来のスライド式ディレイラインの構成図であ
る。

【図７】従来のタップ式ディレイラインの構成図である
。

【図８】従来のタップ式ディレイ装置の構成図である。

【符号の説明】

１２　　遅延生成手段 １３　　デューティ比調整手段 １４　　第１単安定マルチバイブレータ１５　　第１可
変抵抗手段 １８　　第１コンデンサ １９　　第２単安定マルチバイブレータ２０　　第２可
変抵抗手段 ２１　　第２コンデンサ ＣＫ　　入力クロック ＣＫ１　　遅延生成手段から出力されるクロックＣＫ２
　　遅延クロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力されるクロック（ＣＫ）を任意に
   遅延させて出力する低周波遅延回路において、前記クロ
   ック（ＣＫ）が入力されると、時定数で決まるパルス幅
   のクロック（ＣＫ１）　を出力する第１単安定マルチバ
   イブレータ（１４）と、該時定数を決める一要素となる
   第１コンデンサ（１８）と、抵抗値を任意に可変するこ
   とによって該時定数を可変する第１可変抵抗手段（１５
   ）とを有する遅延生成手段（１２）と、前記第１単安定
   マルチバイブレータ（１４）からのクロック（ＣＫ１）
   　が入力されると、時定数で決まるパルス幅の遅延クロ
   ック（ＣＫ２）　を出力する第２単安定マルチバイブレ
   ータ（１９）と、該時定数を決める一要素となる第２コ
   ンデンサ（２１）と、抵抗値を任意に可変することによ
   って該時定数を可変する第２可変抵抗手段（２０）とを
   有するデューティ比補正手段（１３）とを具備して構成
   したことを特徴とする低周波遅延回路。
2. 【請求項２】　　前記遅延クロック（ＣＫ２）　を、被
   測定回路の入力位相余裕測定に用いることを特徴とする
   請求項１記載の低周波遅延回路。