JPH11211765A - 位相差測定装置 - Google Patents
位相差測定装置Info
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- JPH11211765A JPH11211765A JP10019044A JP1904498A JPH11211765A JP H11211765 A JPH11211765 A JP H11211765A JP 10019044 A JP10019044 A JP 10019044A JP 1904498 A JP1904498 A JP 1904498A JP H11211765 A JPH11211765 A JP H11211765A
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Landscapes
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成で２つの信号の微小な位相差
を正確に測定できる位相差測定装置を提供する。 【解決手段】 積分動作による出力電圧の変化率が常に
一定で、かつ、第１のエッジ検出回路７によりエッジが
検出されたときに積分動作を開始し、第２のエッジ検出
回路８によりエッジが検出されたときに積分動作を終了
する第１の積分回路９と、積分動作による出力電圧の変
化率が第１の積分回路９よりも小さく、かつ、第１の積
分回路９と同時に積分動作を開始する第２の積分回路１
０と、第１の積分回路９の出力電圧と第２の積分回路１
０の出力電圧とを比較し、比較結果に応じた信号を出力
する比較回路１１とを備えた。
を正確に測定できる位相差測定装置を提供する。 【解決手段】 積分動作による出力電圧の変化率が常に
一定で、かつ、第１のエッジ検出回路７によりエッジが
検出されたときに積分動作を開始し、第２のエッジ検出
回路８によりエッジが検出されたときに積分動作を終了
する第１の積分回路９と、積分動作による出力電圧の変
化率が第１の積分回路９よりも小さく、かつ、第１の積
分回路９と同時に積分動作を開始する第２の積分回路１
０と、第１の積分回路９の出力電圧と第２の積分回路１
０の出力電圧とを比較し、比較結果に応じた信号を出力
する比較回路１１とを備えた。
Description
【０００１】
【発明の属する技術分野】本願発明は、周期的な２つの
信号の位相差を測定する位相差測定装置に関する。
信号の位相差を測定する位相差測定装置に関する。
【０００２】
【従来の技術】たとえば位相シフト回路を内蔵した映像
用ＬＳＩなどの品質検査においては、２つの信号の極め
て微小な位相差を測定することが必要な場合がある。こ
の位相差は、たとえば１nsec以下の微小な時間のことも
ある。
用ＬＳＩなどの品質検査においては、２つの信号の極め
て微小な位相差を測定することが必要な場合がある。こ
の位相差は、たとえば１nsec以下の微小な時間のことも
ある。
【０００３】ところが、ＩＣテスタなどを用いた従来の
検査装置では、２つの信号の位相差を測定する場合、２
０〜３０nsec程度が限界であり、上記のような極めて微
小な位相差を測定することができなかった。
検査装置では、２つの信号の位相差を測定する場合、２
０〜３０nsec程度が限界であり、上記のような極めて微
小な位相差を測定することができなかった。
【０００４】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、簡単な回路構成で２つの信号の
微小な位相差を正確に測定できる位相差測定装置を提供
することを、その課題とする。
出されたものであって、簡単な回路構成で２つの信号の
微小な位相差を正確に測定できる位相差測定装置を提供
することを、その課題とする。
【０００５】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００６】本願発明の第１の側面によれば、２つの周
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、積分動作による出力
電圧の変化率が常に一定で、かつ、第１の波形整形回路
の出力の立上がりエッジまたは立下がりエッジに同期し
て積分動作を開始し、第２の波形整形回路の出力の立上
がりエッジまたは立下がりエッジに同期して積分動作を
終了する第１の積分回路と、積分動作による出力電圧の
変化率が第１の積分回路よりも小さく、かつ、第１の積
分回路と同時に積分動作を開始する第２の積分回路と、
第１の積分回路の出力電圧と第２の積分回路の出力電圧
とを比較し、比較結果に応じた信号を出力する比較回路
とを備えたことを特徴とする、位相差測定装置が提供さ
れる。
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、積分動作による出力
電圧の変化率が常に一定で、かつ、第１の波形整形回路
の出力の立上がりエッジまたは立下がりエッジに同期し
て積分動作を開始し、第２の波形整形回路の出力の立上
がりエッジまたは立下がりエッジに同期して積分動作を
終了する第１の積分回路と、積分動作による出力電圧の
変化率が第１の積分回路よりも小さく、かつ、第１の積
分回路と同時に積分動作を開始する第２の積分回路と、
第１の積分回路の出力電圧と第２の積分回路の出力電圧
とを比較し、比較結果に応じた信号を出力する比較回路
とを備えたことを特徴とする、位相差測定装置が提供さ
れる。
【０００７】このようにすれば、簡単な回路構成で２つ
の信号の微小な位相差を正確に測定できる。
の信号の微小な位相差を正確に測定できる。
【０００８】すなわち、積分動作開始時における第１お
よび第２の積分回路の出力電圧が双方共にグランドレベ
ルであるとすると、第１の積分回路の積分動作終了時の
出力電圧は、２つの信号の位相差に比例しており、第１
および第２の積分回路の積分動作の開始から第２の積分
回路の出力電圧が第１の積分回路の積分動作終了時の出
力電圧に達するまでの時間は、第１の積分回路と第２の
積分回路との時定数の比と第１の積分回路の積分動作時
間との積に比例している。したがって、第１および第２
の積分回路の積分動作の開始から第２の積分回路の出力
電圧が第１の積分回路の積分動作終了時の出力電圧に達
するまでの時間は、２つの信号の位相差に比例してお
り、しかもその位相差を伸長したものであることから、
この伸長された時間を比較回路の出力を利用して測定す
ることにより、２つの信号の微小な位相差を正確に知る
ことができる。
よび第２の積分回路の出力電圧が双方共にグランドレベ
ルであるとすると、第１の積分回路の積分動作終了時の
出力電圧は、２つの信号の位相差に比例しており、第１
および第２の積分回路の積分動作の開始から第２の積分
回路の出力電圧が第１の積分回路の積分動作終了時の出
力電圧に達するまでの時間は、第１の積分回路と第２の
積分回路との時定数の比と第１の積分回路の積分動作時
間との積に比例している。したがって、第１および第２
の積分回路の積分動作の開始から第２の積分回路の出力
電圧が第１の積分回路の積分動作終了時の出力電圧に達
するまでの時間は、２つの信号の位相差に比例してお
り、しかもその位相差を伸長したものであることから、
この伸長された時間を比較回路の出力を利用して測定す
ることにより、２つの信号の微小な位相差を正確に知る
ことができる。
【０００９】また、第１および第２の波形整形回路によ
り２つの信号を波形整形するので、元来矩形波でない信
号、あるいは矩形波ではあるがノイズの重畳などにより
波形が乱れた信号であっても、それら２つの信号の位相
差を正確に測定できる。
り２つの信号を波形整形するので、元来矩形波でない信
号、あるいは矩形波ではあるがノイズの重畳などにより
波形が乱れた信号であっても、それら２つの信号の位相
差を正確に測定できる。
【００１０】本願発明の第２の側面によれば、２つの周
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、積分動作による出力
電圧の変化率が常に一定で、かつ、第１の波形整形回路
の出力の立上がりエッジまたは立下がりエッジに同期し
て積分動作を開始し、第２の波形整形回路の出力の立上
がりエッジまたは立下がりエッジに同期して積分動作を
終了する第１の積分回路と、積分動作による出力電圧の
変化率が第１の積分回路よりも小さく、かつ、第１の積
分回路と同時に積分動作を開始する第２の積分回路と、
第１の積分回路の出力電圧と第２の積分回路の出力電圧
とを比較し、比較結果に応じた信号を出力する比較回路
と、第１の積分回路の積分動作終了後、第２の積分回路
の出力電圧が第１の積分回路の出力電圧に達した時点以
降に、第１および第２の積分回路をリセットするリセッ
ト回路とを備えたことを特徴とする、位相差測定装置が
提供される。
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、積分動作による出力
電圧の変化率が常に一定で、かつ、第１の波形整形回路
の出力の立上がりエッジまたは立下がりエッジに同期し
て積分動作を開始し、第２の波形整形回路の出力の立上
がりエッジまたは立下がりエッジに同期して積分動作を
終了する第１の積分回路と、積分動作による出力電圧の
変化率が第１の積分回路よりも小さく、かつ、第１の積
分回路と同時に積分動作を開始する第２の積分回路と、
第１の積分回路の出力電圧と第２の積分回路の出力電圧
とを比較し、比較結果に応じた信号を出力する比較回路
と、第１の積分回路の積分動作終了後、第２の積分回路
の出力電圧が第１の積分回路の出力電圧に達した時点以
降に、第１および第２の積分回路をリセットするリセッ
ト回路とを備えたことを特徴とする、位相差測定装置が
提供される。
【００１１】このようにすれば、簡単な回路構成で２つ
の信号の微小な位相差を正確に測定できる。しかも、リ
セット回路を設けたので、２つの周期的な信号の位相差
を所定の周期で連続的に測定することができる。この結
果、２つの信号の位相差を複数回測定することにより、
２つの信号のジッタ成分を測定することも可能になる。
の信号の微小な位相差を正確に測定できる。しかも、リ
セット回路を設けたので、２つの周期的な信号の位相差
を所定の周期で連続的に測定することができる。この結
果、２つの信号の位相差を複数回測定することにより、
２つの信号のジッタ成分を測定することも可能になる。
【００１２】本願発明の第３の側面によれば、２つの周
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、第１の波形整形回路
の出力を反転させる第１の反転回路と、第２の波形整形
回路の出力を反転させる第２の反転回路と、外部からの
選択信号に基づいて、第１の波形整形回路の出力と第１
の反転回路の出力とのうちのいずれか一方を選択して出
力する第１の選択回路と、外部からの選択信号に基づい
て、第２の波形整形回路の出力と第２の反転回路の出力
とのうちのいずれか一方を選択して出力する第２の選択
回路と、第１の選択回路の出力またはそれを分周した信
号の立上がりエッジまたは立下がりエッジを検出する第
１のエッジ検出回路と、第２の選択回路の出力またはそ
れを分周した信号の立上がりエッジまたは立下がりエッ
ジを検出する第２のエッジ検出回路と、積分動作による
出力電圧の変化率が常に一定で、かつ、第１のエッジ検
出回路によりエッジが検出されたときに積分動作を開始
し、第２のエッジ検出回路によりエッジが検出されたと
きに積分動作を終了する第１の積分回路と、積分動作に
よる出力電圧の変化率が第１の積分回路よりも小さく、
かつ、第１のエッジ検出回路によりエッジが検出された
ときに積分動作を開始する第２の積分回路と、第１の積
分回路の出力電圧と第２の積分回路の出力電圧とを比較
し、比較結果に応じた信号を出力する比較回路と、第１
の積分回路の積分動作終了後、第２の積分回路の出力電
圧が第１の積分回路の出力電圧に達した時点以降に、第
１および第２の積分回路をリセットするリセット回路と
を備えたことを特徴とする、位相差測定装置が提供され
る。
期的な信号の位相差を測定する位相差測定装置であっ
て、２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、２つの信号のうちの他方の信号を波
形整形する第２の波形整形回路と、第１の波形整形回路
の出力を反転させる第１の反転回路と、第２の波形整形
回路の出力を反転させる第２の反転回路と、外部からの
選択信号に基づいて、第１の波形整形回路の出力と第１
の反転回路の出力とのうちのいずれか一方を選択して出
力する第１の選択回路と、外部からの選択信号に基づい
て、第２の波形整形回路の出力と第２の反転回路の出力
とのうちのいずれか一方を選択して出力する第２の選択
回路と、第１の選択回路の出力またはそれを分周した信
号の立上がりエッジまたは立下がりエッジを検出する第
１のエッジ検出回路と、第２の選択回路の出力またはそ
れを分周した信号の立上がりエッジまたは立下がりエッ
ジを検出する第２のエッジ検出回路と、積分動作による
出力電圧の変化率が常に一定で、かつ、第１のエッジ検
出回路によりエッジが検出されたときに積分動作を開始
し、第２のエッジ検出回路によりエッジが検出されたと
きに積分動作を終了する第１の積分回路と、積分動作に
よる出力電圧の変化率が第１の積分回路よりも小さく、
かつ、第１のエッジ検出回路によりエッジが検出された
ときに積分動作を開始する第２の積分回路と、第１の積
分回路の出力電圧と第２の積分回路の出力電圧とを比較
し、比較結果に応じた信号を出力する比較回路と、第１
の積分回路の積分動作終了後、第２の積分回路の出力電
圧が第１の積分回路の出力電圧に達した時点以降に、第
１および第２の積分回路をリセットするリセット回路と
を備えたことを特徴とする、位相差測定装置が提供され
る。
【００１３】このようにすれば、簡単な回路構成で２つ
の信号の微小な位相差を正確に測定できる。しかも、第
１および第２の反転回路と第１および第２の選択回路と
を設けたので、２つの信号のうちの一方の信号の立上が
りエッジから他方の信号の立上がりエッジまでの位相
差、一方の信号の立上がりエッジから他方の信号の立下
がりエッジまでの位相差、一方の信号の立下がりエッジ
から他方の信号の立下がりエッジまでの位相差、および
一方の信号の立下がりエッジから他方の信号の立上がり
エッジまでの位相差を、第１および第２の選択回路を制
御することにより任意に選択して測定できる。
の信号の微小な位相差を正確に測定できる。しかも、第
１および第２の反転回路と第１および第２の選択回路と
を設けたので、２つの信号のうちの一方の信号の立上が
りエッジから他方の信号の立上がりエッジまでの位相
差、一方の信号の立上がりエッジから他方の信号の立下
がりエッジまでの位相差、一方の信号の立下がりエッジ
から他方の信号の立下がりエッジまでの位相差、および
一方の信号の立下がりエッジから他方の信号の立上がり
エッジまでの位相差を、第１および第２の選択回路を制
御することにより任意に選択して測定できる。
【００１４】好ましい実施の形態によれば、第１の選択
回路の出力を分周する第１の分周回路と、第１の分周回
路の分周比と同じ分周比で、第２の選択回路の出力を分
周する第２の分周回路とを有し、第１のエッジ検出回路
は、第１の分周回路の出力の立上がりエッジを検出し、
第２のエッジ検出回路は、第２の分周回路の出力の立上
がりエッジを検出する。
回路の出力を分周する第１の分周回路と、第１の分周回
路の分周比と同じ分周比で、第２の選択回路の出力を分
周する第２の分周回路とを有し、第１のエッジ検出回路
は、第１の分周回路の出力の立上がりエッジを検出し、
第２のエッジ検出回路は、第２の分周回路の出力の立上
がりエッジを検出する。
【００１５】このようにすれば、リセット回路による遅
延時間に起因するリセットタイミングのずれを回避でき
る。すなわち、２つの周期的な信号の周波数が高くなる
と、リセット回路による遅延時間が無視できなくなり、
所望のタイミングでリセットされなくなるので、第１お
よび第２の分周回路を設けて、第１および第２の選択回
路からの信号を分周することにより、リセット回路によ
る遅延時間が無視できる程度にまで周波数を低くしてい
るのである。
延時間に起因するリセットタイミングのずれを回避でき
る。すなわち、２つの周期的な信号の周波数が高くなる
と、リセット回路による遅延時間が無視できなくなり、
所望のタイミングでリセットされなくなるので、第１お
よび第２の分周回路を設けて、第１および第２の選択回
路からの信号を分周することにより、リセット回路によ
る遅延時間が無視できる程度にまで周波数を低くしてい
るのである。
【００１６】他の好ましい実施の形態によれば、リセッ
ト回路は、第２の選択回路の出力に同期して第１および
第２の分周回路をリセットし、かつ第２の分周回路の出
力に同期して第１および第２のエッジ検出回路をリセッ
トすることにより、第１および第２の積分回路をリセッ
トさせる。
ト回路は、第２の選択回路の出力に同期して第１および
第２の分周回路をリセットし、かつ第２の分周回路の出
力に同期して第１および第２のエッジ検出回路をリセッ
トすることにより、第１および第２の積分回路をリセッ
トさせる。
【００１７】このようにすれば、第２の分周回路の出力
に同期して第１および第２の積分回路がリセットされる
ので、リセットのタイミングに起因する第１および第２
の積分回路の誤動作を回避できる。
に同期して第１および第２の積分回路がリセットされる
ので、リセットのタイミングに起因する第１および第２
の積分回路の誤動作を回避できる。
【００１８】他の好ましい実施の形態によれば、積分動
作開始時における第２の積分回路の出力電圧が、積分動
作開始時における第１の積分回路の出力電圧よりも若干
大きくなるように構成される。
作開始時における第２の積分回路の出力電圧が、積分動
作開始時における第１の積分回路の出力電圧よりも若干
大きくなるように構成される。
【００１９】このようにすれば、比較回路の動作を安定
させることができる。すなわち、積分動作開始時以前に
おける第１および第２の積分回路の出力電圧が互いに等
しいと、比較回路による比較結果が各種の要因によって
変化し、比較回路の出力レベルが不安定になるが、積分
動作開始時における第２の積分回路の出力電圧を、積分
動作開始時における第１の積分回路の出力電圧よりも若
干大きくしておけば、このような問題が生じるのを回避
できる。
させることができる。すなわち、積分動作開始時以前に
おける第１および第２の積分回路の出力電圧が互いに等
しいと、比較回路による比較結果が各種の要因によって
変化し、比較回路の出力レベルが不安定になるが、積分
動作開始時における第２の積分回路の出力電圧を、積分
動作開始時における第１の積分回路の出力電圧よりも若
干大きくしておけば、このような問題が生じるのを回避
できる。
【００２０】なお、積分動作開始時における第２の積分
回路の出力電圧を、積分動作開始時における第１の積分
回路の出力電圧よりも大きくすると、積分動作開始から
第１の積分回路の出力電圧が第２の積分回路の出力電圧
を越えるまでの時間だけ、比較回路の出力が反転するタ
イミングに遅延を生じるが、本発明の利点は微小な位相
差を十分大きく伸長して測定することにあり、このよう
な使用に際しては、第１の積分回路と第２の積分回路と
の時定数の比をたとえば１０００程度に大きく設定する
ので、上記の遅延は実質的に無視できる。
回路の出力電圧を、積分動作開始時における第１の積分
回路の出力電圧よりも大きくすると、積分動作開始から
第１の積分回路の出力電圧が第２の積分回路の出力電圧
を越えるまでの時間だけ、比較回路の出力が反転するタ
イミングに遅延を生じるが、本発明の利点は微小な位相
差を十分大きく伸長して測定することにあり、このよう
な使用に際しては、第１の積分回路と第２の積分回路と
の時定数の比をたとえば１０００程度に大きく設定する
ので、上記の遅延は実質的に無視できる。
【００２１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００２２】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００２３】図１は、本願発明に係る位相差測定装置の
回路ブロック図であって、この位相差測定装置は、第１
の波形整形および反転回路１、第２の波形整形および反
転回路２、第１の選択回路３、第２の選択回路４、第１
の分周回路５、第２の分周回路６、第１のエッジ検出回
路７、第２のエッジ検出回路８、第１の積分回路９、第
２の積分回路１０、比較回路１１、およびリセット回路
１２を備えている。
回路ブロック図であって、この位相差測定装置は、第１
の波形整形および反転回路１、第２の波形整形および反
転回路２、第１の選択回路３、第２の選択回路４、第１
の分周回路５、第２の分周回路６、第１のエッジ検出回
路７、第２のエッジ検出回路８、第１の積分回路９、第
２の積分回路１０、比較回路１１、およびリセット回路
１２を備えている。
【００２４】第１の波形整形および反転回路１は、演算
増幅器ＯＰ1 を備えている。演算増幅器ＯＰ1 は、反転
入力端が端子１３に接続され、非反転入力端が端子１４
に接続されている。この演算増幅器ＯＰ1 は、端子１４
に入力される一方の信号と、端子１３に入力される所定
の閾値電圧とを比較して、一方の信号の電圧が閾値電圧
よりも高いときに、非反転出力端からハイレベルの信号
を出力し、一方の信号の電圧が閾値電圧以下のときに、
非反転出力端からローレベルの信号を出力する。反転出
力端からの出力は、もちろん非反転出力端からの出力を
反転させたものである。
増幅器ＯＰ1 を備えている。演算増幅器ＯＰ1 は、反転
入力端が端子１３に接続され、非反転入力端が端子１４
に接続されている。この演算増幅器ＯＰ1 は、端子１４
に入力される一方の信号と、端子１３に入力される所定
の閾値電圧とを比較して、一方の信号の電圧が閾値電圧
よりも高いときに、非反転出力端からハイレベルの信号
を出力し、一方の信号の電圧が閾値電圧以下のときに、
非反転出力端からローレベルの信号を出力する。反転出
力端からの出力は、もちろん非反転出力端からの出力を
反転させたものである。
【００２５】第２の波形整形および反転回路２は、演算
増幅器ＯＰ2 を備えている。演算増幅器ＯＰ2 は、非反
転入力端が端子１５に接続され、反転入力端が端子１６
に接続されている。この演算増幅器ＯＰ2 は、端子１５
に入力される他方の信号と、端子１６に入力される所定
の閾値電圧とを比較して、他方の信号の電圧が閾値電圧
よりも高いときに、非反転出力端からハイレベルの信号
を出力し、他方の信号の電圧が閾値電圧以下のときに、
非反転出力端からローレベルの信号を出力する。反転出
力端からの出力は、もちろん非反転出力端からの出力を
反転させたものである。
増幅器ＯＰ2 を備えている。演算増幅器ＯＰ2 は、非反
転入力端が端子１５に接続され、反転入力端が端子１６
に接続されている。この演算増幅器ＯＰ2 は、端子１５
に入力される他方の信号と、端子１６に入力される所定
の閾値電圧とを比較して、他方の信号の電圧が閾値電圧
よりも高いときに、非反転出力端からハイレベルの信号
を出力し、他方の信号の電圧が閾値電圧以下のときに、
非反転出力端からローレベルの信号を出力する。反転出
力端からの出力は、もちろん非反転出力端からの出力を
反転させたものである。
【００２６】第１の選択回路３は、スイッチＳＷ1 を備
えている。スイッチＳＷ1 は、ＭＯＳ−ＦＥＴ（metal-
oxide semiconductor field-effect-transistor ）など
の半導体スイッチあるいはデータ・セレクタなどからな
り、制御端が端子１７に接続されている。このスイッチ
ＳＷ1 は、端子１７に入力される選択信号に応じて、演
算増幅器ＯＰ1 の非反転出力端からの出力を第１の分周
回路５に入力させる状態と、演算増幅器ＯＰ1 の反転出
力端からの出力を第１の分周回路５に入力させる状態と
に切り替わる。
えている。スイッチＳＷ1 は、ＭＯＳ−ＦＥＴ（metal-
oxide semiconductor field-effect-transistor ）など
の半導体スイッチあるいはデータ・セレクタなどからな
り、制御端が端子１７に接続されている。このスイッチ
ＳＷ1 は、端子１７に入力される選択信号に応じて、演
算増幅器ＯＰ1 の非反転出力端からの出力を第１の分周
回路５に入力させる状態と、演算増幅器ＯＰ1 の反転出
力端からの出力を第１の分周回路５に入力させる状態と
に切り替わる。
【００２７】第２の選択回路４は、スイッチＳＷ2 を備
えている。スイッチＳＷ2 は、ＭＯＳ−ＦＥＴなどの半
導体スイッチあるいはデータ・セレクタなどからなり、
制御端が端子１８に接続されている。このスイッチＳＷ
2 は、端子１８に入力される選択信号に応じて、演算増
幅器ＯＰ2 の非反転出力端からの出力を第２の分周回路
６に入力させる状態と、演算増幅器ＯＰ2 の反転出力端
からの出力を第２の分周回路６に入力させる状態とに切
り替わる。
えている。スイッチＳＷ2 は、ＭＯＳ−ＦＥＴなどの半
導体スイッチあるいはデータ・セレクタなどからなり、
制御端が端子１８に接続されている。このスイッチＳＷ
2 は、端子１８に入力される選択信号に応じて、演算増
幅器ＯＰ2 の非反転出力端からの出力を第２の分周回路
６に入力させる状態と、演算増幅器ＯＰ2 の反転出力端
からの出力を第２の分周回路６に入力させる状態とに切
り替わる。
【００２８】第１の分周回路５は、スイッチＳＷ1 から
の出力を所定の分周比で分周する。
の出力を所定の分周比で分周する。
【００２９】第２の分周回路６は、スイッチＳＷ2 から
の出力を第１の分周回路５の分周比と同じ分周比で分周
する。
の出力を第１の分周回路５の分周比と同じ分周比で分周
する。
【００３０】第１のエッジ検出回路７は、Ｄフリップフ
ロップからなるフリップフロップ回路ＦＦ1 を備えてい
る。フリップフロップ回路ＦＦ1 は、入力端Ｄが電源に
より常時ハイレベルに保持されており、クロック入力端
ＣＫに第１の分周回路５からの出力が入力される。
ロップからなるフリップフロップ回路ＦＦ1 を備えてい
る。フリップフロップ回路ＦＦ1 は、入力端Ｄが電源に
より常時ハイレベルに保持されており、クロック入力端
ＣＫに第１の分周回路５からの出力が入力される。
【００３１】第２のエッジ検出回路８は、Ｄフリップフ
ロップからなるフリップフロップ回路ＦＦ2 を備えてい
る。フリップフロップ回路ＦＦ2 は、入力端Ｄが電源に
より常時ハイレベルに保持されており、クロック入力端
ＣＫに第２の分周回路６からの出力が入力される。
ロップからなるフリップフロップ回路ＦＦ2 を備えてい
る。フリップフロップ回路ＦＦ2 は、入力端Ｄが電源に
より常時ハイレベルに保持されており、クロック入力端
ＣＫに第２の分周回路６からの出力が入力される。
【００３２】第１の積分回路９は、フリップフロップ回
路ＦＦ1 の非反転出力端Ｑからの出力がローレベルから
ハイレベルに変化したときに積分動作を開始し、フリッ
プフロップ回路ＦＦ2 の非反転出力端Ｑからの出力がロ
ーレベルからハイレベルに変化したときに積分動作を終
了する。
路ＦＦ1 の非反転出力端Ｑからの出力がローレベルから
ハイレベルに変化したときに積分動作を開始し、フリッ
プフロップ回路ＦＦ2 の非反転出力端Ｑからの出力がロ
ーレベルからハイレベルに変化したときに積分動作を終
了する。
【００３３】第２の積分回路１０は、フリップフロップ
回路ＦＦ1 の非反転出力端Ｑからの出力がローレベルか
らハイレベルに変化したときに積分動作を開始する。
回路ＦＦ1 の非反転出力端Ｑからの出力がローレベルか
らハイレベルに変化したときに積分動作を開始する。
【００３４】比較回路１１は、演算増幅器ＯＰ3 を備え
ている。演算増幅器ＯＰ3 の出力端は、端子１９に接続
されている。演算増幅器ＯＰ3 の非反転入力端は、第１
の積分回路９に接続されており、演算増幅器ＯＰ3 の反
転入力端は、第２の積分回路１０に接続されている。
ている。演算増幅器ＯＰ3 の出力端は、端子１９に接続
されている。演算増幅器ＯＰ3 の非反転入力端は、第１
の積分回路９に接続されており、演算増幅器ＯＰ3 の反
転入力端は、第２の積分回路１０に接続されている。
【００３５】リセット回路１２は、第２の選択回路４の
出力に同期して、所定の周期で第１および第２の分周回
路５，６のリセット信号入力端にリセット信号を供給す
るとともに、第２の分周回路６の出力に同期して、所定
の周期で第１および第２のエッジ検出回路７，８のリセ
ット信号入力端にリセット信号を供給する。このリセッ
ト回路１２は、図示していないが、水晶発振子と、この
水晶発振子からの所定周波数の信号に同期してカウント
動作を実行する複数段のカウンタと、このカウンタの複
数の所定ビットの出力を組み合わせて所定の信号を出力
する論理回路と、第２の選択回路４の出力に同期して上
記論理回路の出力をラッチすることにより第１および第
２の分周回路５，６へのリセット信号を生成するフリッ
プフロップ回路と、第２の分周回路６の出力に同期して
上記論理回路の出力をラッチすることにより第１および
第２のエッジ検出回路７，８へのリセット信号を生成す
るフリップフロップ回路とを備えている。
出力に同期して、所定の周期で第１および第２の分周回
路５，６のリセット信号入力端にリセット信号を供給す
るとともに、第２の分周回路６の出力に同期して、所定
の周期で第１および第２のエッジ検出回路７，８のリセ
ット信号入力端にリセット信号を供給する。このリセッ
ト回路１２は、図示していないが、水晶発振子と、この
水晶発振子からの所定周波数の信号に同期してカウント
動作を実行する複数段のカウンタと、このカウンタの複
数の所定ビットの出力を組み合わせて所定の信号を出力
する論理回路と、第２の選択回路４の出力に同期して上
記論理回路の出力をラッチすることにより第１および第
２の分周回路５，６へのリセット信号を生成するフリッ
プフロップ回路と、第２の分周回路６の出力に同期して
上記論理回路の出力をラッチすることにより第１および
第２のエッジ検出回路７，８へのリセット信号を生成す
るフリップフロップ回路とを備えている。
【００３６】図２は、第１および第２の積分回路９，１
０の回路図であって、第１の積分回路９は、スイッチＳ
Ｗ3 ，ＳＷ4 、演算増幅器ＯＰ4 、抵抗器Ｒ1 ，Ｒ2 、
およびキャパシタＣ1 を備えている。演算増幅器ＯＰ4
の出力端は、キャパシタＣ1の一端およびスイッチＳＷ
3 の一端に接続されており、演算増幅器ＯＰ4 の反転入
力端は、抵抗器Ｒ1 の一端、キャパシタＣ1 の他端、お
よびスイッチＳＷ3 の他端に接続されている。演算増幅
器ＯＰ4 の非反転入力端は、抵抗器Ｒ2 を介して接地さ
れている。抵抗器Ｒ1 の他端は、スイッチＳＷ4 の一端
に接続されており、スイッチＳＷ4 の他端には、電源か
ら−５ボルト程度の負電圧が印加されている。
０の回路図であって、第１の積分回路９は、スイッチＳ
Ｗ3 ，ＳＷ4 、演算増幅器ＯＰ4 、抵抗器Ｒ1 ，Ｒ2 、
およびキャパシタＣ1 を備えている。演算増幅器ＯＰ4
の出力端は、キャパシタＣ1の一端およびスイッチＳＷ
3 の一端に接続されており、演算増幅器ＯＰ4 の反転入
力端は、抵抗器Ｒ1 の一端、キャパシタＣ1 の他端、お
よびスイッチＳＷ3 の他端に接続されている。演算増幅
器ＯＰ4 の非反転入力端は、抵抗器Ｒ2 を介して接地さ
れている。抵抗器Ｒ1 の他端は、スイッチＳＷ4 の一端
に接続されており、スイッチＳＷ4 の他端には、電源か
ら−５ボルト程度の負電圧が印加されている。
【００３７】スイッチＳＷ3 は、ＭＯＳ−ＦＥＴなどの
半導体スイッチからなり、制御端には、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力が入力され
る。スイッチＳＷ4 は、ＭＯＳ−ＦＥＴなどの半導体ス
イッチからなり、制御端には、フリップフロップ回路Ｆ
Ｆ2 の非反転出力端Ｑからの出力が入力される。スイッ
チＳＷ3 ，ＳＷ4 は、制御端に入力される信号がハイレ
ベルのときに開成し、制御端に入力される信号がローレ
ベルのときに閉成する。
半導体スイッチからなり、制御端には、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力が入力され
る。スイッチＳＷ4 は、ＭＯＳ−ＦＥＴなどの半導体ス
イッチからなり、制御端には、フリップフロップ回路Ｆ
Ｆ2 の非反転出力端Ｑからの出力が入力される。スイッ
チＳＷ3 ，ＳＷ4 は、制御端に入力される信号がハイレ
ベルのときに開成し、制御端に入力される信号がローレ
ベルのときに閉成する。
【００３８】第２の積分回路１０は、スイッチＳＷ5 ，
ＳＷ6 、演算増幅器ＯＰ5 、抵抗器Ｒ3 ，Ｒ4 、および
キャパシタＣ2 を備えている。演算増幅器ＯＰ5 の出力
端は、キャパシタＣ2 の一端およびスイッチＳＷ5 の一
端に接続されており、演算増幅器ＯＰ5 の反転入力端
は、抵抗器Ｒ3 の一端、キャパシタＣ2 の他端、および
スイッチＳＷ5 の他端に接続されている。演算増幅器Ｏ
Ｐ5 の非反転入力端は、抵抗器Ｒ4 および直流電源Ｅ1
を介して接地されている。抵抗器Ｒ3 の他端は、スイッ
チＳＷ6 の一端に接続されており、スイッチＳＷ6 の他
端には、電源から−５ボルト程度の負電圧が印加されて
いる。
ＳＷ6 、演算増幅器ＯＰ5 、抵抗器Ｒ3 ，Ｒ4 、および
キャパシタＣ2 を備えている。演算増幅器ＯＰ5 の出力
端は、キャパシタＣ2 の一端およびスイッチＳＷ5 の一
端に接続されており、演算増幅器ＯＰ5 の反転入力端
は、抵抗器Ｒ3 の一端、キャパシタＣ2 の他端、および
スイッチＳＷ5 の他端に接続されている。演算増幅器Ｏ
Ｐ5 の非反転入力端は、抵抗器Ｒ4 および直流電源Ｅ1
を介して接地されている。抵抗器Ｒ3 の他端は、スイッ
チＳＷ6 の一端に接続されており、スイッチＳＷ6 の他
端には、電源から−５ボルト程度の負電圧が印加されて
いる。
【００３９】スイッチＳＷ5 は、ＭＯＳ−ＦＥＴなどの
半導体スイッチからなり、制御端には、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力が入力され
る。スイッチＳＷ6 は、ＭＯＳ−ＦＥＴなどの半導体ス
イッチからなり、制御端が接地されている。スイッチＳ
Ｗ5 ，ＳＷ6 は、制御端に入力される信号がハイレベル
のときに開成し、制御端に入力される信号がローレベル
のときに閉成する。すなわち、スイッチＳＷ6 は常時閉
成しているのであるが、このスイッチＳＷ6 を設けたの
は、第１の積分回路９のスイッチＳＷ4 に対応させて第
２の積分回路１０にスイッチＳＷ6 を設けることによ
り、スイッチＳＷ4 ，ＳＷ6 によるオン抵抗などの条件
を第１の積分回路９と第２の積分回路１０とで等しくす
るためである。抵抗器Ｒ3 の抵抗値は第１の積分回路９
の抵抗器Ｒ1 の抵抗値と等しく、キャパシタＣ2 のキャ
パシタンスは第１の積分回路９のキャパシタＣ1 のキャ
パシタンスの１０００倍である。
半導体スイッチからなり、制御端には、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力が入力され
る。スイッチＳＷ6 は、ＭＯＳ−ＦＥＴなどの半導体ス
イッチからなり、制御端が接地されている。スイッチＳ
Ｗ5 ，ＳＷ6 は、制御端に入力される信号がハイレベル
のときに開成し、制御端に入力される信号がローレベル
のときに閉成する。すなわち、スイッチＳＷ6 は常時閉
成しているのであるが、このスイッチＳＷ6 を設けたの
は、第１の積分回路９のスイッチＳＷ4 に対応させて第
２の積分回路１０にスイッチＳＷ6 を設けることによ
り、スイッチＳＷ4 ，ＳＷ6 によるオン抵抗などの条件
を第１の積分回路９と第２の積分回路１０とで等しくす
るためである。抵抗器Ｒ3 の抵抗値は第１の積分回路９
の抵抗器Ｒ1 の抵抗値と等しく、キャパシタＣ2 のキャ
パシタンスは第１の積分回路９のキャパシタＣ1 のキャ
パシタンスの１０００倍である。
【００４０】図３および図４は、図１および図２に示す
位相差測定装置の動作を説明するためのタイミングチャ
ートであって、このタイミングチャートを参照しながら
上記位相差測定装置の動作を説明する。
位相差測定装置の動作を説明するためのタイミングチャ
ートであって、このタイミングチャートを参照しながら
上記位相差測定装置の動作を説明する。
【００４１】端子１４を介して演算増幅器ＯＰ1 の非反
転入力端に入力されている一方の信号の電圧が、端子１
３を介して演算増幅器ＯＰ1 の反転入力端に入力されて
いる閾値電圧以下のときには、演算増幅器ＯＰ1 の非反
転出力端からローレベルの信号が出力され、演算増幅器
ＯＰ1 の反転出力端からハイレベルの信号が出力され
る。逆に、一方の信号の電圧が閾値電圧よりも高いとき
には、演算増幅器ＯＰ1の非反転出力端からハイレベル
の信号が出力され、演算増幅器ＯＰ1 の反転出力端から
ローレベルの信号が出力される。端子１５を介して演算
増幅器ＯＰ2 の非反転入力端に入力さている他方の信号
の電圧が、端子１６を介して演算増幅器ＯＰ2 の反転入
力端に入力さている閾値電圧以下のときには、演算増幅
器ＯＰ2 の非反転出力端からローレベルの信号が出力さ
れ、演算増幅器ＯＰ2 の反転出力端からハイレベルの信
号が出力される。逆に、他方の信号の電圧が閾値電圧よ
りも高いときには、演算増幅器ＯＰ2 の非反転出力端か
らハイレベルの信号が出力され、演算増幅器ＯＰ2 の反
転出力端からローレベルの信号が出力される。
転入力端に入力されている一方の信号の電圧が、端子１
３を介して演算増幅器ＯＰ1 の反転入力端に入力されて
いる閾値電圧以下のときには、演算増幅器ＯＰ1 の非反
転出力端からローレベルの信号が出力され、演算増幅器
ＯＰ1 の反転出力端からハイレベルの信号が出力され
る。逆に、一方の信号の電圧が閾値電圧よりも高いとき
には、演算増幅器ＯＰ1の非反転出力端からハイレベル
の信号が出力され、演算増幅器ＯＰ1 の反転出力端から
ローレベルの信号が出力される。端子１５を介して演算
増幅器ＯＰ2 の非反転入力端に入力さている他方の信号
の電圧が、端子１６を介して演算増幅器ＯＰ2 の反転入
力端に入力さている閾値電圧以下のときには、演算増幅
器ＯＰ2 の非反転出力端からローレベルの信号が出力さ
れ、演算増幅器ＯＰ2 の反転出力端からハイレベルの信
号が出力される。逆に、他方の信号の電圧が閾値電圧よ
りも高いときには、演算増幅器ＯＰ2 の非反転出力端か
らハイレベルの信号が出力され、演算増幅器ＯＰ2 の反
転出力端からローレベルの信号が出力される。
【００４２】いま、端子１７を介してスイッチＳＷ1 の
制御端に入力されている選択信号によりスイッチＳＷ1
が演算増幅器ＯＰ1 の非反転出力端からの信号を出力す
る状態に切り替えられているものとすると、一方の信号
が閾値電圧よりも高いときにハイレベルになり、一方の
信号が閾値電圧以下のときにローレベルになるパルス信
号が、第１の分周回路５により所定の分周比で分周され
る。また、端子１８を介してスイッチＳＷ2 の制御端に
入力されている選択信号によりスイッチＳＷ2が演算増
幅器ＯＰ2 の非反転出力端からの信号を出力する状態に
切り替えられているものとすると、他方の信号が閾値電
圧よりも高いときにハイレベルになり、他方の信号が閾
値電圧以下のときにローレベルになるパルス信号が、第
２の分周回路６により第１の分周回路５の分周比と同じ
分周比で分周される。
制御端に入力されている選択信号によりスイッチＳＷ1
が演算増幅器ＯＰ1 の非反転出力端からの信号を出力す
る状態に切り替えられているものとすると、一方の信号
が閾値電圧よりも高いときにハイレベルになり、一方の
信号が閾値電圧以下のときにローレベルになるパルス信
号が、第１の分周回路５により所定の分周比で分周され
る。また、端子１８を介してスイッチＳＷ2 の制御端に
入力されている選択信号によりスイッチＳＷ2が演算増
幅器ＯＰ2 の非反転出力端からの信号を出力する状態に
切り替えられているものとすると、他方の信号が閾値電
圧よりも高いときにハイレベルになり、他方の信号が閾
値電圧以下のときにローレベルになるパルス信号が、第
２の分周回路６により第１の分周回路５の分周比と同じ
分周比で分周される。
【００４３】第１の分周回路５からフリップフロップ回
路ＦＦ1 のクロック入力端ＣＫに入力されるパルス信号
と、第２の分周回路６からフリップフロップ回路ＦＦ2
のクロック入力端ＣＫに入力されるパルス信号とが双方
共にローレベルの期間は、フリップフロップ回路Ｆ
Ｆ1 ，ＦＦ2 の非反転出力端Ｑからの出力は双方共に初
期値のローレベルであり、スイッチＳＷ3 〜ＳＷ6 が全
て閉成している。したがって、スイッチＳＷ3 によって
キャパシタＣ1 の両端が短絡されており、またスイッチ
ＳＷ5 によってキャパシタＣ2 の両端が短絡されている
ので、演算増幅器ＯＰ4 ，ＯＰ5 の出力電圧は一定であ
る。ここで、演算増幅器ＯＰ5 の非反転入力端には、抵
抗器Ｒ4 を介して直流電源Ｅ1 が接続されているので、
演算増幅器ＯＰ5 の出力電圧は演算増幅器ＯＰ4 の出力
電圧よりも若干高い。
路ＦＦ1 のクロック入力端ＣＫに入力されるパルス信号
と、第２の分周回路６からフリップフロップ回路ＦＦ2
のクロック入力端ＣＫに入力されるパルス信号とが双方
共にローレベルの期間は、フリップフロップ回路Ｆ
Ｆ1 ，ＦＦ2 の非反転出力端Ｑからの出力は双方共に初
期値のローレベルであり、スイッチＳＷ3 〜ＳＷ6 が全
て閉成している。したがって、スイッチＳＷ3 によって
キャパシタＣ1 の両端が短絡されており、またスイッチ
ＳＷ5 によってキャパシタＣ2 の両端が短絡されている
ので、演算増幅器ＯＰ4 ，ＯＰ5 の出力電圧は一定であ
る。ここで、演算増幅器ＯＰ5 の非反転入力端には、抵
抗器Ｒ4 を介して直流電源Ｅ1 が接続されているので、
演算増幅器ＯＰ5 の出力電圧は演算増幅器ＯＰ4 の出力
電圧よりも若干高い。
【００４４】第１の分周回路５からフリップフロップ回
路ＦＦ1 のクロック入力端ＣＫに入力されているパルス
信号がローレベルからハイレベルに変化すると、そのパ
ルス信号の立上がりエッジに同期して、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力がローレベル
からハイレベルに変化する。これによりスイッチＳＷ 3
およびスイッチＳＷ5 が開成し、演算増幅器ＯＰ4 の出
力電圧がキャパシタＣ 1 のキャパシタンスと抵抗器Ｒ1
の抵抗値との積で決定される時定数に従って上昇すると
ともに、演算増幅器ＯＰ5 の出力電圧がキャパシタＣ2
のキャパシタンスと抵抗器Ｒ3 の抵抗値との積で決定さ
れる時定数に従って上昇する。このとき、抵抗器Ｒ3 の
抵抗値は抵抗器Ｒ1 の抵抗値に等しく、キャパシタＣ2
のキャパシタンスはキャパシタＣ1 のキャパシタンスの
１０００倍であるので、演算増幅器ＯＰ5 の出力電圧の
増加率は演算増幅器ＯＰ4 の出力電圧の増加率の１／１
０００である。したがって、演算増幅器ＯＰ4 ，ＯＰ5
の積分動作開始直後に、演算増幅器ＯＰ4 の出力電圧が
演算増幅器ＯＰ5 の出力電圧よりも大きくなり、演算増
幅器ＯＰ3 の出力電圧がローレベルからハイレベルに変
化する。
路ＦＦ1 のクロック入力端ＣＫに入力されているパルス
信号がローレベルからハイレベルに変化すると、そのパ
ルス信号の立上がりエッジに同期して、フリップフロッ
プ回路ＦＦ1 の非反転出力端Ｑからの出力がローレベル
からハイレベルに変化する。これによりスイッチＳＷ 3
およびスイッチＳＷ5 が開成し、演算増幅器ＯＰ4 の出
力電圧がキャパシタＣ 1 のキャパシタンスと抵抗器Ｒ1
の抵抗値との積で決定される時定数に従って上昇すると
ともに、演算増幅器ＯＰ5 の出力電圧がキャパシタＣ2
のキャパシタンスと抵抗器Ｒ3 の抵抗値との積で決定さ
れる時定数に従って上昇する。このとき、抵抗器Ｒ3 の
抵抗値は抵抗器Ｒ1 の抵抗値に等しく、キャパシタＣ2
のキャパシタンスはキャパシタＣ1 のキャパシタンスの
１０００倍であるので、演算増幅器ＯＰ5 の出力電圧の
増加率は演算増幅器ＯＰ4 の出力電圧の増加率の１／１
０００である。したがって、演算増幅器ＯＰ4 ，ＯＰ5
の積分動作開始直後に、演算増幅器ＯＰ4 の出力電圧が
演算増幅器ＯＰ5 の出力電圧よりも大きくなり、演算増
幅器ＯＰ3 の出力電圧がローレベルからハイレベルに変
化する。
【００４５】第２の分周回路６からフリップフロップ回
路ＦＦ2 のクロック入力端ＣＫに入力されているパルス
信号がローレベルからハイレベルに変化すると、そのパ
ルス信号の立上がりエッジに同期して、フリップフロッ
プ回路ＦＦ2 の非反転出力端Ｑからの出力がローレベル
からハイレベルに変化する。これによりスイッチＳＷ 4
が開成し、演算増幅器ＯＰ4 の出力電圧の上昇が停止し
て、その電圧が保持される。
路ＦＦ2 のクロック入力端ＣＫに入力されているパルス
信号がローレベルからハイレベルに変化すると、そのパ
ルス信号の立上がりエッジに同期して、フリップフロッ
プ回路ＦＦ2 の非反転出力端Ｑからの出力がローレベル
からハイレベルに変化する。これによりスイッチＳＷ 4
が開成し、演算増幅器ＯＰ4 の出力電圧の上昇が停止し
て、その電圧が保持される。
【００４６】演算増幅器ＯＰ5 の出力電圧は時間の経過
に伴って上昇を継続し、その電圧が演算増幅器ＯＰ4 の
出力電圧Ｖ1 を越えた時点で、比較回路１１を構成する
演算増幅器ＯＰ3 の出力がハイレベルからローレベルに
変化する。ここで、演算増幅器ＯＰ5 の出力電圧の増加
率は演算増幅器ＯＰ4 の出力電圧の増加率の１／１００
０であるので、演算増幅器ＯＰ4 ，ＯＰ5 の積分動作開
始から演算増幅器ＯＰ 3 の出力がハイレベルからローレ
ベルに変化するまでの時間Ｔ2 は、第１の分周回路５か
らのパルス信号の立上がりエッジから第２の分周回路６
からのパルス信号の立上がりエッジまでの時間Ｔ1 の１
０００倍であり、時間Ｔ1 を１０００倍に伸長した時間
Ｔ2 が、端子１９から出力されるパルス信号のパルス幅
として得られる。そして時間Ｔ1 は、端子１４に入力さ
れている一方の信号の電圧が閾値電圧を越えた時点から
端子１５に入力されている他方の信号の電圧が閾値電圧
を越えた時点までの時間であるから、端子１９からの出
力を観測して時間Ｔ2 を測定することにより、一方の信
号と他方の信号との位相差を求めることができる。この
とき、位相差がたとえ１nsec程度以下の微小な時間であ
ったとしても、時間Ｔ2 は位相差と比較して十分に長い
時間であるので、容易に測定可能である。もちろん、端
子１９からの出力を積分することにより、時間Ｔ2 に比
例した電圧を得て、その電圧を測定してもよい。
に伴って上昇を継続し、その電圧が演算増幅器ＯＰ4 の
出力電圧Ｖ1 を越えた時点で、比較回路１１を構成する
演算増幅器ＯＰ3 の出力がハイレベルからローレベルに
変化する。ここで、演算増幅器ＯＰ5 の出力電圧の増加
率は演算増幅器ＯＰ4 の出力電圧の増加率の１／１００
０であるので、演算増幅器ＯＰ4 ，ＯＰ5 の積分動作開
始から演算増幅器ＯＰ 3 の出力がハイレベルからローレ
ベルに変化するまでの時間Ｔ2 は、第１の分周回路５か
らのパルス信号の立上がりエッジから第２の分周回路６
からのパルス信号の立上がりエッジまでの時間Ｔ1 の１
０００倍であり、時間Ｔ1 を１０００倍に伸長した時間
Ｔ2 が、端子１９から出力されるパルス信号のパルス幅
として得られる。そして時間Ｔ1 は、端子１４に入力さ
れている一方の信号の電圧が閾値電圧を越えた時点から
端子１５に入力されている他方の信号の電圧が閾値電圧
を越えた時点までの時間であるから、端子１９からの出
力を観測して時間Ｔ2 を測定することにより、一方の信
号と他方の信号との位相差を求めることができる。この
とき、位相差がたとえ１nsec程度以下の微小な時間であ
ったとしても、時間Ｔ2 は位相差と比較して十分に長い
時間であるので、容易に測定可能である。もちろん、端
子１９からの出力を積分することにより、時間Ｔ2 に比
例した電圧を得て、その電圧を測定してもよい。
【００４７】なお、第２の積分回路１０に直流電源Ｅ1
を設けて、積分動作開始時における演算増幅器ＯＰ5 の
出力電圧が演算増幅器ＯＰ4 の出力電圧よりも若干大き
くなるように設定しているので、演算増幅器ＯＰ4 ，Ｏ
Ｐ5 の積分動作開始時点から演算増幅器ＯＰ3 の出力の
立上がり時点までに若干の遅延が生じ、演算増幅器ＯＰ
3 から出力されるパルス信号のパルス幅が時間Ｔ2 より
も僅かに小さい値になるが、上記のように時間Ｔ2 は時
間Ｔ1 を１０００倍に伸長した時間であり、しかも上記
の遅延は時間Ｔ1 と比較しても十分に小さい値であるの
で、実質上問題になることはない。
を設けて、積分動作開始時における演算増幅器ＯＰ5 の
出力電圧が演算増幅器ＯＰ4 の出力電圧よりも若干大き
くなるように設定しているので、演算増幅器ＯＰ4 ，Ｏ
Ｐ5 の積分動作開始時点から演算増幅器ＯＰ3 の出力の
立上がり時点までに若干の遅延が生じ、演算増幅器ＯＰ
3 から出力されるパルス信号のパルス幅が時間Ｔ2 より
も僅かに小さい値になるが、上記のように時間Ｔ2 は時
間Ｔ1 を１０００倍に伸長した時間であり、しかも上記
の遅延は時間Ｔ1 と比較しても十分に小さい値であるの
で、実質上問題になることはない。
【００４８】第２の積分回路１０に直流電源Ｅ1 を設け
たのは、演算増幅器ＯＰ4 ，ＯＰ5の積分動作開始以前
における演算増幅器ＯＰ3 の出力レベルを安定させるた
めである。
たのは、演算増幅器ＯＰ4 ，ＯＰ5の積分動作開始以前
における演算増幅器ＯＰ3 の出力レベルを安定させるた
めである。
【００４９】一方、リセット回路１２は、第２の選択回
路４のスイッチＳＷ2 からの出力の立上がりエッジに同
期して第１および第２の分周回路５，６をリセットする
とともに、第２の分周回路６からの反転出力の立上がり
エッジに同期してフリップフロップ回路ＦＦ1 ，ＦＦ2
をリセットする。そして、リセットの周期は時間Ｔ2よ
りも長くなるように設定されている。
路４のスイッチＳＷ2 からの出力の立上がりエッジに同
期して第１および第２の分周回路５，６をリセットする
とともに、第２の分周回路６からの反転出力の立上がり
エッジに同期してフリップフロップ回路ＦＦ1 ，ＦＦ2
をリセットする。そして、リセットの周期は時間Ｔ2よ
りも長くなるように設定されている。
【００５０】したがって、演算増幅器ＯＰ4 の積分動作
が終了し、かつ演算増幅器ＯＰ5 の出力電圧が演算増幅
器ＯＰ4 の出力電圧Ｖ1 を越えた時点以降に、リセット
回路１２から第１および第２の分周回路５，６のリセッ
ト信号入力端ならびにフリップフロップ回路ＦＦ1 ，Ｆ
Ｆ2 のリセット信号入力端に供給されているリセット信
号がハイレベルからローレベルに変化する。これによ
り、フリップフロップ回路ＦＦ1 ，ＦＦ2 の非反転出力
端Ｑからの出力がハイレベルからローレベルに変化し、
スイッチＳＷ3 〜ＳＷ5 が閉成する。この結果、第１の
積分回路９および第２の積分回路１０がリセットされ、
演算増幅器ＯＰ4 ，ＯＰ5 の出力電圧が積分動作開始前
の電圧に戻る。
が終了し、かつ演算増幅器ＯＰ5 の出力電圧が演算増幅
器ＯＰ4 の出力電圧Ｖ1 を越えた時点以降に、リセット
回路１２から第１および第２の分周回路５，６のリセッ
ト信号入力端ならびにフリップフロップ回路ＦＦ1 ，Ｆ
Ｆ2 のリセット信号入力端に供給されているリセット信
号がハイレベルからローレベルに変化する。これによ
り、フリップフロップ回路ＦＦ1 ，ＦＦ2 の非反転出力
端Ｑからの出力がハイレベルからローレベルに変化し、
スイッチＳＷ3 〜ＳＷ5 が閉成する。この結果、第１の
積分回路９および第２の積分回路１０がリセットされ、
演算増幅器ＯＰ4 ，ＯＰ5 の出力電圧が積分動作開始前
の電圧に戻る。
【００５１】所定の時間が経過してリセット回路１２か
ら第１および第２の分周回路５，６のリセット信号入力
端ならびにフリップフロップ回路ＦＦ1 ，ＦＦ2 のリセ
ット信号入力端に供給されているリセット信号がローレ
ベルからハイレベルに変化すると、第１の分周回路５か
らの出力の立上がりエッジに同期して、演算増幅器ＯＰ
4 ，ＯＰ5 が積分動作を再開する。
ら第１および第２の分周回路５，６のリセット信号入力
端ならびにフリップフロップ回路ＦＦ1 ，ＦＦ2 のリセ
ット信号入力端に供給されているリセット信号がローレ
ベルからハイレベルに変化すると、第１の分周回路５か
らの出力の立上がりエッジに同期して、演算増幅器ＯＰ
4 ，ＯＰ5 が積分動作を再開する。
【００５２】このように、リセット回路１２により第１
のエッジ検出回路７および第２のエッジ検出回路８を介
して第１の積分回路９および第２の積分回路１０をリセ
ットすることによって、所定の周期で時間Ｔ2 を連続的
に測定することが可能になる。したがって、端子１９か
ら出力されるパルス信号のパルス幅を複数回観測するこ
とによって、より正確に時間Ｔ2 を測定でき、この結
果、より正確に２つの信号の位相差を知ることができ
る。しかも、端子１９から出力される初回のパルス信号
の観測が何らかの原因で成功しなかった場合でも、２回
目以降のパルス信号を観測することにより目的を達成で
きる。さらには、時間Ｔ2 に基づいて２つの信号の位相
差を連続的に複数回測定することにより、２つの信号の
ジッタ成分を検出することもできる。
のエッジ検出回路７および第２のエッジ検出回路８を介
して第１の積分回路９および第２の積分回路１０をリセ
ットすることによって、所定の周期で時間Ｔ2 を連続的
に測定することが可能になる。したがって、端子１９か
ら出力されるパルス信号のパルス幅を複数回観測するこ
とによって、より正確に時間Ｔ2 を測定でき、この結
果、より正確に２つの信号の位相差を知ることができ
る。しかも、端子１９から出力される初回のパルス信号
の観測が何らかの原因で成功しなかった場合でも、２回
目以降のパルス信号を観測することにより目的を達成で
きる。さらには、時間Ｔ2 に基づいて２つの信号の位相
差を連続的に複数回測定することにより、２つの信号の
ジッタ成分を検出することもできる。
【００５３】なお、上記実施形態においては、スイッチ
ＳＷ1 ，ＳＷ2 を制御して、一方の信号が閾値電圧を越
えた時点から他方の信号が閾値電圧を越えた時点までを
２つの信号の位相差として測定する例について説明した
が、一方の信号が閾値電圧以下になった時点から他方の
信号が閾値電圧以下になった時点までを２つの信号の位
相差として測定してもよい。さらには、一方の信号が閾
値電圧を越えた時点から他方の信号が閾値電圧以下にな
った時点までを２つの信号の位相差として測定してもよ
いし、一方の信号が閾値電圧以下になった時点から他方
の信号が閾値電圧を越えた時点までを２つの信号の位相
差として測定してもよい。
ＳＷ1 ，ＳＷ2 を制御して、一方の信号が閾値電圧を越
えた時点から他方の信号が閾値電圧を越えた時点までを
２つの信号の位相差として測定する例について説明した
が、一方の信号が閾値電圧以下になった時点から他方の
信号が閾値電圧以下になった時点までを２つの信号の位
相差として測定してもよい。さらには、一方の信号が閾
値電圧を越えた時点から他方の信号が閾値電圧以下にな
った時点までを２つの信号の位相差として測定してもよ
いし、一方の信号が閾値電圧以下になった時点から他方
の信号が閾値電圧を越えた時点までを２つの信号の位相
差として測定してもよい。
【００５４】すなわち、演算増幅器ＯＰ1 ，ＯＰ2 の非
反転出力端からの出力が図５に示すような波形であった
とすると、スイッチＳＷ1 を制御して、演算増幅器ＯＰ
1 の非反転出力端からの出力を第１の分周回路５に入力
させ、スイッチＳＷ2 を制御して、演算増幅器ＯＰ2 の
非反転出力端からの出力を第２の分周回路６に入力させ
ることにより、時間Ｔ3 を２つの信号の位相差として測
定できる。また、スイッチＳＷ1 を制御して、演算増幅
器ＯＰ1 の非反転出力端からの出力を第１の分周回路５
に入力させ、スイッチＳＷ2 を制御して、演算増幅器Ｏ
Ｐ2 の反転出力端からの出力を第２の分周回路６に入力
させることにより、時間Ｔ4 を２つの信号の位相差とし
て測定できる。また、スイッチＳＷ1 を制御して、演算
増幅器ＯＰ1 の反転出力端からの出力を第１の分周回路
５に入力させ、スイッチＳＷ2 を制御して、演算増幅器
ＯＰ2 の反転出力端からの出力を第２の分周回路６に入
力させることにより、時間Ｔ5 を２つの信号の位相差と
して測定できる。また、スイッチＳＷ1 を制御して、演
算増幅器ＯＰ1 の反転出力端からの出力を第１の分周回
路５に入力させ、スイッチＳＷ2 を制御して、演算増幅
器ＯＰ2 の非反転出力端からの出力を第２の分周回路６
に入力させることにより、時間Ｔ6 を２つの信号の位相
差として測定できる。
反転出力端からの出力が図５に示すような波形であった
とすると、スイッチＳＷ1 を制御して、演算増幅器ＯＰ
1 の非反転出力端からの出力を第１の分周回路５に入力
させ、スイッチＳＷ2 を制御して、演算増幅器ＯＰ2 の
非反転出力端からの出力を第２の分周回路６に入力させ
ることにより、時間Ｔ3 を２つの信号の位相差として測
定できる。また、スイッチＳＷ1 を制御して、演算増幅
器ＯＰ1 の非反転出力端からの出力を第１の分周回路５
に入力させ、スイッチＳＷ2 を制御して、演算増幅器Ｏ
Ｐ2 の反転出力端からの出力を第２の分周回路６に入力
させることにより、時間Ｔ4 を２つの信号の位相差とし
て測定できる。また、スイッチＳＷ1 を制御して、演算
増幅器ＯＰ1 の反転出力端からの出力を第１の分周回路
５に入力させ、スイッチＳＷ2 を制御して、演算増幅器
ＯＰ2 の反転出力端からの出力を第２の分周回路６に入
力させることにより、時間Ｔ5 を２つの信号の位相差と
して測定できる。また、スイッチＳＷ1 を制御して、演
算増幅器ＯＰ1 の反転出力端からの出力を第１の分周回
路５に入力させ、スイッチＳＷ2 を制御して、演算増幅
器ＯＰ2 の非反転出力端からの出力を第２の分周回路６
に入力させることにより、時間Ｔ6 を２つの信号の位相
差として測定できる。
【００５５】また、上記実施形態においては、第２の積
分回路１０の抵抗器Ｒ3 の抵抗値と第１の積分回路９の
抵抗器Ｒ1 の抵抗値とを互いに等しくし、第２の積分回
路１０のキャパシタＣ2 のキャパシタンスを第１の積分
回路９のキャパシタＣ1 のキャパシタンスの１０００倍
に設定したが、第２の積分回路１０のキャパシタＣ2の
キャパシタンスと第１の積分回路９のキャパシタＣ1 の
キャパシタンスとを互いに等しくし、第２の積分回路１
０の抵抗器Ｒ3 の抵抗値を第１の積分回路９の抵抗器Ｒ
1 の抵抗値の１０００倍に設定してもよい。さらには、
抵抗器Ｒ1 の抵抗値と抵抗器Ｒ3 の抵抗値、およびキャ
パシタＣ1 のキャパシタンスとキャパシタＣ2 のキャパ
シタンスとを共に互いに等しくない値に設定してもよ
い。もちろん、上記１０００倍の値も一例であり、この
倍率は所望に応じて任意に設定すればよい。
分回路１０の抵抗器Ｒ3 の抵抗値と第１の積分回路９の
抵抗器Ｒ1 の抵抗値とを互いに等しくし、第２の積分回
路１０のキャパシタＣ2 のキャパシタンスを第１の積分
回路９のキャパシタＣ1 のキャパシタンスの１０００倍
に設定したが、第２の積分回路１０のキャパシタＣ2の
キャパシタンスと第１の積分回路９のキャパシタＣ1 の
キャパシタンスとを互いに等しくし、第２の積分回路１
０の抵抗器Ｒ3 の抵抗値を第１の積分回路９の抵抗器Ｒ
1 の抵抗値の１０００倍に設定してもよい。さらには、
抵抗器Ｒ1 の抵抗値と抵抗器Ｒ3 の抵抗値、およびキャ
パシタＣ1 のキャパシタンスとキャパシタＣ2 のキャパ
シタンスとを共に互いに等しくない値に設定してもよ
い。もちろん、上記１０００倍の値も一例であり、この
倍率は所望に応じて任意に設定すればよい。
【図１】本願発明に係る位相差測定装置の回路ブロック
図である。
図である。
【図２】図１に示す位相差測定装置に備えられた第１お
よび第２の積分回路の回路図である。
よび第２の積分回路の回路図である。
【図３】図１に示す位相差測定装置の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】図１に示す位相差測定装置のリセット動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図５】２つの信号の各種の位相差を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 第１の波形整形および反転回路 ２ 第２の波形整形および反転回路 ３ 第１の選択回路 ４ 第２の選択回路 ５ 第１の分周回路 ６ 第２の分周回路 ７ 第１のエッジ検出回路 ８ 第２のエッジ検出回路 ９ 第１の積分回路 １０ 第２の積分回路 １１ 比較回路 １２ リセット回路 ＦＦ1 ，ＦＦ2 フリップフロップ回路 ＳＷ1 〜ＳＷ6 スイッチ ＯＰ1 〜ＯＰ5 演算増幅器 Ｒ1 〜Ｒ4 抵抗器 Ｃ1 ，Ｃ2 キャパシタ
Claims (6)
- 【請求項１】 ２つの周期的な信号の位相差を測定する
位相差測定装置であって、 前記２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、 前記２つの信号のうちの他方の信号を波形整形する第２
の波形整形回路と、 積分動作による出力電圧の変化率が常に一定で、かつ、
前記第１の波形整形回路の出力の立上がりエッジまたは
立下がりエッジに同期して積分動作を開始し、前記第２
の波形整形回路の出力の立上がりエッジまたは立下がり
エッジに同期して積分動作を終了する第１の積分回路
と、 積分動作による出力電圧の変化率が前記第１の積分回路
よりも小さく、かつ、前記第１の積分回路と同時に積分
動作を開始する第２の積分回路と、 前記第１の積分回路の出力電圧と前記第２の積分回路の
出力電圧とを比較し、比較結果に応じた信号を出力する
比較回路とを備えたことを特徴とする、位相差測定装
置。 - 【請求項２】 ２つの周期的な信号の位相差を測定する
位相差測定装置であって、 前記２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、 前記２つの信号のうちの他方の信号を波形整形する第２
の波形整形回路と、 積分動作による出力電圧の変化率が常に一定で、かつ、
前記第１の波形整形回路の出力の立上がりエッジまたは
立下がりエッジに同期して積分動作を開始し、前記第２
の波形整形回路の出力の立上がりエッジまたは立下がり
エッジに同期して積分動作を終了する第１の積分回路
と、 積分動作による出力電圧の変化率が前記第１の積分回路
よりも小さく、かつ、前記第１の積分回路と同時に積分
動作を開始する第２の積分回路と、 前記第１の積分回路の出力電圧と前記第２の積分回路の
出力電圧とを比較し、比較結果に応じた信号を出力する
比較回路と、 前記第１の積分回路の積分動作終了後、前記第２の積分
回路の出力電圧が前記第１の積分回路の出力電圧に達し
た時点以降に、前記第１および第２の積分回路をリセッ
トするリセット回路とを備えたことを特徴とする、位相
差測定装置。 - 【請求項３】 ２つの周期的な信号の位相差を測定する
位相差測定装置であって、 前記２つの信号のうちの一方の信号を波形整形する第１
の波形整形回路と、 前記２つの信号のうちの他方の信号を波形整形する第２
の波形整形回路と、 前記第１の波形整形回路の出力を反転させる第１の反転
回路と、 前記第２の波形整形回路の出力を反転させる第２の反転
回路と、 外部からの選択信号に基づいて、前記第１の波形整形回
路の出力と前記第１の反転回路の出力とのうちのいずれ
か一方を選択して出力する第１の選択回路と、 外部からの選択信号に基づいて、前記第２の波形整形回
路の出力と前記第２の反転回路の出力とのうちのいずれ
か一方を選択して出力する第２の選択回路と、 前記第１の選択回路の出力またはそれを分周した信号の
立上がりエッジまたは立下がりエッジを検出する第１の
エッジ検出回路と、 前記第２の選択回路の出力またはそれを分周した信号の
立上がりエッジまたは立下がりエッジを検出する第２の
エッジ検出回路と、 積分動作による出力電圧の変化率が常に一定で、かつ、
前記第１のエッジ検出回路によりエッジが検出されたと
きに積分動作を開始し、前記第２のエッジ検出回路によ
りエッジが検出されたときに積分動作を終了する第１の
積分回路と、 積分動作による出力電圧の変化率が前記第１の積分回路
よりも小さく、かつ、前記第１のエッジ検出回路により
エッジが検出されたときに積分動作を開始する第２の積
分回路と、 前記第１の積分回路の出力電圧と前記第２の積分回路の
出力電圧とを比較し、比較結果に応じた信号を出力する
比較回路と、 前記第１の積分回路の積分動作終了後、前記第２の積分
回路の出力電圧が前記第１の積分回路の出力電圧に達し
た時点以降に、前記第１および第２の積分回路をリセッ
トするリセット回路とを備えたことを特徴とする、位相
差測定装置。 - 【請求項４】 前記第１の選択回路の出力を分周する第
１の分周回路と、 前記第１の分周回路の分周比と同じ分周比で、前記第２
の選択回路の出力を分周する第２の分周回路とを有し、 前記第１のエッジ検出回路は、前記第１の分周回路の出
力の立上がりエッジを検出し、 前記第２のエッジ検出回路は、前記第２の分周回路の出
力の立上がりエッジを検出する構成とした、請求項３に
記載の位相差測定装置。 - 【請求項５】 前記リセット回路は、前記第２の選択回
路の出力に同期して前記第１および第２の分周回路をリ
セットし、かつ前記第２の分周回路の出力に同期して前
記第１および第２のエッジ検出回路をリセットすること
により、前記第１および第２の積分回路をリセットさせ
る、請求項４に記載の位相差測定装置。 - 【請求項６】 積分動作開始時における前記第２の積分
回路の出力電圧が、積分動作開始時における前記第１の
積分回路の出力電圧よりも若干大きくなるように構成し
た、請求項１ないし５のいずれかに記載の位相差測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019044A JPH11211765A (ja) | 1998-01-30 | 1998-01-30 | 位相差測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019044A JPH11211765A (ja) | 1998-01-30 | 1998-01-30 | 位相差測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11211765A true JPH11211765A (ja) | 1999-08-06 |
Family
ID=11988432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019044A Pending JPH11211765A (ja) | 1998-01-30 | 1998-01-30 | 位相差測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11211765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001324551A (ja) * | 2000-05-16 | 2001-11-22 | Advantest Corp | 時間測定装置、半導体デバイス試験装置 |
-
1998
- 1998-01-30 JP JP10019044A patent/JPH11211765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001324551A (ja) * | 2000-05-16 | 2001-11-22 | Advantest Corp | 時間測定装置、半導体デバイス試験装置 |
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