JPH04219088A - ディジタル位相検出装置 - Google Patents

ディジタル位相検出装置

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JPH04219088A
JPH04219088A JP3071097A JP7109791A JPH04219088A JP H04219088 A JPH04219088 A JP H04219088A JP 3071097 A JP3071097 A JP 3071097A JP 7109791 A JP7109791 A JP 7109791A JP H04219088 A JPH04219088 A JP H04219088A
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output signal
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Hedorii Uirukinson Jieemusu
ジェームス　ヘドリー　ウィルキンソン
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    • H03H17/0628—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing the input and output signals being derived from two separate clocks, i.e. asynchronous sample rate conversion
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0332—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル位相検出装
置に関するものである。かような位相検出装置は、特に
ディジタル信号の補間に用いて好適であるが、これらに
のみ限られるわけではない。
【０００２】
【従来の技術】サンプル（標本化）された音声又は映像
信号についてのサンプリング周波数を変更するには、線
形（１次）信号補間器が必要である。映像信号に対して
必要となる変更の例は、１３．５ＭＨｚのサンプリング
周波数から４ｆＳＣへの変換である。ただし、ｆＳＣは
ＰＡＬテレビジョン信号の副搬送周波数（４．４３３６
１８７５Ｈｚ）である。このような変換には２つの周波
数の間に簡単な整数関係がなく、少し違った言い方をす
れば、このような場合、出力信号として取出す必要があ
る新たなサンプルは、入力信号の各サンプルの時間間隔
の殆どどの位置にも発生する可能性がある。
【０００３】かような補間はディジタル移相補間器を用
いて行うことができるが、２つの周波数間に簡単な整数
関係がないので、補間器に用いる制御信号を得るために
、２つの入力クロックパルス信号の移相差を正確に測定
する手段が不可欠である。したがって、ディジタル音声
及びディジタル映像機器に対しては、その出力における
ジッター（ふらつき）が小さい、代表的にはジッターが
０．１ナノ秒より小さい位相検出器が要求される。
【０００４】
【発明が解決しようとする課題】本発明は、上述の要求
を満たすディジタル位相検出装置を提供することである
。
【０００５】
【課題を解決するための手段】本発明によるディジタル
位相検出装置は、これに供給される２つの入力クロック
信号間の位相差を表わすディジタル出力信号を取出すた
めのディジタル位相検出器と、上記出力信号におけるジ
ッターを低下させる回路手段とを具える。この回路手段
はまた、上記出力信号を微分して微分された信号を生じ
る微分器と、この微分された信号を低域通過濾波して濾
波された信号を生じる低域通過フィルタと、この濾波さ
れた信号を積分して、上記低域通過フィルタにより少な
くとも或る程度ジッターが除去されたもう１つのディジ
タル出力信号を生じる積分器とを有する。
【０００６】
【実施例】以下、図面を用いて本発明を具体的に説明す
る。これらの図面において、対応する部分には同一又は
類似の符号を付してある。
【０００７】図１は、本発明を使用するディジタル信号
補間装置の概略を示すブロック図である。この図に示す
補間装置は、Ｎ個の多段タップ補間器（ディジタル・フ
ィルタを含む。）１，２，‥‥，Ｎが直列接続されて成
り、補間器１には、与えられたサンプルレート（サンプ
リング周波数）でサンプルされた多ビットのパルス符号
変調（ＰＣＭ）されたサンプルより成る入力ディジタル
信号が供給され、補間器Ｎより、所要の異なるサンプル
レートでサンプルされた類似の多ビットＰＣＭサンプル
より成る出力ディジタル信号が取出される。
【０００８】各補間器１〜Ｎは、対応するディジタル・
フィルタに選択的供給をするため、複数のタップセット
が格納されたランダムアクセスメモリ（ＲＡＭ）を有す
る集積回路として構成したものがよい（図３参照）。動
作において、これらのタップセットは、対応するディジ
タル・フィルタに供給するため、それぞれ入力及び出力
ディジタル信号に対応する周波数をもつクロックパルス
信号ＣＬＫ１及びＣＬＫ２からディジタル位相検出器３
によって取出されたディジタル信号の制御の下に、入力
サンプル毎に動的に選択される。補間器１は最初の大ま
かな粗補間を行い、補間器２〜Ｎはそれぞれ段々と細か
い微補間を行う。必要な補間器の数Ｎは、行おうとする
サンプルレートの変換、ディジタル・フィルタの有する
タップの数及びＲＡＭに格納された各フィルタに対する
タップセットの数によって決まる。これは、図２及び３
並びにこれに関する説明によりよく理解されるであろう
。
【０００９】直列の補間器１〜Ｎの接続は、円形化（か
どが落ちる）効果により累積誤差が生じるのを避けるた
め、完全分解能ディジタル接続である。
【００１０】図２は、ディジタル信号の補間法を説明す
るためのタイミング図である。図２のＡは、第１段階の
粗補間動作を水平時間軸に沿って示す。実線の垂直方向
の矢は、与えられたサンプルレートをもつ入力ディジタ
ル信号の連続するサンプルを表わし、破線の垂直方向の
矢は、例えば図１の補間器１より取出されるような補間
された連続サンプルを表わし、これらは補間された異な
るサンプルレートを有する。いま、連続入力サンプル間
の時間間隔がｔｓであり、補間器が６４のタップセット
を有するものとする。そうすると、第１の粗補間された
サンプルは、ｎ×ｔｓ／６４（ただし、０≦ｎ≦６３）
の時間間隔で第１入力サンプルのあとに続くことになる
。
【００１１】図２のＢは、第２段階の微補間動作を示す
。実線の垂直方向の矢は、例えば図１の補間器２より取
出されるような、もっと微細に補間された連続サンプル
を表わす。図２のＢにおいて、２つの矢がぶら下がった
水平線はそれぞれ補間されるサンプルの位置の範囲を示
す。これを、補間されたサンプルが連続する２つの入力
サンプル間の任意の（大まかに決められた）位置を取り
うる図２のＡと比較されたい。図２のＡの場合と同じ記
号を用いることにすると、図２のＢにおける第１の微補
間されたサンプルは、ｎ×ｔｓ／４０９６（ただし、０
≦ｎ≦６４）の時間間隔で第１の粗補間されたサンプル
のあとに続く。こうして、直列接続された補間器は、段
々と微細な補間を行ってゆく。
【００１２】いま、始めに挙げた１３．５ＭＨｚの入力
ディジタル映像信号を４ｆＳＣの出力ディジタル映像信
号に変換する例について考える。各サンプルを８ビット
のＰＣＭサンプルとし、直列接続された各補間器は、６
４のタップセットが格納されたＲＡＭと１６タップのデ
ィジタル・フィルタを有するものとする。そうすると、
第１の補間器におけるタイミング分解度は約７４ナノ秒
／６４、すなわち約１．１ナノ秒となる。第２の補間器
においては、タイミング分解度は約１．１ナノ秒／６４
、すなわち約１８ピコ秒となる。これは、十分な分解能
である。
【００１３】次に、この例に基くディジタル信号補間装
置を図３によりやや詳しく説明する。図３は、ディジタ
ル信号補間装置の具体例を示すブロック図である。本装
置は、所要のサンプルレート変換の特徴を示す制御信号
を、プログラマブル・リードオンリメモリ（ＰＲＯＭ）
１０及び（遅延装置１１を介して）ＰＲＯＭ１２に供給
するディジタル位相検出器３を有する。制御信号は、後
述のようにして取出す。制御信号は例えば１２ビットよ
り成り、そのうち６つの最上位ビットをＰＲＯＭ１０に
、６つの最下位ビットをＰＲＯＭ１２に供給する。類似
する補間器１３及び１４は、それぞれ１つの集積回路チ
ップとして構成し、それぞれＲＡＭ１３Ｒ及び１４Ｒ並
びにディジタル・フィルタ１３Ｆ及び１４Ｆを有する。 各ディジタル・フィルタ１３Ｆ及び１４Ｆは上述のよう
に１６タップのフィルタであり、各ＲＡＭ１３Ｒ及び１
４Ｒは６４のタップセットを格納する。各タップセット
は、それぞれフィルタ１３Ｆ又は１４Ｆに供給される入
力サンプルに同期してそれぞれフィルタ１３Ｆ又は１４
Ｆに選択的に動的に供給される１６個の加重（重み付け
）係数を有する。
【００１４】入力ディジタル信号は上記フィルタ１３Ｆ
に供給され、その出力（粗補間されたサンプル）は上記
フィルタ１４Ｆに供給され、それより出力ディジタル信
号（微補間されたサンプル）が取出される。遅延装置１
１は、上記フィルタ１３Ｆにおける処理による遅延を補
償するためのものである。
【００１５】どんな場合でも、所要の直列接続補間器の
数は、所要のサンプルレート変換、サンプル当たりビッ
ト数、フィルタ当たりタップ数及びフィルタ当たりタッ
プセットの数によって決まる。例えば、８ビットのサン
プルに対し２タップセットをもつ１６タップ・ディジタ
ル・フィルタで０．１５ナノ秒のサンプリング精度を達
成するには、直列に接続した９個の補間器を必要とする
。
【００１６】上述した形式のディジタル信号の補間方法
は、われわれの同時係属の英国特許出願第９００２５５
８．６号に開示され、特許が請求されている。図１及び
３のディジタル位相検出器３として使用するのに適当な
本発明による位相検出装置の例について、これより図４
〜７を参照して説明する。
【００１７】基本的には、ディジタル位相検出装置に要
求されることは、出力ディジタル信号のサンプル点毎に
、入力ディジタル信号のサンプル点に対し、各サンプル
が位相すなわち時間においてどのような関係にあるかを
決定することである。換言すると、入力ディジタル信号
のサンプル点に対する出力ディジタル信号の各サンプル
点のずれを決定する必要があり、ディジタル位相検出装
置は、このずれに応じて制御信号を供給し、ＲＡＭ１３
Ｒ及び１４Ｒ（図３）から適当なタップセットの加重係
数を選択させ、各フィルタ１３Ｆ及び１４Ｆ（図３）に
供給される。これは、２つの入力周波数のうち高い方で
サンプルした場合に１量子（ｏｎｅ　ｑｕａｎｔｕｍ）
の半分の大きさの誤差を起こすようなものより少ない位
相誤差で行わねばならない。
【００１８】ディジタル位相検出装置を説明するには、
これを２つの部分に分けて考えるのが便利である。すな
わち、位相検出器自身と、位相検出器の出力を濾波又は
平滑するための回路である。
【００１９】図４は、本発明によるディジタル位相検出
装置の位相検出器の例を示すブロック図である。図４に
おいて、位相検出器３０は、入力クロック信号ＣＬＫ１
及びＣＬＫ２がそれぞれ供給される２つの入力を有する
。クロック信号ＣＬＫ１は基準信号と考えてもよく、例
えばスタジオの基準信号でもよいが、実際には基準信号
はどちらかの入力に供給される。映像機器では、クロッ
ク信号ＣＬＫ１は１３．５ＭＨｚの周波数をもち、クロ
ック信号ＣＬＫ２は４ｆＳＣすなわち約１７．７３ＭＨ
ｚの周波数をもつ。
【００２０】位相検出器３０は、１７．７３ＭＨｚの標
準周波数をもつ付属の電圧制御発振器（ＶＣＯ）２１を
有する位相固定ループ（ＰＬＬ）回路２０と、それぞれ
２進除算器より成る３つのカウンタ２２〜２４と、図示
のように接続したラッチ回路２５とを具える。カウンタ
２２〜２４による除算動作は機器によって選択するが、
いま考えている映像補間の場合は、カウンタ２２〜２４
はそれぞれ４０９６で除算し、カウンタ２４よりラッチ
回路２５に供給される出力が１２ビットの出力になるよ
うにする。カウンタ２４の出力は、ラッチ回路２５にお
けるカウントをストローブしてカウンタ２３の出力を事
実上クロック（刻時）し、１２ビットの出力を作る。カ
ウンタ２４の出力はまた、あとで詳述するトリガクロッ
ク信号ｔｃを与える。
【００２１】図５は、図４の回路の動作説明用のタイミ
ング図である。図５のＡ及びＢは、それぞれカウンタ２
２及び２３の出力のタイミングを示す。これらの各カウ
ンタは、０からｎ−１まで繰返しカウントする。図５の
Ｃは、カウンタ２３におけるｎ−１のカウントに対応す
るストローブパルスを示す。これらのストローブパルス
のカウンタ２２における０のカウントに対する位相は、
モジュロ形式で表わすとａ，ａ＋ｂ，ａ＋２ｂと考えら
れるので、隣接する位相の差は観念的に（モジュロで表
わすと）ｂに等しい。すなわち、カウンタ２２の０カウ
ントに対する位相差は一定の率で増加している。ところ
で、実際にはラッチ回路２５からの１２ビット出力には
幾らかジッターがあるので、図６の平滑回路によりこの
ジッターを平らにする。
【００２２】図６は、本発明によるディジタル位相検出
装置の平滑回路の例を示すブロック図である。図６にお
いて、位相検出器３０は図４の位相検出器である。その
１２ビット出力を実質的に微分してモジュロ値ｂを取出
し、低域通過濾波しジッターすなわち雑音を除去し、積
分（平均）してジッターのない新しい１２ビット出力を
取出す。
【００２３】微分は、モジュロ２ｎ　減算器３１及びラ
ッチ回路３２によって行い、これら双方に位相検出器３
０の１２ビット出力を供給する。ラッチ回路３２をトリ
ガクロック信号ｔｃによってストローブし（前段の出力
信号を取込み）、減算器３１への第２の入力を与える。 減算器３１の出力は、低域通過フィルタ（ＬＰＦ）３３
に供給する。該フィルタは、例えば２，３Ｈｚ又は１Ｈ
ｚの何分の１という極めて狭い通過帯域を有するもので
ある。
【００２４】積分は、ＬＰＦ３３の出力を受けるモジュ
ロ２ｎ　加算器３４と、該加算器３４の出力を受けるラ
ッチ回路３５とによって行う。ラッチ回路３５をトリガ
クロック信号ｔｃによってストローブし、該加算器３４
への第２の入力を与える。該加算器３４の出力は、所要
の１２ビットの位相検出出力となる。必要に応じ、この
出力をもう１つの加算器３６に供給し、ここで静（ｓｔ
ａｔｉｃ）オフセットを加えて入力に対する比位相差を
設定しうる。図には示さなかったが、図６における接続
線はすべて１２ビット・バスである。
【００２５】図７は、図６のディジタル位相検出装置の
動作説明用の波形図である。図７のＡ〜Ｅの波形は、そ
れぞれ図６の点Ａ〜Ｅにおける信号を示す。すなわち、
図７のＡは、位相検出器３０の出力を表わし、ジッター
すなわち雑音を含む様子を示している。図７のＢは、位
相検出器の出力を微分したものを示し、これは速度すな
わち値ｂと考えられる。図７のＣは、濾波された速度、
すなわち図７のＢよりジッター又は雑音が除去されたも
のを示す。図７のＥは、微分後の最終出力を示し、ジッ
ターがなくなっている。
【００２６】１２ビットの最終出力は、フィルタ１３Ｆ
及び１４Ｆ（図３）に供給する。最上位の６ビットによ
り、フィルタ１３Ｆに対する加重係数の選択を制御し、
最下位の６ビットにより、フィルタ１４Ｆに対する加重
係数の選択を制御する。
【００２７】上述のとおり、ＬＰＦ３３は極めて狭い通
過帯域をもつので、上記速度（ｂ）が適当に安定でない
場合、すなわち過渡的に生じる如き加速度を受ける場合
に、これが問題となる。かような加速度は、例えば起動
時、一時的な故障発生時又は機械的回転を伴うビデオテ
ープレコーダ使用時に生じる。出力をかような状況に迅
速に対応させるには、減算器３１の出力をモジュロ２ｎ
　減算器３７及びラッチ回路３８をもつ更に別の微分器
に供給し、ラッチ回路３８をトリガクロック信号ｔｃに
よってストローブし、減算器３７へ第２の入力を供給し
、減算器３７の出力をＬＰＦ３９に供給する。該ＬＰＦ
の出力は加速度を表わすので、加速度がかなり大きい場
合に、これをＬＰＦ３３の通過帯域をもっと広い帯域に
切替えるための制御信号にすることができる。このよう
な使い方をする場合には、フィルタ群遅延の変更を避け
るため、ＬＰＦ３３として対称的有限インパルス応答フ
ィルタを使用するのがよい。図７のＤは点Ｄにおける信
号、すなわちＬＰＦ３９の出力又は加速度を示す。これ
は、図示のように、装置が安定な動作状態にあるときは
ゼロに近い安定な値を示す。
【００２８】本発明は、特許請求の範囲に記載した要旨
を逸脱することなく種々の変形、変更が可能である。上
述した周波数や信号のビット数は単なる例にすぎず、例
えば、音声信号を４８ｋＨｚのサンプリング周波数から
４４．４ｋＨｚのサンプリング周波数に変換する補間器
において、図６の回路の残りをすべて１８ビット出力に
するときは、１８ビット位相検出器が必要になるであろ
う。
【００２９】
【発明の効果】以上説明したとおり、本発明によれば、
ディジタル信号補間装置に使用するディジタル位相検出
装置の出力信号におけるジッターを極めて低いレベルに
抑えることができる。
【図面の簡単な説明】
【図１】本発明を使用するディジタル信号補間装置の概
略を示すブロック図である。
【図２】ディジタル信号補間方法を説明するためのタイ
ミング図である。
【図３】ディジタル信号補間装置の具体例を示すブロッ
ク図である。
【図４】本発明によるディジタル位相検出装置の位相検
出器の例を示すブロック図である。
【図５】図４の位相検出器の動作説明用タイミング図で
ある。
【図６】本発明によるディジタル位相検出装置の平滑回
路の例を示すブロック図である。
【図７】図６のディジタル位相検出装置の動作説明用の
波形図である。
【符号の説明】
３０　　ディジタル位相検出器 ３１〜３５　　回路手段 ３１，３２　　微分器 ３３　　低域通過フィルタ ３４，３５　　積分器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　２つの入力クロック信号間の位相差を
    表わすディジタル出力信号を発生するディジタル位相検
    出器と、上記出力信号におけるジッターを減少させる回
    路手段とを具え、該回路手段は、上記出力信号を微分し
    て微分された信号を生じる微分器と、上記微分された信
    号を低域通過濾波して濾波された信号を生じる低域通過
    フィルタと、上記濾波された信号を積分して、上記低域
    通過フィルタにより少なくとも或る程度ジッターが除去
    されたもう１つのディジタル出力信号を生じる積分器と
    を有することを特徴とするディジタル位相検出装置。
JP3071097A 1990-04-03 1991-04-03 ディジタル位相検出装置 Pending JPH04219088A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9007496A GB2242800B (en) 1990-04-03 1990-04-03 Digital phase detector arrangements
GB90074964 1990-04-03

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Publication Number Publication Date
JPH04219088A true JPH04219088A (ja) 1992-08-10

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ID=10673792

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Application Number Title Priority Date Filing Date
JP3071097A Pending JPH04219088A (ja) 1990-04-03 1991-04-03 ディジタル位相検出装置

Country Status (5)

Country Link
US (1) US5214676A (ja)
EP (1) EP0450817B1 (ja)
JP (1) JPH04219088A (ja)
DE (1) DE69101250T2 (ja)
GB (1) GB2242800B (ja)

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