JPH042193U - - Google Patents

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JPH042193U
JPH042193U JP4262390U JP4262390U JPH042193U JP H042193 U JPH042193 U JP H042193U JP 4262390 U JP4262390 U JP 4262390U JP 4262390 U JP4262390 U JP 4262390U JP H042193 U JPH042193 U JP H042193U
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circuit
output terminal
terminal
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output
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JP4262390U
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Landscapes

  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Selective Calling Equipment (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例によるテレメータ
装置を示す構成図、第2図は従来のテレメータ装
置を示す構成図、第3図はフレーム構成を示す説
明図、第4図は従来のテレメータ装置によるビツ
ト構成を示す説明図である。 図において1は複数のアナログ信号源、1aは
第1のアナログ信号源、1bは第2のアナログ信
号源、1cは第Nのアナログ信号源、2はアナロ
グマルチプレクサ、3はアンプ、4はA/D変換
回路、5はセレクト回路、6はメモリ回路、7は
デジタル減算回路、8は差分データ、9は最大差
分データ回路、10はデジタル加減算回路、11
はシンクパターン発生回路、12はフレームフオ
ーマツト回路、13は回線データ出力である。な
お、図中、同一符号は同一、又は相当部分を示す

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数のアナログ信号源と、この複数のアナログ
    信号源の出力を入力したアナログマルチプレクサ
    と、このアナログマルチプレクサの出力端を入力
    端に接続したアンプと、このアンプの出力端を入
    力端に接続したA/D変換回路と、このA/D変
    換回路の出力端に一方の入力端を接続したセレク
    ト回路と、このセレクト回路の出力端に接続した
    メモリ回路と、一方の入力端に上記メモリ回路の
    出力端を接続し他方の入力端にはA/D変換回路
    の出力端を接続しかつ出力端が上記セレクト回路
    の制御端子に接続されたデジタル減算回路と、差
    分データの最大値を発生する最大差分データ発生
    回路と、一方の入力端に上記最大差分データ発生
    回路の出力端を接続し他方の入力端に上記メモリ
    回路の出力端を接続し、かつ制御端子が上記デジ
    タル減算回路の出力端に接続されたデジタル加減
    算回路と、シンクパターン発生するシンクパター
    ン発生回路と、このシンクパターン発生回路の出
    力端を入力端に接続し上記デジタル減算回路の出
    力信号を入力したフレームフオーマツト回路とを
    備えたことを特徴とするテレメータ装置。
JP4262390U 1990-04-21 1990-04-21 Pending JPH042193U (ja)

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JP4262390U JPH042193U (ja) 1990-04-21 1990-04-21

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JPH042193U true JPH042193U (ja) 1992-01-09

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