JPH04219696A

JPH04219696A - スタティック型半導体メモリ

Info

Publication number: JPH04219696A
Application number: JP2411359A
Authority: JP
Inventors: Hideki Usuki; 秀樹臼木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-12-18
Filing date: 1990-12-18
Publication date: 1992-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高集積化が実現されるス
タティック型半導体メモリに関する。

【０００２】

【従来の技術】スタティック型半導体メモリは、フリッ
プフロップ回路とアクセストランジスタによってメモリ
セルが構成される。そのメモリセルの構成として、高抵
抗負荷型とＣＭＯＳ型が知られる。高抵抗負荷型セルの
場合では、抵抗をトランジスタ上に積層することができ
るため集積度の向上に有利であるが、データ保持の安定
性に欠けるという欠点がある。また、ＣＭＯＳ型セルの
場合では、高抵抗負荷型セルに比べて、データ保持の安
定性に優れるが、基板上の占有面積が大きくなるという
欠点がある。そこで、高集積度を維持しながらＣＭＯＳ
型セルの特長を活かすため、ＴＦＴ（薄膜トランジスタ
）を負荷に用いてセルを構成する技術が提案されており
、例えば４ＭＳＲＡＭではポリシリコン薄膜トランジス
タをセルに用いた例が知られる。

【０００３】また、本件出願人が先に提出した特願平１
−１６８５８８号の明細書及び図面には、ＣＭＯＳ型セ
ルを有するスタティック型半導体メモリにおいて、フリ
ップフロップ回路の一方の入出力端子に上記アクセスト
ランジスタを介して一本のビット線が接続される半導体
メモリが記載されている。通常、一対のビット線が接続
される構造を一本のみのビット線を接続する構造とする
ことで、ビット線を細くすることなく、メモリセルの高
集積化が実現され得る。

【０００４】

【発明が解決しようとする課題】ところが、スタティッ
ク型半導体メモリにおいて、さらに高集積化を図る場合
では、上述のポリシリコン薄膜トランジスタを用いる例
や一本のみのビット線をメモリセルに接続する構造のみ
では、十分な高集積化が実現できず、少しでも小さい面
積のメモリセルをシリコン基板上に形成することが求め
られている。そこで、本発明は上述の技術的な課題に鑑
み、より小さい占有面積のメモリセルを有するようなス
タティック型半導体メモリの提供を目的とする。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明のスタティック型半導体メモリは、互いに
入出力特性の異なる一対のインバーターからなるフリッ
プフロップ回路とアクセストランジスタによりメモリセ
ルが構成され、上記フリップフロップ回路の一方のデー
タ入出力端子に上記アクセストランジスタを介して一本
のビット線が接続されていることを特徴とする。上記互
いに入出力特性が異なる一対のインバーターの組み合わ
せとしては、一例として、一方のインバーターをｎＭＯ
Ｓトランジスタが駆動トランジスタとされる構成とした
場合では、他方のインバーターを薄膜トランジスタを有
する構成することができる。また、他のポリシリコン抵
抗等の抵抗素子や他の能動素子を組合せることも可能と
される。上記アクセストランジスタを介してビット線が
接続される側の入出力端子に、駆動能力の高いインバー
ターの出力端子を接続させる構成とすることができる。

【０００６】

【作用】本発明のスタティック型半導体メモリでは、高
集積化が可能な一本のビット線のみが各メモリセルに接
続される構成に加えて、さらにそのメモリセルのフリッ
プフロップ回路が非対称な一対のインバーターからなる
。従って、その非対称性を活用して、各インバーターを
構成するトランジスタの種類やサイズをセルサイズの縮
小化が達成されるように選択することができる。例えば
、通常のＭＯＳトランジスタに代えて負荷を駆動しない
側のインバーターに薄膜トランジスタを採用することも
できる。その結果、本発明では一層の高集積化を図るこ
とが実現される。

【０００７】

【実施例】本発明の好適な実施例を図面を参照しながら
説明する。〔第１の実施例〕本実施例は非対称な一対のインバータ
ーからフリップフロップ回路が構成されるメモリセルを
複数配列させてなるスタティック型半導体メモリの例で
あり、フリップフロップ回路の一方のインバーターに薄
膜トランジスタを用いた例である。まず、そのメモリセ
ルの回路構成を図１に示す。図１に示すように、そのメ
モリセル１０は、ｎＭＯＳトランジスタ１１と抵抗１２
で一方のインバーターが形成され、ポリシリコン薄膜ト
ランジスタであるｐ型チャンネルのＴＦＴ１３と抵抗１
４で他方のインバーターが形成されている。一方のイン
バーターのｎＭＯＳトランジスタ１１のソースは接地さ
れており、そのドレインが抵抗１２の一方の端子に接続
される。その抵抗１２の他方の端子は電源電圧Ｖｃｃが
与えられている。他方のインバーターのｐ型チャンネル
のＴＦＴ１３のソースは、電源電圧Ｖｃｃが与えられて
おり、そのドレインが抵抗１４の一方の端子に接続され
る。抵抗１４の他方の端子には接地電圧が与えられる。ｎＭＯＳトランジスタ１１のゲートは、抵抗１４の一方
の端子が接続したｐ型チャンネルのＴＦＴ１３のドレイ
ンに接続される。そのｐ型チャンネルのＴＦＴ１３のゲ
ートは、抵抗１２の一方の端子が接続されたｎＭＯＳト
ランジスタ１１のドレインに接続される。このＴＦＴ１
３のゲートが接続されてなるｎＭＯＳトランジスタ１１
のドレインは、当該メモリセルの主記憶ノード１６とし
て機能する。この主記憶ノード１６は、ｎＭＯＳトラン
ジスタからなるアクセストランジスタ（ワードトランジ
スタ）１５を介してビット線ＢＬに接続する。ｐ型チャ
ンネルのＴＦＴ１３のドレインは補記憶ノード１７とし
て機能するが、通常のメモリとは異なりビット線には接
続されない。ビット線ＢＬは、一列のメモリセル列当た
り１本のみ配される。アクセストランジスタ１５のゲー
トは行選択のためのワード線ＷＬに接続される。

【０００８】次に、本実施例の非対称なメモリセルの動
作について説明する。その背景となっている特徴的な点
は、本実施例のメモリセル１０が単一のビット線にのみ
接続することから、ビット線等の負荷を駆動する側すな
わち主記憶ノード１６を駆動する側のインバーターは駆
動能力が高くされ、単に補記憶ノード１７のみを駆動す
るインバーターはその駆動能力が低くされて非対称に作
動する点である。以下、読み出し時、データ保持時及び
書き込み時の３つの場合に分けて順に説明を加える。

【０００９】まず、読み出し時では、本実施例の非対称
なメモリセルは図２に示すバタフライプロットに従った
入出力特性となる。図２には、曲線ｆＭと曲線ｆＳが描
かれており、曲線ｆＭがｎＭＯＳトランジスタ１１側の
インバーターの入出力特性を示し、曲線ｆＳがｐ型チャ
ンネル型のＴＦＴ１３と抵抗１４からなるインバーター
の入出力特性を示す。図２中、横軸は補記憶ノード１７
のレベルＶｓであり、縦軸は主記憶ノード１６のレベル
Ｖｍである。

【００１０】ｎＭＯＳトランジスタ１１側では、読み出
し時にアクセストランジスタ１５がオン状態となるため
、当該アクセストランジスタ１５がｎＭＯＳトランジス
タ１１側のインバーターの主たる電流源となる。この意
味で読み出し時に抵抗１２は無視できる。曲線ｆＭにお
いて、入力レベルである補記憶ノード１７のレベルＶｓ
が電源電圧Ｖｃｃ程度に高い時では、その出力レベルで
ある主記憶ノード１６のレベルＶｍはアクセストランジ
スタ１５及びビット線負荷に対するｎＭＯＳトランジス
タ１１の抵抗分圧程度の低レベルであるが、入力レベル
Ｖｓが低くなるにつれて出力レベルＶｍは上昇し、ｎＭ
ＯＳトランジスタ１１の閾値電圧Ｖｔｈｄ以下まで入力
レベルＶｓが低くなった時には、主記憶ノード１６のレ
ベルＶｍは電源電圧Ｖｃｃ−閾値電圧（ＶｔｈＷ　＋Δ
ＶｔｈＷ　）まで上昇する。ｎＭＯＳトランジスタ１１
がオフ状態になることで、主記憶ノード１６のレベルは
プルアップされるが、ワード線ＷＬの電圧が電源電圧Ｖ
ｃｃであればアクセストランジスタ１５の閾値電圧分（
ＶｔｈＷ　＋ΔＶｔｈＷ　）だけ、電源電圧Ｖｃｃから
電圧降下した状態で安定する。

【００１１】曲線ｆＳについては、ＴＦＴ１３と抵抗１
４からなるインバーターの入力レベルである主記憶ノー
ド１６のレベルＶｍが、電源電圧Ｖｃｃから電源電圧Ｖ
ｃｃ−閾値電圧Ｖｔｈｐの範囲とされる時では、補記憶
ノード１６のレベルＶｓ（当該インバーターの出力レベ
ル）は接地レベル近くものものとされ、ｐ型チャンネル
のＴＦＴ１３の閾値電圧Ｖｔｈｐの近くでレベルＶｓが
急に電源電圧Ｖｃｃ近くに遷移する。そして、主記憶ノ
ード１６のレベルＶｍが閾値電圧Ｖｔｈｐを（マイナス
側に）越えたところでは、レベルＶｓが電源電圧Ｖｃｃ
程度の値を有するものとされる。

【００１２】ｎＭＯＳトランジスタ１１側のインバータ
ーは比較的に重い負荷であるビット線ＢＬを読み出し時
に駆動する必要がある。このため高い電流駆動能力を有
するｎＭＯＳトランジスタを採用し、曲線ｆＭで示した
入出力特性を採らざる得ない。しかし、ＴＦＴ１３及び
抵抗１４からなるインバーターはビット線に接続されず
単に補記憶ノード１７を駆動するに過ぎない。このため
薄膜トランジスタであるｐ型チャンネルのＴＦＴ１３を
用いたインバーターで充分に作動させることが可能であ
る。また、フリップフロップ回路が確実に作動するか否
かは図２の如きバタフライプロットに２つの安定点が存
在するか否かによる。一般に、バタフライプロットにお
いて２つの安定点が存在する場合は、２つのインバータ
ーの入出力特性曲線が交差するような特性があれば良い
。本実施例にかかる図２を参照すると、点Ｐ０で曲線ｆ
Ｍと曲線ｆＳが交差する。従って、確実にフリップフロ
ップ回路が読み出し動作できることが分かり、安定点Ｐ
１，Ｐ２が得られる。ここで比較のために、従来の対称
的なインバーターを有するフリップフロップ回路のバタ
フライプロット（図示せず。）を考えてみると、対称的
な２曲線を交差させるためにアクセストランジスタとド
ライブトランジスタの電流駆動能力の比であるベータレ
シオを大きく採っているが、本実施例の非対称なインバ
ーターからなるフリップフロップ回路では、レシオを大
きく採る必要がなくなり、単に補記憶ノード１７を駆動
する側のインバーターの論理閾値電圧を調整して主記憶
ノード１６を駆動する側のインバーターの特性曲線と交
差させてやれば良いことになる。このようなレシオを大
きく採る必要がないと言う利点は、後述するように、セ
ルサイズに絡むトランジスタのサイズを制限していた要
素を取り除くものであり、高集積化に大きく寄与するこ
ととなる。

【００１３】次に、データ保持時では、アクセストラン
ジスタ１５はオフ状態となり、実質的に、ｎＭＯＳトラ
ンジスタ１１とｐ型チャンネルのＴＦＴ１３と抵抗１２
，１４のみからなる回路構成となる。ＴＦＴ１３と抵抗
１４からなるインバーター側は、前述の読み出し時と回
路構成が同一なため、図２の曲線ｆＳはそのままデータ
保持時にも当てはまる。しかし、ｎＭＯＳトランジスタ
１１側のインバーターでは、アクセストランジスタ１５
がオフとなるため、図２の曲線ｆＭは当てはまらずに、
負荷は抵抗１２が主体となり、ｎＭＯＳトランジスタ１
１の閾値電圧Ｖｔｈｄ程度で急峻に立ち下がる入出力特
性が得られることになる。その結果、本実施例のデータ
保持時の入出力特性は、従来の対称的なインバーターか
らなるフリップフロップの入出力特性の一部が、ＴＦＴ
１３のインバーター側で曲線ｆＳに置換されたものと見
做すことができ、このデータ保持時に限り従来の対称的
な回路とほぼ同様に作動するものとみることができる。

【００１４】最後に書き込み時では、本実施例が非対称
の入出力特性のインバーターを組み合わせており、さら
に単一のビット線で書き込みを行う必要から、特に従来
と異なる書き込み技術を必要とする。すなわち、ビット
線対を用いる従来例では、一方のビット線を接地レベル
に落とすことで書き込みが行われるが、本実施例では図
２に示したバタフライプロットのバランスを崩すことで
“１”及び“０”の書き込みが行われる。図３及び図４
は、本実施例の半導体メモリの書き込み時の動作を説明
する図であり、図３が“１”の書き込み時、図４が“０
”の書き込み時である。なお、図３，４中、縦軸が主記
憶ノード１６のレベルＶｍであり、横軸が補記憶ノード
１７のレベルＶｓである。

【００１５】“１”の書き込み時では、図３に示すよう
に、ｎＭＯＳトランジスタ１１側のインバーターの曲線
ｆＭＷ１がＴＦＴ１３側のインバーターの曲線ｆＳＷ１
と交差することなく、読み出し時（図２）の曲線ｆＭと
比較して曲線ｆＭＷ１は全体的に高レベル側にシフトし
た形となっている。その結果、ｎＭＯＳトランジスタ１
１側のインバーターは出力レベルＶｍが定常的にＴＦＴ
１３の閾値電圧Ｖｔｈｐよりも高くなって、ＴＦＴ１３
の出力すなわち補記憶ノード１７のレベルＶｓは抵抗１
４を介して接地レベルに固定される。その結果、ｎＭＯ
Ｓトランジスタ１１は定常的にオフとなり、安定点は高
レベル側の点ＰＷ１のみとなる。

【００１６】“０”の書き込み時では、図４に示すよう
に、ＴＦＴ１３側のインバーターの入出力特性は変化し
ておらず、ＴＦＴ１３側のインバーターの曲線ｆＳＷ０
は前記曲線ｆＳ（図２）と同様である。ところが、この
曲線ｆＳＷ０と交差しないように、ｎＭＯＳトランジス
タ１１側のインバーターの曲線ｆＭＷ０は補記憶ノード
１７のレベルＶｓに拘わらず、その出力レベルＶｍが接
地レベルに近い値を取るものとされる。その結果、定常
的にｐ型チャンネルのＴＦＴ１３はオン状態となり、安
定点ＰＷ０は接地レベルに近いものとなる。

【００１７】これら図３，４に示すように、本実施例の
半導体メモリは、書き込み時では、非対称なインバータ
ーの各特性のバランスをシフトさせて、必要な書き込み
を行うように作動される。具体的には、ビット線ＢＬや
ワード線ＷＬのレベルを読み出し時と書き込み時で変化
させたり、各インバーターへ供給される電源電圧Ｖｃｃ
を書き込み時と読み出し時で異ならせたりすれば良い。

【００１８】以上のような構造を有する本実施例の半導
体メモリは、ドライブトランジスタとアクセストランジ
スタのベータレシオ（セルレシオ）を大きくする必要が
ないことから、低電圧動作やトランジスタのサイズの自
由度を改善できることになる。すなわち、動作上の最小
電源電圧Ｖｃｃｍｉｎは、ドライブトランジスタの閾値
電圧Ｖｔｈｄとアクセストランジスタの閾値電圧（Ｖｔ
ｈｗ＋ΔＶｔｈｗ）の和から与えられることになるが、
レシオを大きくする必要がないため、アクセストランジ
スタの閾値電圧（Ｖｔｈｗ＋ΔＶｔｈｗ）を小さく設定
することが可能である。このため最小電源電圧Ｖｃｃｍ
ｉｎを小さくすることができる。また、アクセストラン
ジスタの閾値電圧（Ｖｔｈｗ＋ΔＶｔｈｗ）を小さく設
定することは、アクセストランジスタのゲート長を長く
する必要がなくなり、ドライブトランジスタのゲート幅
も大きく採る必要がなくなる。このためメモリセルのサ
イズの縮小化が可能となり、大容量化が実現される。さ
らに、本実施例の半導体メモリでは、メモリセルに使用
されるＴＦＴ以外のＭＯＳトランジスタは、アクセスト
ランジスタ１５とｎＭＯＳトランジスタ１１であり、シ
リコン基板等の半導体基板表面に形成されるＭＯＳトラ
ンジスタの数は１つのメモリセル当たり２個で良い。そ
して、抵抗１２，１４及びＴＦＴ１３は単層もしくは多
層のポリシリコン層等を用いて構成すれば良いため、大
幅なメモリセルのサイズの縮小化が実現される。

【００１９】〔第２の実施例〕本実施例は、第１の実施
例の変形例であり、図５に示す構成を有する。図５に示
すように、本実施例の半導体メモリのメモリセル２０は
、ｎＭＯＳトランジスタ２１と抵抗２２で一方のインバ
ーターが形成され、抵抗２３とポリシリコン薄膜トラン
ジスタであるｎ型チャンネルのＴＦＴ２４で他方のイン
バーターが形成されている。ｎＭＯＳトランジスタ２１
とｎ型チャンネルのＴＦＴ２４のソースにはそれぞれ接
地電圧が供給される。ｎＭＯＳトランジスタ２１のドレ
インである主記憶ノード２６には、アクセストランジス
タ２５の一方のソース・ドレイン及びｎチャンネルのＴ
ＦＴ２４のゲートが接続される共に抵抗２２の一端が接
続される。ｎ型チャンネルのＴＦＴ２４のドレインであ
る補記憶ノード２７には、ｎＭＯＳトランジスタ２１の
ゲートが接続されると共に抵抗２３の一端が接続される
。この補記憶ノード２７には、アクセストランジスタは
接続されない。抵抗２２，２３の他端には電源電圧Ｖｃ
ｃが供給される。アクセストランジスタ２５の他方のソ
ース・ドレインは、データの転送に用いられるビット線
ＢＬに接続される。また、アクセストランジスタ２５の
ゲートは、行選択用のワード線ＷＬに接続される。

【００２０】このような回路構成の本実施例は、第１の
実施例と比較して、ｐ型チャンネルのＴＦＴを用いたイ
ンバーターに代えて、ｎ型チャンネルのＴＦＴ２４を用
いたインバーターを有する点で異なっている。しかし、
ビット線ＢＬを駆動する側のｎＭＯＳトランジスタ２１
側のインバーターと、ｎ型チャンネルのＴＦＴ２４側の
インバーターは、その入出力特性が、図２に示したもの
と同様に非対称とされる。このような本実施例でも、そ
の非対称性から、ドライブトランジスタとアクセストラ
ンジスタのレシオを大きくする必要がなくなる。その結
果、電源電圧Ｖｃｃの低電圧化やセルサイズの縮小化が
可能となり、チップ上に形成すべきバルクのＭＯＳトラ
ンジスタも２個で済むため、大幅なセルサイズの縮小化
が可能となる。

【００２１】〔第３の実施例〕本実施例は、第１の実施
例の変形例であり、図６に示す構成を有する。図６に示
すように、本実施例の半導体メモリのメモリセル３０は
、ｎＭＯＳトランジスタ３１と抵抗３２で一方のインバ
ーターが形成され、共にポリシリコン薄膜トランジスタ
であるｐ型チャンネルのＴＦＴ３３とｎ型チャンネルの
ＴＦＴ３４からなるＣＭＯＳインバーターで他方のイン
バーターが形成されている。ｎＭＯＳトランジスタ３１
とｎ型チャンネルのＴＦＴ３４のソースにはそれぞれ接
地電圧が供給される。ｎＭＯＳトランジスタ３１のドレ
インである主記憶ノード３６には、アクセストランジス
タ３５の一方のソース・ドレイン及びＴＦＴ３３，３４
のゲートが接続される共に抵抗３２の一端が接続される
。ＴＦＴ３３，３４のドレインである補記憶ノード３７
には、ｎＭＯＳトランジスタ３１のゲートが接続される
。ｐ型チャンネルのＴＦＴ３３のソース及び抵抗３２の
他端には電源電圧Ｖｃｃが供給される。補記憶ノード３
７には、アクセストランジスタは接続されない。アクセ
ストランジスタ３５の他方のソース・ドレインは、デー
タの転送に用いられるビット線ＢＬに接続され、そのゲ
ートは、行選択用のワード線ＷＬに接続される。

【００２２】このような回路構成の本実施例は、第１の
実施例と比較して、ｐ型チャンネルのＴＦＴを用いた抵
抗負荷型のインバーターに代えて、ｐ型チャンネルのＴ
ＦＴ３３とｎ型チャンネルのＴＦＴ３４を用いたＣＭＯ
Ｓインバーターを有する点で異なるが、ビット線ＢＬを
駆動する側のｎＭＯＳトランジスタ３１側のインバータ
ーとＴＦＴのＣＭＯＳインバーターとは、第１の実施例
と同様にその入出力特性が非対称とされる。従って、ド
ライブトランジスタとアクセストランジスタのレシオを
大きくする必要がないため、電源電圧Ｖｃｃの低電圧化
やセルサイズの縮小化が可能となり、さらに、チップ上
に形成すべきバルクのＭＯＳトランジスタも２個で済む
ため、大幅なセルサイズの縮小化が可能となる。

【００２３】〔第４の実施例〕本実施例は、第１の実施
例の変形例であり、図７に示す構成を有する。図７に示
すように、本実施例の半導体メモリのメモリセル４０は
、ｎＭＯＳトランジスタ４１と負荷用のポリシリコン薄
膜トランジスタであるｐ型チャンネルのＴＦＴ４２で一
方のインバーターが形成され、さらにｐ型チャンネルの
ＴＦＴ４３とｎ型チャンネルのＴＦＴ４４からなるＣＭ
ＯＳインバーターで他方のインバーターが形成されてい
る。ｎＭＯＳトランジスタ４１とｎ型チャンネルのＴＦ
Ｔ４４のソースにはそれぞれ接地電圧が供給される。ｎＭＯＳトランジスタ４１のドレインである主記憶ノー
ド４６には、アクセストランジスタ４５の一方のソース
・ドレイン及びＴＦＴ４３，４４のゲートが接続される
共にＴＦＴ４２のドレインが接続される。ＴＦＴ４３，
４４のドレインである補記憶ノード４７には、ｎＭＯＳ
トランジスタ４１及びＴＦＴ４２のゲートが接続される
。ｐ型チャンネルのＴＦＴ４２，４２のソースには電源
電圧Ｖｃｃが供給される。補記憶ノード４７には、アク
セストランジスタは接続されない。アクセストランジス
タ４５の他方のソース・ドレインは、データの転送に用
いられるビット線ＢＬに接続され、そのゲートは、行選
択用のワード線ＷＬに接続される。

【００２４】このような回路構成の本実施例は、第３の
実施例と比較して、抵抗素子がｐ型チャンネルのＴＦＴ
４２に置換された構造となっているが、ビット線ＢＬを
駆動する側のｎＭＯＳトランジスタ４１側のインバータ
ーとＴＦＴ側のＣＭＯＳインバーターとは、第１の実施
例と同様、その入出力特性が非対称とされる。従って、
ドライブトランジスタとアクセストランジスタのレシオ
を大きくする必要がないため、電源電圧Ｖｃｃの低電圧
化やセルサイズの縮小化が可能となり、さらに、チップ
上に形成すべきバルクのＭＯＳトランジスタも２個で済
むため、大幅なセルサイズの縮小化が可能となる。

【００２５】〔第５の実施例〕本実施例は、第１の実施
例の変形例であり、図８に示す構成を有する。図８に示
すように、本実施例の半導体メモリのメモリセル５０は
、ｎＭＯＳトランジスタ５１と負荷用のポリシリコン薄
膜トランジスタであるｐ型チャンネルのＴＦＴ５２で一
方のインバーターが形成され、このインバーターと非対
称な入出力特性を有するインバーターは、第１の実施例
と同様に、ｐ型チャンネルのＴＦＴ５３と抵抗５４から
なる。ソースに接地電圧が供給されるｎＭＯＳトランジ
スタ５１のドレインである主記憶ノード５６には、アク
セストランジスタ５５の一方のソース・ドレイン及びＴ
ＦＴ５３のゲートが接続される共にＴＦＴ５２のドレイ
ンが接続される。負荷用のＴＦＴ５２，５３のソースに
は電源電圧Ｖｃｃが供給される。その負荷用のＴＦＴ５
３のドレインである補記憶ノード５７には、ｎＭＯＳト
ランジスタ５１及びＴＦＴ５２のゲートが接続されると
共に抵抗５４の一端が接続される。この補記憶ノード５
７には、アクセストランジスタは接続されず、抵抗５４
の他端には接地電圧が供給される。アクセストランジス
タ５５の他方のソース・ドレインは、データの転送に用
いられるビット線ＢＬに接続され、そのゲートは、行選
択用のワード線ＷＬに接続される。

【００２６】このような回路構成の本実施例は、第１の
実施例と比較して、負荷用の抵抗素子がｐ型チャンネル
のＴＦＴ５２に置換された構造とされ、同様にビット線
ＢＬを駆動する側のｎＭＯＳトランジスタ５１側のイン
バーターと、ＴＦＴ５３及び抵抗５４側のＣＭＯＳイン
バーターとは、その入出力特性が非対称とされる。従っ
て、ドライブトランジスタとアクセストランジスタのレ
シオを大きくする必要がないため、電源電圧Ｖｃｃの低
電圧化やセルサイズの縮小化が可能となり、さらに、チ
ップ上に形成すべきバルクのＭＯＳトランジスタも２個
で済むため、大幅なセルサイズの縮小化が可能となる。

【００２７】〔第６の実施例〕本実施例は、第１の実施
例の変形例であり、図９に示す構成を有する。図９に示
すように、本実施例の半導体メモリのメモリセル６０は
、ｎＭＯＳトランジスタ６１とｐＭＯＳトランジスタ６
２で一方のインバーターが形成され、このインバーター
と非対称な入出力特性を有するインバーターは、ｐＭＯ
Ｓトランジスタ６３と抵抗６４からなる。ソースに接地
電圧が供給されるｎＭＯＳトランジスタ６１のドレイン
である主記憶ノード６６には、アクセストランジスタ６
５の一方のソース・ドレイン及びｐＭＯＳトランジスタ
６３のゲートが接続される共にｐＭＯＳトランジスタ６
２のドレインが接続される。負荷用のｐＭＯＳトランジ
スタ６２，６３のソースには電源電圧Ｖｃｃが供給され
る。その負荷用のｐＭＯＳトランジスタ６３のドレイン
である補記憶ノード６７には、ｎＭＯＳトランジスタ６
１及びｐＭＯＳトランジスタ６２のゲートが接続される
と共に抵抗６４の一端が接続される。この補記憶ノード
６７には、アクセストランジスタは接続されず、抵抗６
４の他端には接地電圧が供給される。アクセストランジ
スタ６５の他方のソース・ドレインは、データの転送に
用いられるビット線ＢＬに接続され、そのゲートは、行
選択用のワード線ＷＬに接続される。

【００２８】このような回路構成の本実施例は、第１の
実施例と比較して、ＴＦＴが使用されない構造とされる
が、一対のインバーターの入出力特性が非対称とされて
、ドライブトランジスタとアクセストランジスタのレシ
オを大きくする必要がないため、電源電圧Ｖｃｃの低電
圧化やセルサイズの縮小化が可能となる。

【００２９】〔第７の実施例〕本実施例は、第１の実施
例の変形例であり、図１０に示す構成を有する。図１０
に示すように、本実施例の半導体メモリのメモリセル７
０は、ｎＭＯＳトランジスタ７１と抵抗７２で一方のイ
ンバーターが形成され、このインバーターと非対称な入
出力特性を有するインバーターは、ｐＭＯＳトランジス
タ７３と抵抗７４からなる。ソースに接地電圧が供給さ
れるｎＭＯＳトランジスタ７１のドレインである主記憶
ノード７６には、アクセストランジスタ７５の一方のソ
ース・ドレイン及びｐＭＯＳトランジスタ７３のゲート
が接続される共に抵抗７２の一端が接続される。負荷用
のｐＭＯＳトランジスタ７３のソース及び抵抗７２の他
端には、電源電圧Ｖｃｃが供給される。その負荷用のｐ
ＭＯＳトランジスタ７３のドレインである補記憶ノード
７７には、ｎＭＯＳトランジスタ７１のゲートが接続さ
れると共に抵抗７４の一端が接続される。この補記憶ノ
ード７７には、アクセストランジスタは接続されず、抵
抗７４の他端には接地電圧が供給される。アクセストラ
ンジスタ７５の他方のソース・ドレインは、データの転
送に用いられるビット線ＢＬに接続され、そのゲートは
、行選択用のワード線ＷＬに接続される。

【００３０】このような回路構成の本実施例も、第６の
実施例と同様に、ＴＦＴが使用されない構造とされるが
、一対のインバーターの入出力特性が非対称とされて、
ドライブトランジスタとアクセストランジスタのレシオ
を大きくする必要がないため、電源電圧Ｖｃｃの低電圧
化やセルサイズの縮小化が可能となる。

【００３１】

【発明の効果】本発明のスタティック型半導体メモリは
、上述のように、高集積化が可能な一本のビット線のみ
が各メモリセルに接続され、さらにそのメモリセルのフ
リップフロップ回路では、入出力特性が互いに異なるイ
ンバーターが用いられる。このため、従来例のようにド
ライブトランジスタとアクセストランジスタのレシオを
大きくする必要がないため、電源電圧Ｖｃｃの低電圧化
やセルサイズの縮小化が可能となり、さらに、入出力特
性を異なるインバーターを得る構成として、薄膜トラン
ジスタを用いた場合では、チップ上に形成すべきバルク
のＭＯＳトランジスタの個数も低減できることから、大
幅なセルサイズの縮小化が可能となる。

【図面の簡単な説明】

【図１】本発明のスタティック型半導体メモリの第１の
実施例のメモリセルの回路図である。

【図２】上記第１の実施例のメモリセルの読み出し時の
フリップフロップ回路を構成する各インバーターの入出
力特性を示す図である。

【図３】上記第１の実施例のメモリセルに“１”を書き
込む時のフリップフロップ回路の各インバーターの入出
力特性を示す図である。

【図４】上記第１の実施例のメモリセルに“０”を書き
込む時のフリップフロップ回路の各インバーターの入出
力特性を示す図である。

【図５】本発明のスタティック型半導体メモリの第２の
実施例のメモリセルの回路図である。

【図６】本発明のスタティック型半導体メモリの第３の
実施例のメモリセルの回路図である。

【図７】本発明のスタティック型半導体メモリの第４の
実施例のメモリセルの回路図である。

【図８】本発明のスタティック型半導体メモリの第５の
実施例のメモリセルの回路図である。

【図９】本発明のスタティック型半導体メモリの第６の
実施例のメモリセルの回路図である。

【図１０】本発明のスタティック型半導体メモリの第７
の実施例のメモリセルの回路図である。

【符号の説明】

１１，２１，３１，４１，５１，６１，７１…ｎＭＯＳ
トランジスタ１２，１４，２２，２３，３２，５４，６４，７２，７
４…抵抗１３，３３，４２，４３，５２，５３…ｐ型チャンネル
のＴＦＴ２４，３４，４４…ｎ型チャンネルのＴＦＴ１５，２５
，３５，４５，５５，６５，７５…アクセストランジス
タ１６，２６，３６，４６，５６，６６，７６…主記憶ノ
ード１７，２７，３７，４７，５７，６７，７７…補記憶ノ
ード

Claims

【特許請求の範囲】

【請求項１】　　互いに入出力特性の異なる一対のイン
バーターからなるフリップフロップ回路とアクセストラ
ンジスタによりメモリセルが構成され、上記フリップフ
ロップ回路の一方のデータ入出力端子に上記アクセスト
ランジスタを介して一本のビット線が接続されているこ
とを特徴とするスタティック型半導体メモリ。