JPH04219815A - 周辺マスメモリサブシステム - Google Patents

周辺マスメモリサブシステム

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JPH04219815A
JPH04219815A JP3069318A JP6931891A JPH04219815A JP H04219815 A JPH04219815 A JP H04219815A JP 3069318 A JP3069318 A JP 3069318A JP 6931891 A JP6931891 A JP 6931891A JP H04219815 A JPH04219815 A JP H04219815A
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ダニエル・カルト
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フイリツプ・シユルク
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パトリスイア・ジヤコミニ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は周辺マスメモリサブシス
テムに係る。より詳細には、本発明は該サブシステムの
ハードウェア及びマイクロソフトウェアアーキテクチャ
に係り、あらゆる型の情報処理システムに適用可能であ
る。
【０００２】
【従来の技術】情報処理システムが少なくとも１つのセ
ントラルプロセッサ及び該プロセッサが接続された１つ
の主記憶装置から形成される少なくとも１つの中央処理
装置即ちセントラルホストと、複数の周辺装置と、主記
憶装置と種々の周辺装置との間のデータ交換の制御を確
保する少なくとも１つの入出力プロセッサとから構成さ
れることは知られている。
【０００３】種々のコントロールユニット即ちコントロ
ーラが種々の周辺装置に関連付けられており、セントラ
ルホストと種々のコントローラに関連付けられる周辺装
置との間のデータの物理的転送を確保する。
【０００４】一般に、同一の地理的位置において情報処
理システムを構成する全機能エレメントは、これらのエ
レメントを担持する種々のボードとその電源との間のデ
ータ転送を確保する同一の並列バスに接続されている。
【０００５】現在最も汎用されているバスはＭｕｌｔｉ
ｂｕｓ　ＩＩ（Ｉｎｔｅｌ社の登録商標）である。その
アーキテクチャはＩｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃ
ｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇ
ｉｎｅｅｒｓ　（ＩＥＥＥ）規格１２９６により規格化
された並列型の主バスを中心に構築される。
【０００６】最も頻用されている周辺装置としては回転
磁気ディスクメモリ又は光ディスクメモリのようなマス
メモリがある。マスメモリは非常に大量の情報を保存し
且つ比較的迅速に情報にアクセスすることができるので
、非常に広く使用されている。その平均アクセス時間は
約２０〜２５ミリ秒である。市販の最高性能のディスク
メモリの容量は１ギガバイトを越える。
【０００７】マスメモリとしては、半導体メモリを使用
する電子メモリ又は電子ディスク（又はソリッドステー
トディスク）として知られるメモリが現在開発中である
。そのアクセス時間は１ミリ秒（即ち最高性能の回転デ
ィスクメモリのアクセスタイムの数十分の１）を大幅に
下回り、回転部分を備えない。しかしながら、その単位
記憶容量コストは高く、磁気ディスクメモリの約２０倍
である。もっとも、エレクトロニックメモリの単位記憶
容量コストは回転磁気ディスクメモリよりも著しく迅速
に低下しつつあり、このコストは数年以内に等しくなる
だろうと考えられる。したがって、情報処理システムの
周辺装置として回転磁気ディスクメモリとソリッドステ
ートディスクとを同時に使用すると有用であると考えら
れる。
【０００８】
【発明が解決しようとする課題】情報処理システムの構
造はますます複雑になっており、ますます多数のエレメ
ントが必要になっている。更に、このようなシステムに
より処理すべきデータ量は極めて甚大であり、システム
のセントラルプロセッサにより処理する前に多数のマス
メモリを使用してこれらのデータを保存する必要がある
。その結果、このようなシステム全体を中央処理装置に
より管理するのは著しく複雑である。
【０００９】したがって、夫々システムのエレメントの
一部、特に周辺装置を管理する複数のサブシステムのレ
ベルに、情報処理システムを構成するエレメントアセン
ブリに管理を分散させることが望ましい。
【００１０】本発明の目的は明確には、セントラルユニ
ットの代わりにセントラルユニットからマスメモリへの
データの転送のみならずマスメモリへの情報の読み書き
を管理する周辺マスメモリサブシステムを提供すること
である。
【００１１】このようなサブシステムはできるだけ使用
し易く且つ高性能でなければならない。
【００１２】更に、データへのアクセスは完全に保護さ
れなければならず、即ち一部又は全体の故障時であろう
と、システムのエレメントの全体又は一部の保守のため
のダウン時間であろうと状況に関係なく、サブシステム
により管理されるマスメモリに含まれる任意のデータに
常にアクセスできなければならない。
【００１３】換言するならば、セントラルホストはサブ
システムがマスメモリを実際にどのように管理するかを
気遣う必要なく、サブシステム又はマスメモリに影響し
得る誤動作とは無関係に、サブシステムにより管理され
るマスメモリに含まれる任意のデータにアクセスできな
ければならない。これはホストにとってデータの可用性
を規定する。
【００１４】
【課題を解決するための手段】このために、本発明の周
辺マスメモリサブシステムはＭｕｌｔｉｂｕｓ　ＩＩ型
の２つの並列バスを中心に構築されたモジュラーハード
ウェアアーキテクチャにしたがって構成され、種々の型
のハードウェアエレメント（ロジックボード）の数は著
しく少ない。これらのハードウェアエレメントは相互に
同形の部分を有しており、これらの種々のハードウェア
エレメントに搭載されたマイクロソフトウェアアーキテ
クチャは同様にモジュラー型であり、所定のハードウェ
アエレメントに夫々搭載される複数の機能サブアセンブ
リを含み、マイクロソフトウェアアーキテクチャのサブ
アセンブリはマイクロソフトウェアモジュールから形成
され、モジュールの一部はサブアセンブリ間で共通であ
る。
【００１５】
【作用】本発明によると、少なくとも１つのセントラル
ホストを含む情報処理システムに属しており、少なくと
も１つのマスメモリを制御するように構成され且つ独立
電源と、第１及び／又は第２の並列型バスに接続された
複数の構造（ハードウェア＋マイクロソフトウェア）エ
レメントとを夫々有する２つのコントロールユニットを
含む周辺マスメモリサブシステムは、ホストのコマンド
を実行すると共にマスメモリの状態変化をホストに知ら
せるように構成されており、各々が各々のコントロール
ユニットの各々の構造エレメントに固有であり且つ該エ
レメントのハードウェア構造に搭載される複数の機能マ
イクロソフトウェアサブアセンブリから形成されるマイ
クロソフトウェアアーキテクチャを含むことを特徴とす
る。
【００１６】
【実施例】本発明のその他の特徴及び利点は添付図面に
関する以下の詳細な説明に明示される。
【００１７】図１は本発明の周辺マスメモリサブシステ
ムの第１の実施態様ＰＳＳ１を示す。
【００１８】サブシステムＰＳＳ１は例えば２つのセン
トラルホストＨ１及びＨ２を含むより大型の情報処理シ
ステムに属する。
【００１９】サブシステムＰＳＳ１は好ましくは２つの
同一のコントロールユニット、即ち図１の左側のＵＣ１
と右側のＵＣ２とを含む。
【００２０】サブシステムＰＳＳ１のハードウェアアー
キテクチャは好ましくはＭｕｌｔｉｂｕｓ　ＩＩ型の相
互に並列な２つの同形のバスＢ１及びＢ２の周囲に構築
され、該バスは相互に完全に正対する中心ゾーンと、相
互に正対しない２つの側部ゾーンとを有する。
【００２１】２つのコントロールユニットＵＣ１及びＵ
Ｃ２は厳密に同形であり、対称面ＰＳに関して相互に対
称である。
【００２２】第１のコントロールユニットＵＣ１は第１
の電源ＡＬＩＭ１により電気エネルギを供給され、バッ
テリＢＡＴ１により構成される第１の緊急電源手段に接
続されている。
【００２３】同様に、第２のコントロールユニットＵＣ
２は第１の電源から独立した第２の電源ＡＬＩＭ２によ
り給電され、第２の緊急電源ＢＡＴ２に接続されている
。
【００２４】第１のコントロールユニットＵＣ１は以下
の構造エレメント、即ち第１のセントラルプロセッサＰ
Ｒ１と、ソリッドステートディスクユニットＤＥ１と、
ホストアダプタＨＡ１、マスメモリ（マスメモリは６つ
のディスクメモリＤ１〜Ｄ６を有するバンクＢＭＤ１か
ら形成される）アダプタ（本明細書中では簡単にするた
めにディスクアダプタと呼称する）ＤＡ１と、バックア
ップディスクメモリＭＳＤ１と、キャッシュメモリＣＡ
１を含み、１つの構造エレメントはハードウェア構造と
この構造に搭載されたマイクロソフトウェアサブアセン
ブリとの組み合わせとして規定される。
【００２５】。
【００２６】同様に、第２のコントロールユニットＵＣ
２は第２のセントラルプロセッサＰＲ２と、第２のソリ
ッドステートディスクユニットＤＥ２と、ホストアダプ
タＨＡ２と、第２のディスクアダプタＤＡ２と、第２の
バックアップディスクメモリＭＳＤ２と、第２のキャッ
シュメモリＣＡ２とを含む。
【００２７】第１及び第２のディスクアダプタＤＡ１及
びＤＡ２は夫々のリンクＣＳ１及びＣＳ３を介してディ
スクメモリバンクＢＭＤ１に接続されている（図１には
６つのディスクメモリ即ちＤ１〜Ｄ６のみを示す）。該
ディスクアダプタは更にリンクＣＳ２及びＣＳ４を介し
て第２のディスクメモリバンクＢＭＤ２（図１には簡単
にするために図示せず）に接続されている。
【００２８】リンクＣＳ１〜ＣＳ４は、Ａｍｅｒｉｃａ
ｎ　Ｎａｔｉｏｎａｌ　Ｓｔａｎｄａｒｄｓ　Ｉｎｓｔ
ｉｔｕｔｅ　（ＡＮＳＩ）及びＩｎｔｅｒｎａｔｉｏｎ
ａｌ　Ｓｔａｎｄａｒｄ　Ｏｒｇａｎｉｚａｔｉｏｎ（
ＩＳＯ）により規格化されたＩＰＩ−２型である。
【００２９】第１のホストアダプタＨＡ１は第１の接続
チャネルＣＥ１により第１のホストＨ１に接続され、第
２の接続チャネルＣＥ２により第２のホストＨ２に接続
されている。
【００３０】同様に、第２のホストアダプタＨＡ２は第
１の連結チャネルＣＥ３により第２のホストＨ２に接続
されており、第２の接続チャネルＣＥ４により第１のホ
ストＨ１に接続されている。
【００３１】この場合、第１及び第２のホストアダプタ
ＨＡ１及びＨＡ２の第１の連結チャネルＣＥ１及びＣＥ
３は第２の連結チャネルＣＥ２及びＣＥ４よりも優先さ
れる。
【００３２】４つの接続チャネルＣＥ１〜ＣＥ４はＡＮ
ＳＩ（及びＩＳＯ）により規格化されたＩＰＩ−３型で
ある。
【００３３】第１のコントロールユニットを構成する全
構造エレメント即ちＰＲ１，ＤＥ１，ＨＡ１，ＤＡ１，
ＭＳＤ１及びＣＡ１は、ハードウェア及び及びマイクロ
ソフトウェアの両面から見て第２のコントロールユニッ
トＵＣ２の対応するエレメント即ちＰＲ２，ＤＥ２，Ｈ
Ａ２，ＤＡ２，ＭＳＤ２及びＣＡ２と同形であり、面Ｐ
Ｓに関して相互に対称に配置されている。
【００３４】６つの構成エレメントＤＥ１，ＤＥ２，Ｐ
Ｒ１，ＰＲ２，ＣＡ１，ＣＡ２は、２つのバスＢ１及び
Ｂ２バスの相互に正対している中心部分でこれらのバス
に同時にに接続されている。
【００３５】第１のコントロールユニットＵＣ１の構成
エレメントＨＡ１及びＤＡ１は第１のバスＢＳ１に接続
され、第２のコントロールユニットＵＣ２の対応するエ
レメントＨＡ２及びＤＡ２は第２のバスＢ２に接続され
ている。
【００３６】第１のバックアップディスクメモリＭＳＤ
１は、ＳＣＳＩ型のリンクＬ１を介して第１のセントラ
ルプロセッサＰＲ１と第２のソリッドステートディスク
ユニットＤＥ２とに接続されている。
【００３７】同様に第２のバックアップディスクメモリ
ＭＳＤ２は、ＳＣＳＩ型のリンクＬ２を介して第２のセ
ントラルプロセッサＰＲ２と第１のソリッドステートデ
ィスクユニットＤＥ１とに接続されている。したがって
、２つのバックアップディスクメモリＭＳＤ１及びＭＳ
Ｄ２は同時に第１及び第２のコントロールユニットＵＣ
１及びＵＣ２からアクセス可能である。
【００３８】２つのバックアップディスクメモリは、電
源ＡＬＩＭ１及びＡＬＩＭ２（図１では簡単にするため
に図示せず）に夫々接続された２つの入力を有するＯＲ
回路により電圧を供給される。
【００３９】図２に示す本発明の周辺マスメモリサブシ
ステムの第２の実施態様ＰＳＳ２は、図１に示した第１
の実施態様ＰＳＳ１の拡張形でより高性能である。該サ
ブシステムは同様に２つのバスＢ１及びＢ２の周囲に構
築されると仮定される。該サブシステムは同様に２つの
同形のコントロールユニットＵＣ１及びＵＣ２を含む。 該コントロールユニットの各々はエレメントＰＲ１，Ｄ
Ｅ１，ＣＡ１，ＭＳＤ１，ＤＡ１及びＨＡ１（ユニット
ＵＣ１）と、ＰＲ２，ＤＥ２，ＣＡ２，ＭＳＤ２，ＤＡ
２及びＨＡ２（ユニットＵＣ２）とを含んでおり、これ
らのエレメントは図１の対応エレメントと全く同一の参
照符号を付し、厳密に同一の役割及び機能を有する。６
つのディスクメモリＤ１〜Ｄ６から構成されるディスク
メモリバンクＢＭＤ１は図１と同様に２つのディスクア
ダプタＤＡ１及びＤＡ２に接続されている。
【００４０】第１のコントロールユニットＵＣ１は、更
にホストアダプタＨＡ３と３つのディスクアダプタＤＡ
３，ＤＡ５，ＤＡ７とを含む。
【００４１】同様に、第２のコントロールユニットＵＣ
２は、更にホストアダプタＨＡ４と３つのディスクアダ
プタＤＡ４，ＤＡ６及びＤＡ８とを含む。
【００４２】ホストアダプタＨＡ１及びＨＡ３と４つの
ディスクアダプタＤＡ１，ＤＡ３，ＤＡ５及びＤＡ７と
はバスＢ２に接続されており、ホストアダプタＨＡ２及
びＨＡ４とディスクアダプタＤＡ２，ＤＡ４，ＤＡ６，
ＤＡ８とはバスＢ１に接続されている。
【００４３】上記の他のエレメント、即ちセントラルプ
ロセッサＰＲ１，ＰＲ２、キャッシュメモリＣＡ１，Ｃ
Ａ２及びソリッドステートディスクユニットＤＥ１，Ｄ
Ｅ２は同時に２つのバスＢ１及びＢ２に接続されている
ことが明らかである。
【００４４】２つのディスクアダプタＤＡ３及びＤＡ４
は、例えば６つのデイスクメモリＤ１１〜Ｄ１６により
構成されるディスクメモリバンクＢＭＤ２に接続されて
いる。
【００４５】同様に、ディスクアダプタＤＡ５及びＤＡ
６とＤＡ７及びＤＡ８とは、夫々例えば６つのディスク
メモリＤ２１〜Ｄ２６及びＤ３１〜Ｄ３６（図２には簡
単にするための図示せず）により構成されるディスクメ
モリバンクＢＭＤ３及びＢＭＤ４に夫々接続されている
。
【００４６】ディスクアダプタに接続されたディスクメ
モリの数が十分に多い場合、コントロールユニットＵＣ
１及びＵＣ２は夫々第１のセントラルプロセッサＰＲ１
及び第２のソリッドステートディスクユニットＤＥ２と
、第２のセントラルプロセッサＰＲ２及び第１のソリッ
ドステートディスクユニットＤＥ１とに夫々接続された
補助バックアップディスクメモリ（例えばＭＳＤ３及び
ＭＳＤ４）を含み得る。
【００４７】本発明の周辺サブシステムは図２に示す以
外のホストアダプタ及びディスクアダプタを含んでもよ
いことが明らかであり、これらの補助ディスクアダプタ
は他の磁気ディスクメモリバンク、例えば光ディスクメ
モリバンク、テープ駆動装置又は磁気光学ディスクメモ
リ等に接続される。換言するならば、本発明の周辺マス
メモリサブシステムは多数の可能な機器構成を含むこと
ができ、多大な記憶容量を有するマスメモリを管理する
ことができる。
【００４８】本発明のサブシステムのディスクメモリは
（ＵＣ１又はＵＣ２のホスト及びディスクアダプタを介
する）デュアルアクセス型であることが理解されよう。 更に、ユニットＵＣ１及びＵＣ２の各々が同形であり且
つ２つのバスＢ１及びＢ２に接続されているため、互換
可能である。その結果、ＵＣ１の構造エレメントの１つ
が（例えば全体又は一部の故障、保守又は移動のために
）使用不能な場合にＵＣ２の対応するエレメントで代替
することができる。同様に、ユニットＵＣ１又はＵＣ２
の一方が使用不能な場合（電源が切断された場合、又は
保守作業中）には他方のユニットで代替する。二重のＭ
ｕｌｔｉｂｕｓ　ＩＩを有する完全に冗長な本発明の周
辺サブシステムの構造（ハードウェア及びマイクロソフ
トウェアの両方）はデータの完全な保護とセントラルホ
ストＨ１のデータ可用性とを確保する。
【００４９】ホストアダプタ（例えばＨＡ１）及びディ
スクアダプタ（例えばＤＡ１）のより詳細なハードウェ
ア構造を図３に示す。アダプタ夫々ＨＡ２〜ＨＡ４及び
ＤＡ２〜ＤＡ８のハードウェア構造はＨＡ１及びＤＡ１
について以下に記載する対応する構造と完全に同形であ
ることが理解されよう。
【００５０】ホストアダプタＨＡ１は、接続チャネルＣ
Ｅ１及びＣＥ２によりセントラルホストＨ１及びＨ２に
接続するための（上記ＩＰＩ−３規格により規定される
型の）インターフェースＩＨ１と、好適態様によると約
５１２〜７６８ＫＢの容量を有するホストバッファメモ
リ（簡単にホストバッファと呼称する）ＭＴＨ１と、ホ
ストアダプタの機能を制御するマイクロプロセッサＭＰ
Ｈ１（例えばＲＩＳＣ型のＡＭＤ　　２９０００マイク
ロプロセッサ）と、マイクロプロセッサＭＰＨ１に関連
するＲＡＭ型メモリであって、例えばホストアダプタＨ
Ａ１に搭載されるマイクロソフトウェアモジュールの種
々の命令を受け取るように構成された１つのＲＡＭ型メ
モリとデータのための１つのＲＡＭ型メモリ（夫々命令
及びデータに充てられるこれらの２つのＲＡＭ型メモリ
は例えば各々２５６Ｋの容量を有する）とから構成され
るＲＡＭ型メモリＲＡＨ１と、バスＢ１を介してホスト
アダプタをコントロールユニットの他のエレメントと接
続するためのマイクロコントローラＭＣＨ１と、上記Ｉ
ＥＥＥ規格１２９６により規定されるＭｕｌｔｉｂｕｓ
　ＩＩバスＢ１との接続用インターフェースであって、
例えば本発明の周辺サブシステムＰＳＳ１，ＰＳＳ２の
他の構成エレメントとメッセージモードで通信するＶＬ
　８２ｃ３８９コプロセッサ（Ｉｎｔｅｌ社製）により
構成されるインターフェースＩＢＨ１とを含む。
【００５１】上記ホストアダプタの全構成エレメントは
マイクロプロセッサＭＰＨ１の内部バスＢＩ１により相
互に通信する。
【００５２】ディスクアダプタＤＡ１のハードウェア構
造はホストアダプタＨＡ１のハードウェア構造と同様で
ある。
【００５３】即ちアダプタＤＡ１は、上記ＩＥＥＥ規格
１２９６により規定されるバスＢ１との接続用接続イン
ターフェースＩＢＤ１と、ディスクメモリＤ１〜Ｄ６に
書き込むべきデータ又は該ディスクメモリに書き込まれ
たデータの読み取りに由来するデータのためのバッファ
メモリ（より簡単にディスクバッファと呼称する）ＭＴ
Ｄ１と、ディスクアダプタのコマンドマイクロプロセッ
サＭＰＤ１と、相互接続用マイクロコントローラＭＣＤ
１と、マイクロプロセッサＭＰＤ１に関連するＲＡＭ型
メモリＲＡＤ１と、接続チャネルＣＳ１及びＣＳ２を介
してディスクメモリバンクＢＭＤ１に接続するためのイ
ンターフェースＩＤ１（このインターフェースは上記Ｉ
ＰＩ−２規格により規定される）とを含む。
【００５４】ホストアダプタ及びディスクアダプタＨＡ
１及びＤＡ１のハードウェア構造は、マザーボード及び
ドーターボードから構成される。
【００５５】即ちホストアダプタＨＡ１は、マザーボー
ドＣＭＨ１とドーターボードＣＦＨ１とを含み、ディス
クアダプタＤＡ１はマザーボードＣＭＤ１とドーターボ
ードＣＦＤ１とを含む。
【００５６】マザーボードＣＭＨ１は上記エレメントＭ
ＴＨ１，ＭＰＨ１，ＲＡＨ１，ＭＣＨ１，ＩＢＨ１を含
み、マザーボードＣＭＤ１はエレメントＭＣＤ１，ＭＴ
Ｄ１，ＲＡＤ１，ＭＰＤ１及びＩＢＤ１を含む。
【００５７】ドーターボードＣＦＨ１はインターフェー
スＩＨ１を含み、ドーターボードＣＦＤ１はインターフ
ェースＩＤ１を含む。
【００５８】２つのマザーボードＣＭＨ１及びＣＭＤ１
は厳密に同形であり、したがってホスト及びディスクア
ダプタＨＡ１及びＤＡ１はドーターボードＣＦＨ１及び
ＣＦＤ１以外は同一のハードウェアを有することが理解
されよう。マザーボードＣＭＨ１，ＣＭＤ１は、Ｍｕｔ
ｉｂｕｓ　ＩＩ型の単一バス（例えばＢ１）に接続でき
るという意味でｍｏｎｏ−Ｍｕｌｔｉｂｕｓ　ＩＩ型で
ある。
【００５９】コントロールユニットＵＣ１の種々の構造
エレメントＰＲ１，ＣＡ１，ＤＥ１のハードウェア構造
を図４に示す。
【００６０】これらのエレメントＰＲ１，ＣＡ１，ＤＥ
１の各々はマザーボード夫々ＣＭＰ１，ＣＭＣ１及びＣ
ＭＤ１と、少なくとも１つのドーターボードＣＦＣ１及
びＣＦＤ１（夫々ＣＡ１及びＤＡ１の場合）とから形成
される。
【００６１】種々のマザーボードＣＭＰ１，ＣＭＣ１及
びＣＭＤ１は同一のハードウェア構造を有する。
【００６２】即ち、マザーボードＣＭＰ１は、いずれも
内部バス５に接続されたハードウェアコンポーネント１
〜８を含み、マザーボードＣＭＣ１は、いずれも内部バ
ス１５に接続されたハードウェアコンポーネント１１〜
１８を含み、マザーボードＣＭＤ１は、いずれも内部バ
ス２５に接続されたハードウェアコンポーネント２１〜
２８を含む。
【００６３】ハードウェアコンポーネント１〜８、１１
〜１８及び２１〜２８は夫々上記順序で相互に同形であ
る。即ち、エレメント１，１１及び２１は相互に同形で
あり、エレメント２，１２，２２は相互に同形であり、
以下同様である。したがって、ハードウェアコンポーネ
ント１１〜１８及び２１〜２８を認識するためには、ハ
ードウェアコンポーネント１〜８について説明すれば十
分である。
【００６４】コンポーネント１及び２はバスＢ１及びＢ
２との通信用インターフェースであり、上記インターフ
ェースＩＢＨ１及びＩＢＤ１と同一型である。
【００６５】２つのコンポーネント３及び４は、バスＢ
１及びＢ２により周辺サブシステムの他の構成エレメン
トと接続するためのマイクロコントローラである。これ
らのマイクロコントローラは、上記マイクロコントロー
ラＭＣＨ１及びＭＣＤ１と同一型の例えばＩｎｔｅｌ　
８０ｃ３２型マイクロコントローラである。
【００６６】コンポーネント６はセントラルプロセッサ
ＰＲ１を構成するコンポーネント全体のコマンドマイク
ロプロセッサである。該マイクロプロセッサはＲＩＳＣ
型のＡＭＤ　　２９００マイクロプロセッサからなり、
したがって、上記マイクロプロセッサＭＰＨ１及びＭＰ
Ｄ１と同形である。
【００６７】コンポーネント７は５１２〜７６８Ｋ（Ｍ
ＴＤ１及びＭＴＨ１に等しい）の容量を有するバッファ
メモリであり、コンポーネント８は図３に関して上述し
たと同一型のメモリ（即ちＲＡＨ１及びＲＡＤ１）と同
一のＲＡＭ型メモリである。したがってコンポーネント
８は、セントラルプロセッサＰＲ１に含まれる種々のマ
イクロソフトウェフモジュールの命令を含む１つのＲＡ
Ｍ型メモリと、マイクロプロセッサ６により処理される
データのための１つのＲＡＭ型メモリとにより構成され
る。
【００６８】マザーボードＣＭＰ１，ＣＭＣ１，ＣＭＤ
１は、ｂｉ−Ｍｕｌｔｉｂｕｓ　ＩＩ型のマザーボード
である。
【００６９】セントラルプロセッサＰＲ１のマザーボー
ドＣＭＰ１は更に、セントラルプロセッサとＤＥ２とを
バックアップディスクメモリＭＳＤ１に接続するリンク
Ｌ１とのインターフェースであるハードウェアコンポー
ネント９を含む。インターフェースはしたがってＩＰＩ
−２規格型である。
【００７０】同様に、ソリッドステートディスクユニッ
トのマザーボードＣＭＤ１は、ＰＲ２及びＤＥ１をＭＳ
Ｄ２に接続するリンクＬ２とのインターフェースを構成
するコンポーネント２９を含む。
【００７１】ソリッドステートディスクユニットＤＥ１
のドーターボードＣＦＤ１はこのユニットのメモリプレ
ーンを構成し、例えばＲＡＭメモリの複数のカラム（カ
ラム１Ｒ１，．．．，１Ｒｊ，．．．，１Ｒｎ）を含む
。
【００７２】このメモリプレーンＣＦＤ１から又は該メ
モリプレーンへの情報（データ及びこれらのデータがメ
モリプレーンＣＭＤ１のＲＡＭの内側で位置付けられる
アドレス）はバスＢＤＡ１を通って輸送され、該バスは
このメモリプレーンのＲＡＭメモリカラム全体に供給す
るに十分な数のブランチに分割している（ソリッドステ
ートディスクユニットが第２のメモリプレーンを含む場
合、該ユニットはＢＤＡ１と同一型のバスにより第１の
ドーターボードＣＦＤ１に接続された第２のドーターボ
ードＣＦＤ２により構成される）。
【００７３】キャッシュメモリＣＡ１のドーターボード
ＣＦＣ１はドーターボードＣＦＤ１と同一である。
【００７４】このドーターボードＣＦＣ１はキャッシュ
メモリＣＡ１のメモリプレーンを含んでおり、複数の並
列ＲＡＭ型カラム２Ｒ１，　　．．．，　　２Ｒｊ，　
　．．．，　　２Ｒｎにより構成され、これらの列の組
はバス（データ及びアドレスバス）ＢＤＡ２によりマザ
ーボードＣＭＣ１のバッファメモリ１７に接続されてい
る。
【００７５】したがって本発明の周辺サブシステムのハ
ードウェアアーキテクチャは、一般にホストアダプタ及
びディスクアダプタのマザーボードと、セントラルプロ
セッサ、キャッシュメモリ及びソリッドステートディス
クユニットのマザーボードとの単に２つの型のマザーボ
ードの周囲に構築されることが明らかである。これらの
エレメントの各々により確保される機能にしたがって異
なる型の１以上のドーターボードがこれらの２つの型の
マザーボードの各々に関連付けられる。
【００７６】この非常に簡単な構造は、Ｍｕｌｔｉｂｕ
ｓ　ＩＩ型の一方及び／又は他方のバスに接続されたエ
レメント全体が同一のボードホルダマガジンの内側に配
置されている点と相俟って非常に経済的である。更に、
製造中に極めて迅速に組み立てることができる。
【００７７】図５について説明すると、本発明の周辺サ
ブシステムのマイクロソフトウェアアーキテクチャＡＭ
Ｌは５つの主なマイクロソフトウェアサブアセンブリＰ
，Ｈ，Ｄ，Ｃ，Ｓを含み、該サブアセンブリはＰＲ１，
ＨＡ１（ＨＡ２〜ＨＡ４），ＤＡ１（ＤＡ２〜ＤＡ８）
，ＣＡ１（ＣＡ２）及びＤＥ１（ＤＥ２）のハードウェ
ア構造に夫々搭載されている。
【００７８】各サブアセンブリは夫々特定の機能を有す
る所定数のモジュールから構成される。所定のモジュー
ルはサブアセンブリ間で共通である。
【００７９】同一のサブアセンブリのモジュールは、Ｒ
ＡＭメモリに配置された共通メモリゾーン（例えばＲＡ
Ｈ１，ＲＡＤ１，８，１８，２８）により又は相互間の
直接呼出しにより相互に通信する。
【００８０】異なるサブアセンブリに属するモジュール
は、ＭｕｌｔｉｂｕｓＩＩを規定するＩＥＥＥ規格によ
り規定されるようなＭｕｌｔｉｂｕｓＩＩメッセージに
より相互に通信し、これらのメッセージはデータについ
ては請求メッセージであり、要求、応答及び通告につい
ては非請求メッセージである。
【００８１】図５に示す５つのマイクロソフトウェアサ
ブアセンブリ以外に、全ハードウェア構造に共通し且つ
該ハードウェア構造の各々に含まれるマイクロコントロ
ーラ（即ちマイクロコントローラＭＣＨ１，ＭＣＤ１，
３，４，１３，１４，２３，２４）に関連するの別のサ
ブアセンブリが存在する。このマイクロソフトウェアサ
ブアセンブリを参照符号ＭＩＣで示す。該サブアセンブ
リは以下のモジュールを含む。
【００８２】構造エレメントＨＡ１〜ＧＡ４，ＤＡ１〜
ＤＡ８，ＰＲ１，ＰＲ２，ＣＡ１，ＣＡ２，ＤＥ１，Ｄ
Ｅ２の各々のハードウェアコンポーネント全体を初期化
するように構成されたモジュールｍ１。この初期化はよ
り詳細には２つのコントロールユニットＵＣ１及びＵＣ
２の電源投入時のこれらのハードウェアコンポーネント
の種々の試験に関係する。これらの試験は英語の頭文字
ＢＩＳＴ及びＢＯＯＴとして実際によく知られている。
【００８３】２つのコントロールユニットの電源投入時
に種々のハードウェア構造の相互接続に関係し且つＭｕ
ｌｔｉｂｕｓ　ＩＩに関する上記ＩＥＥＥ規格１２９６
により規定される接続用モジュールｍ２（英文用語ｉｎ
ｔｅｒｃｏｎｎｅｃｔ　ｓｐａｃｅとして知られる）。
【００８４】コントロールユニットの各々を２つの電源
ＡＬＩＭ１及びＡＬＩＭ２に接続する規格化ＲＳ　　２
３２型のワイヤリンク（これらのリンクは図１、図２及
び図３では簡単にするために図示せず）の管理のための
モジュールｍ３。
【００８５】サブアセンブリＨは以下のモジュールを含
む。
【００８６】モジュールＭ０はホストアダプタのオペレ
ーティングシステムに係る。以下に示すように、このモ
ジュールＭ０はサブアセンブリＰ，Ｈ，Ｄ，Ｃ，Ｓに共
通である。このモジュールは、一方から他方への通行を
確保することにより夫々が帰属するサブアセンブリ（こ
の場合Ｈ）を構成する種々のモジュール間の連係作業を
組織する。
【００８７】サブアセンブリＰ，Ｈ，Ｄ，Ｃ，Ｓに共通
の情報（データ、アドレス）の転送を管理するためのモ
ジュールＭ１。該モジュールはＭｕｌｔｉｂｕｓ　ＩＩ
バス（Ｂ１，Ｂ２）の一方又は他方を介してこのモジュ
ールが搭載されているハードウェアエレメント（この場
合Ｈ）から他のエレメントへの情報の転送を確保する。
【００８８】ホストアダプタＨＡ１のホストインターフ
ェースＩＨ１の管理のためのモジュールＭ２。このモジ
ュールは全ホストアダプタＨＡ１〜ＨＡ８に共通である
ことが理解されよう。
【００８９】メモリＲＡＨ１の命令ＲＡＭに含まれるコ
マンドスタックの管理のためのモジュールＭ３。該モジ
ュールは他のサブアセンブリＨ，Ｄ，Ｓに共通である。
【００９０】ホストＨ１によりコントロールユニットＵ
Ｃ１及びＵＣ２にアドレスされるコマンドを実行するた
めのモジュールＭ４。
【００９１】例えばセントラルホストＨ１からバンクＢ
ＭＤ１のディスクメモリへのコマンドを受け取り、これ
らのコマンドをディスクアダプタＤＡ１に経路指定する
モジュールＭ５。
【００９２】ホストアダプタのハードウェアコンポーネ
ントの一方又は他方にエラーが検出されたときに再始動
及びエラー処理するためのモジュールＭ６。このモジュ
ールはサブアセンブリＨ，Ｄ及びＳに共通である。
【００９３】例えばサンプリングを実施する監視及び管
理モジュールＭ７は、モジュールｍ２（上述）との接続
、例えばホストアダプタが属するコントロールユニット
の電源が切断した場合にコンテキストの救済、テーブル
初期化等を確保する。このモジュールはサブアセンブリ
Ｈ，Ｄ及びＳに共通である。
【００９４】ホストバッファメモリＭＴＨ１の管理のた
めのモジュールＭ１０。
【００９５】ホストアダプタＤＡ１に搭載されるサブア
センブリＤは、上記に規定したモジュールＭ０と、同様
に上記に規定したＭｕｌｔｉｂｕｓ　ＩＩ転送管理用モ
ジュールＭ１と、上記に規定したコマンドスタックの管
理のためのモジュールＭ３と、上記に規定したバッファ
メモリＭＴＤ１の管理のためのモジュールＭ１０と、上
記に規定した再始動及びエラー処理モジュールＭ６と、
上記に規定した監視及び管理モジュールＭ７と、セント
ラルホストからバンクＢＭＤ１のディスクメモリの一方
又は他方へのコマンドを翻訳するためのモジュールＭ９
とを含む。
【００９６】ソリッドステートディスクユニットＤＥ１
及びＤＥ２のマイクロソフトウェアサブアセンブリＳは
、マイクロソフトウェアサブアセンブリＤと厳密に同一
である。
【００９７】キャッシュメモリＣＡ１，ＣＡ２のマイク
ロソフトウェアサブアセンブリＣは、モジュールＭ０（
上記）と、Ｍｕｌｔｉｂｕｓ　ＩＩバスの一方又は他方
を経る情報の転送を管理するためのモジュールＭ１（上
記）と、キャッシュメモリＣＡ１，ＣＡ２に含まれるテ
ーブルを管理するためのモジュールＭ１１とを含む。
【００９８】２つのセントラルプロセッサＰＲ１及びＰ
Ｒ２の各々に搭載されるマイクロソフトウェアサブアセ
ンブリＰは、オペレーティングシステムに関するモジュ
ールＭ０（上記）と、Ｍｕｌｔｉｂｕｓ　ＩＩ転送を管
理するためのモジュールＭ１（上記）と、対応するコン
トロールユニット（ＵＣ１，ＵＣ２）の初期化モジュー
ルＭ１２と、２つのコントロールユニット間の通信用モ
ジュールであって、特に一方のコントロールユニットの
構造エレメントの１つが使用不能の場合にこれらの２つ
のコントロールユニット間で情報交換を設定するように
構成されたモジュール（このとき、他方のユニットの対
応する構造エレメントは使用不能なエレメントにより通
常実施されるオペレーションを実行するように構成され
る）Ｍ１３と、電源ＡＬＩＭ１（ＡＬＩＭ２）と本発明
の周辺サブシステムの保守を担当するオペレータに用意
された保守盤とを管理するためのモジュールＭ１４と、
電源が切断された場合に対応するコントロールユニット
全体のコンテキストを救済するためのモジュールＭ１６
と、電源が切断され、前記モジュールＭ１６により対応
する救済が行われた後にソリッドステートディスクユニ
ットＤＥ１，ＤＥ２の書き込み又は読み取りオペレーシ
ョンを再始動するためのモジュールＭ１７と、バックア
ップディスクメモリＭＳＤ１（ＭＳＤ２）とこれに関連
するセントラルプロセッサ（即ちＰＲ１）との間のイン
ターフェースを管理するためのモジュールＭ１８とを含
む。
【００９９】上記マイクロソフトウェアサブアセンブリ
の各々がどのように作動するか、及び該サブアセンブリ
を構成するこれらのモジュールの各々が他のモジュール
との関連でどのように作用するかについては、ディスク
メモリバンクＢＭＤ１及びキャッシュメモリＣＡ１，Ｃ
Ａ２の内側のオペレーションに関する特に図７Ａ及び図
７Ｂ並びに図８Ａ及び図８Ｂと共に以下の説明から良く
理解されよう。
【０１００】まず最初にセントラルプロセッサＰＲ１（
ＰＲ２）のサブアセンブリＰの役割を大まかに説明しよ
う。
【０１０１】２つのセントラルプロセッサＰＲ１及びＰ
Ｒ２は、コントロールユニットＵＣ１及びＵＣ２の各々
に属する種々のハードウェアエレメントの夫々親装置で
ある。該セントラルプロセッサは、夫々に割り当てられ
た機能を実行できるように種々のエレメントＨＡ１〜Ｈ
Ａ８，ＤＡ１〜ＤＡ８，ＤＥ１，ＤＥ２，ＣＡ１，ＣＡ
２の実行プログラムを内側にロードする。当然のことな
がら、これらのプログラムの実行は上記機能サブアセン
ブリＨ，Ｄ，Ｃ，Ｓに対応する。プロセッサＰＲ１及び
ＰＲ２は、例えばバックアップ回転ディスクメモリＭＳ
Ｄ１及びＭＳＤ２に保存されたこれらのプログラムを探
索する。その場合、これらのバックアップメモリはデュ
アル機能、即ちまず第１にアダプタＤＡ１，ＤＡ２等が
使用不能な場合に、まだ保存されずにバンクＢＭＤ１，
ＢＭＤ２等の回転ディスクメモリへの書き込みを待機し
ている情報をバックアップする機能と、第２に上記実行
プログラムを保存する機能とを有する。しかしながらこ
れらのプログラムは、プロセッサＰＲ１及びプロセッサ
ＰＲ２の両方に接続されたシステムディスクメモリと呼
称される特別のディスクメモリに保存され得る。以下の
説明では、バックアップ回転ディスクメモリＭＳＤ１及
びＭＳＤ２もシステムディスクメモリの役割を果すと仮
定する。
【０１０２】本発明の周辺マスメモリサブシステムの初
期設定は以下のように行われる。
【０１０３】各コントロールユニット（ＵＣ１，ＵＣ２
）は電源を入れると自動的にブートロードされるように
構成されている。ブートロード（即ちコントロールユニ
ットを含む構造エレメントのハードウェア構造の各々に
おける種々のマイクロソフトウェアサブアセンブリの実
行）は、（バックアップディスクメモリがシステムディ
スクメモリの役割を果すため）バックアップディスクメ
モリ中のファイルから行われる。初期設定は順次以下の
オペレーションの実行を含む。
【０１０４】ハードウェア構造の各々についてマイクロ
コントローラＭＣＨ１，ＭＣＤ１，３，４，１３，１４
，２３，２４はモジュールｍ１の命令を実行し、そのハ
ードウェアコンポーネントを初期設定する。
【０１０５】この間ＰＲ１のハードウェア構造は、ディ
スクメモリＭＳＤ１からブートロードされ、他の構造エ
レメントの他のハードウェア構造はそれ自体のマイクロ
ソフトウェアサブアセンブリがロードされるのを待機す
る。換言するならば、セントラルプロセッサＰＲ１はモ
ジュールＭ０，Ｍ１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５
，Ｍ１６及びＭ１７によりＲＡＭメモリ８にロードされ
る。
【０１０６】次にプロセッサＰＲ１は、コントロールユ
ニットＵＣ１を構成する他のハードウェア構造の各々に
ローディングコードを送る。次に該プロセッサは、Ｍｕ
ｌｔｉｂｕｓ　ＩＩ型の２つのバスの一方又は他方を介
して該ハードウェア構造に対応するマイクロソフトウェ
アサブアセンブリ（プロセッサがバックアップディスク
メモリＭＳＤ１中で探索し、例えばそのバッファメモリ
７中に保存しておいたサブアセンブリ）を送る。
【０１０７】エレメント（ＤＥ１，ＣＡ１，ＨＡ１，Ｄ
Ａ１）の各々は、該エレメントに含まれるマイクロコン
トローラによりモジュールｍ０，ｍ１，ｍ２，ｍ３の各
々を実行することによりそのハードウェアコンポーネン
トを初期設定する。次に、該エレメントは実行しようと
するマイクロソフトウェアサブアセンブリを含む種々の
モジュールをロードする。
【０１０８】システムディスクメモリとしての機能にお
いてバックアップディスクメモリが何らかの理由でセン
トラルプロセッサＰＲ１によりアクセス不能な場合、こ
のセントラルプロセッサは他方のコントロールユニット
ＵＣ２のセントラルプロセッサＰＲ２によりロードされ
る。いったんロードされると、ＰＲ１は、ＵＣ２のシス
テムディスクメモリとして機能する他方のディスクメモ
リＭＳＤ２中でコントロールユニットＵＣ１の構造エレ
メントのマイクロソフトウェアサブアセンブリをロード
するためのファイルを探索する。
【０１０９】コントロールユニットのハードウェア構造
の各々が該ハードウェア構造に対応するマイクロソフト
ウェアサブアセンブリを含む全モジュールをロードされ
るや否や、こうして形成された構造エレメントは該エレ
メントに割り当てられた機能を実行することができる。
【０１１０】マイクロソフトウェアサブアセンブリがど
のように作動するかをよく理解するためには、バンク（
例えばＢＭＤ１）のディスクメモリ内に情報を書き込む
オペレーションがＨＡ１，ＤＡ１及びＣＡ１にロードさ
れるサブアセンブリＨ，Ｄ及びＣを含むマイクロソフト
ウェアモジュールの各々によりどのように実施されるか
を示す図７Ａ及び図７Ｂをまず参照されたい。
【０１１１】図６も参照することができ、同図は、ＨＡ
１及びＤＡ１に搭載されるソフトウェアサブアセンブリ
のモジュールが相互にどのように機能するかを示すと共
に、データブロックがバンクＢＭＤ１（又はＢＭＤ２等
）のディスクメモリの１つとキャッシュメモリＣＡ１（
ＣＡ２）との両方で読み取られるときにこれらのモジュ
ールの各々により実施される種々のオペレーションを示
す。
【０１１２】データブロックがＢＭＤ１のディスクメモ
リＤ１〜Ｄ６の１つ及びキャッシュメモリＣＡ１で読み
取られる時に関連する種々のオペレーションを説明する
前に、情報がディスクメモリにどのように書き込まれる
か、及びキャッシュメモリの役割についてまず説明する
ことが肝要である。
【０１１３】データブロックをディスクメモリの磁気デ
ィスクに書き込むために、ディスクメモリは各々同一の
長さを有するセクタに分割されている。これは固定フォ
ーマットメモリとして知られるディスクメモリで現在一
般に使用されている。種々のセクタはすべて同一のバイ
ト数（例えば５１２Ｋ）を有する。各セクタにはヘッダ
、データブロック及びフッタが順次書き込まれる。ヘッ
ダは磁気ディスクのトラック上のセクタでヘッダが位置
する物理的位置に情報を含み、フッタはデータの完全性
を確認するための情報を含み、このセクタに記録される
全バイトが正しいか否かを確認する。情報書き込みのた
めのこのようなセクタ構成及びセクタ内の分配は非常に
よく知られており、従来のディスクメモリで広く使用さ
れている。本発明の周辺サブシステムでもこの書き込み
構成をソリッドステートディスクユニットＤＥ１及びＤ
Ｅ２で使用する。
【０１１４】ディスクメモリに関するオペレーションの
過程ではしばしば同一のデータブロックが読み取られる
ことが予想される。換言するならば、経時的に同一のデ
ータブロックへのアクセスの確率は非常に高い。更に、
複数のデータブロックが逐次読み取られる場合、第１の
所定のデータブロックがいったん読み取られてから同一
のデータブロックがこの同一の所定のブロックに引き続
いて読み取られる確率も高い。
【０１１５】上記の理由から、高頻度で読み取られる確
率が高いデータを正確に含むキャッシュメモリが使用さ
れる。したがって、これらのデータはキャッシュメモリ
に直接読み取られ、対応するディスクメモリで探索する
必要はない。
【０１１６】データは次に、磁気ディスクメモリのアク
セス時間よりも実質的に著しく短いキャッシュメモリの
アクセス時間（磁気ディスクメモリの数十ミリ秒に対し
て約０．１ミリ秒）で読み取られる。
【０１１７】キャッシュメモリＣＡ１の内側で、情報は
キャッシュブロックと呼称されるブロックの形態のドー
ターボードＣＦＣ１のＲＡＭメモリカラム２Ｍ１，　　
．．．，２Ｍｊ，　　．．．，　　２Ｍｎに書き込まれ
る。 ディスクメモリの各セクタと同様に、該キャッシュブロ
ックの各々はヘッダと、後続するデータ（典型的にはデ
ータフィールドと呼称される）と、後続するフッタとを
含む。ヘッダ及びフッタの夫々の役割は、磁気ディスク
メモリに記録されるデータのセクタのヘッダ及びフッタ
と同一である。
【０１１８】単一のキャッシュメモリのデータフィール
ドは、バンクＢＭＤ１，ＢＭＤ２等の１つに属するディ
スクメモリの磁気ディスクのＮ（整数）個のセクタに記
録される全データに対応する。
【０１１９】各キャッシュブロックと、所与のディスク
メモリに属する所与の磁気ディスクの種々の対応するセ
クタとの間の対応はテーブルに示される。テーブルは例
えばマザーボードＣＭＣ１に属するＲＡＭメモリ１８の
メモリスペースを占有する。
【０１２０】図７Ａ及び図７Ｂは、データの一部がキャ
ッシュメモリＣＡ１で読み取られるか否かに拘わらず、
バンクＢＭＤ１のディスクメモリのいずれか１つにおけ
るデータブロックの読み取り時に、ホストアダプタＨＡ
１とディスクアダプタＤＡ１との間、ディスクアダプタ
とキャッシュメモリとの間、及びキャッシュメモリとホ
ストアダプタＨＡ１との間の対話を示す。
【０１２１】読み取りオペレーションは以下の通りであ
る。
【０１２２】１）　　ホストアダプタＨＡ１は、例えば
メモリＲＡＨ１に配置されるコマンドスタック中に送ら
れるコマンドメッセージＣＭＤとしてホストＨ１からの
読み取り要求を受け取る。このオペレーションはモジュ
ールＭ１及びＭ３により順次実行される。
【０１２３】２）　　コマンドメッセージＣＭＤの内側
でモジュールＭ５はデータブロックを読み取るべきディ
スクメモリのアドレスをデコードする。このディスクメ
モリは簡単にリソースと呼称される。
【０１２４】３）　　モジュールＭ５はリソースのアド
レスをデコードするや否や、コマンドメッセージＭＳＧ
　　ＣＭＤを作成する。
【０１２５】４）　　実際にＭｕｌｔｉｂｕｓ　ＩＩ型
のメッセージであるこのメッセージＭＳＧ　　ＣＭＤは
、モジュールＭ１の指令下にバスＢ１を通ってディスク
アダプタＤＡ１に送られる。
【０１２６】５）　　メッセージはモジュールＭ９の指
令下にマイクロプロセッサＭＰＤ１によりデコードされ
る。
【０１２７】６）　　該モジュールＭ９は妥当性をチェ
ックする。
【０１２８】モジュールＭ９はホストＨ１が該当データ
ブロックを読み取ろうとするリソースを予約する。いっ
たんリソースが予約されたらオペレーション１００に移
る。
【０１２９】１００：　　モジュールＭ１の指令下で、
ディスクアダプタはキャッシュメモリＣＡ１のプロセッ
サ１６に問い合わせコマンドＣＩを送る。このコマンド
の目的は、データブロックがドーターボードＣＦＣ１の
ＲＡＭメモリに記憶されているか否かを認識することで
ある。
【０１３０】１０１：　　キャッシュメモリのテーブル
を管理するためのモジュールＭ１１は該当データブロッ
クの有無を知るためにキャッシュメモリのテーブルを探
索する。
【０１３１】Ａ）　　まず応答がイエスであると仮定す
る。
【０１３２】キャッシュメモリＣＡ１とホストアダプタ
ＨＡ１との間に対話が設定される。この対話は次のオペ
レーション１０２Ａ〜１１１を含む。
【０１３３】１０２Ａ：　　キャッシュメモリＣＡ１の
モジュールＭ１は、バッファメモリＭＴＨ１のページを
予約する要求をホストアダプタに送る。
【０１３４】１０３：　　ホストアダプタの管理モジュ
ールＭ６は次に、キャッシュメモリＣＡ１に読み取ろう
とするデータブロックを一時的に記憶するために、バッ
ファメモリＭＴＨ１のページを割り当てる。バッファメ
モリのページが割り当てられるや否やオペレーション１
０４に移る。
【０１３５】１０４：　　ホストアダプタはモジュール
Ｍ１の指令下に、バスＢ１を介してキャッシュメモリに
メッセージを送り、そのバッファメモリＭＴＨ１のペー
ジが割り当てられたことを知らせる。
【０１３６】１０５：　　キャッシュメモリのデータブ
ロックは、キャッシュメモリ及びホストアダプタのモジ
ュールＭ１の指令下でバッファメモリＭＴＨ１に転送さ
れる。
【０１３７】１０６：　　ブロックの全データがバッフ
ァメモリＭＴＨ１に記憶されるや否や、ホストアダプタ
は該当データブロックを転送することをホストＨ１に通
知する。この通知はモジュールＭ２の指令下に行われる
。
【０１３８】１０７：　　ホストＨ１が転送を受諾する
や否や、モジュールＭ２の指令下にホストアダプタによ
り転送が実施される。
【０１３９】１０８：　　オペレーション１０６及び１
０７が実行されている間、キャッシュメモリは信号ＨＩ
ＴをディスクアダプタＤＡ１に送り、該当データブロッ
クがキャッシュメモリからホストアダプタＨＡ１に転送
されたことを知らせる。このメッセージＨＩＴは、キャ
ッシュメモリのモジュールＭ１によりキャッシュメモリ
ＣＡ１からディスクアダプタＤＡ１に送られる。
【０１４０】１０９：　　ディスクアダプタはメッセー
ジＨＩＴを受け取るや否や、モジュールＭ９の指令下で
応答メッセージＭＳＧ　　ＲＥＰＴを作成する。
【０１４１】１１０：　　ディスクアダプタは次に、デ
ィスクアダプタ及びホストアダプタのモジュールＭ１の
指令下で応答メッセージＭＳＧ　　ＲＥＰをホストアダ
プタＨＡ１に送る。
【０１４２】１１１：　　ホストアダプタは応答メッセ
ージＭＳＧ　　ＲＥＰを受け取るや否やモジュールＭ２
の指令下で完了送信信号を送り、キャッシュＣＡ１にお
けるデータブロックの読み取りオペレーションが完了し
たことをホストＨ１に知らせる。
【０１４３】Ｂ）　　応答がノーであると仮定する。
【０１４４】オペレーション１０１（上記）に引き続き
オペレーション１０２Ｂを実施する。
【０１４５】１０２Ｂ：　　キャッシュメモリＣＡ１は
そのモジュールＭ１によりバスＢ１を通ってディスクア
ダプタＤＡ１にメッセージを送り、データブロックがそ
こに存在しないことを知らせる。このメッセージがＤＡ
１によりうけとられると、次のオペレーション８に移る
。
【０１４６】８）アダプタＤＡ１は、リソースで読み取
られるデータブロックを受け取るためにバッファメモリ
ＭＴＤ１の１ページ以上を割り当てる（モジュールＭ１
０により実施されるオペレーション）。こうして次のオ
ペレーションに移る。
【０１４７】９）モジュールＭ８の指令下にリソースに
おけるデータブロックの読み取りが実施される。
【０１４８】１０）読み取りが完了すると、データブロ
ックはバッファメモリＭＴＤ１の割り当てられたページ
に一時的に記憶され、アダプタＤＡ１はモジュールＭ１
の指令下にそのバッファメモリＭＴＨ１〜ＨＡ１のペー
ジ割り当て要求を送る。
【０１４９】１１）この要求に応答してＨＡ１は該当す
るデータブロックを受け取るためにそのバッファメモリ
ＭＴＨ１のページを割り当てる。
【０１５０】１２）ＨＡ１はバスＳ１を介してＤＡ１に
メッセージを送り、ＭＴＨ１の１ページ以上が割り当て
られたことを知らせる（ＨＡ１及びＤＡ１のモジュール
Ｍ１）。
【０１５１】１３）ＤＡ１は次にこの最後のメッセージ
に応答して、これらの２つのアダプタのモジュールＭ１
の指令下にリソースで読み取られた情報をＨＡ１に転送
する。
【０１５２】１４Ａ）ホストアダプタはモジュールＭ２
の指令下に、リソースで読み取られ且つバッファメモリ
ＭＴＨ１に一時的に記憶されたデータブロックをすぐに
転送するようにホストＨ１に知らせる。
【０１５３】１４Ｂ）オペレーション１４Ａしが実施さ
れている間、ディスクアダプタは応答メッセージＭＳＧ
　　ＲＥＰを作成する。このメッセージはディスクアダ
プタ及びホストアダプタのモジュールＭ１の指令下にＨ
Ａ１に送られる（オペレーション１５Ｂ）。ＨＡ１はこ
の応答メッセージを受け取ると、オペレーション１５Ａ
を実行する。
【０１５４】１５Ａ）ＨＡ１はモジュールＭ２の指令下
でホストＨ１にデータブロックを転送する。この間、Ｄ
Ａ１はオペレーション１５Ｂ及び１６Ｂを実行する。
【０１５５】１５Ｂ）ディスクアダプタはモジュールＭ
８によりリソースを解放し、次いでモジュールＭ１０の
指令下にバッファメモリＭＴＤ１を解放する（オペレー
ション１６Ｂ）。
【０１５６】１６Ａ）ホストアダプタはホストＨ１への
データ転送を完了するや否や、ホストに完了送信信号を
送り、リソースにおけるデータブロックの読み取りの全
オペレーションが完了したことを知らせる（モジュール
Ｍ２）。
【０１５７】１７Ａ）ホストアダプタは次にモジュール
Ｍ１０の指令下にＭＴＨ１を解放する。
【０１５８】図８Ａ及び図８ＢはキャッシュメモリＣＡ
１又はＢＭＤ１，ＢＭＤ２等のようなバンクのディスク
メモリのいずれか１つにデータブロックを書き込むため
に実行される全オペレーションを示す。
【０１５９】ＨＡ１とＤＡ１との間の対話に関するオペ
レーションセット１〜８は、リソース又はキャッシュメ
モリＣＡ１におけるデータブロックの読み取りについて
図７Ａ及び図７Ｂに関して上述したオペレーション１〜
８と厳密に同一である。その後、オペレーション２０に
移る。
【０１６０】２０）ディスクアダプタＤＡ１は、書き込
むべきデータブロックの転送を要求するためにバスＢ１
を通ってホストアダプタＨＡ１にメッセージを送る。こ
のオペレーションは２つのアダプタの２つのモジュール
Ｍ１の指令下に行われる。
【０１６１】２１）次にホストアダプタは、データブロ
ックを受け取るためにホストバッファメモリＭＴＨ１の
１ページ以上を割り当てる（モジュールＭ１０）。
【０１６２】２２）次にＨＡ１は、書き込むべきデータ
ブロックを転送すべきであることをセントラルホストＨ
１に知らせる（モジュールＭ２）。
【０１６３】２３）次にセントラルホストは、オペレー
ション２１で割り当てられたバッファメモリのページに
一時的に記憶されていた書き込むべきデータブロックを
、モジュールＭ２の指令下に転送する。
【０１６４】２４）次にＨＡ１は、書き込むべきデータ
ブロックを後で受け取るためにバッファメモリＭＴＤ１
の１ページ以上を割り当てるように要求するメッセージ
をＤＡ１に送る（２つのアダプタのモジュールＭ１）。
【０１６５】２５）このメッセージに答えてＤＡ１はＭ
ＴＤ１の１ページ以上が割り当てられたことを知らせる
メッセージをＨＡ１に送る（モジュールＭ１）。
【０１６６】２６）次にＨＡ１は書き込むべきデータブ
ロックをＤＡ１に転送し、ＤＡ１は先に割り当てられた
ＭＴＤ１のページに該データブロックを一時的に記憶す
る。
【０１６７】２７）ＭＴＤ１に書き込むべきデータブロ
ックを受け取ると、ＤＡ１は応答メッセージＭＳＧ　　
ＲＥＰを作成する（モジュールＭ９）。ＤＡ１はモジュ
ールＭ１の指令下に該応答メッセージをＨＡ１に送る（
オペレーション２８）。
【０１６８】２９）ＨＡ１はメッセージＭＳＧ　　ＲＥ
Ｐを受け取ると、モジュールＭ２の指令下に完了送信信
号をホストに送る。ホストＨ１にとってこのメッセージ
は、予約されたリソース又はキャッシュメモリＣＡ１の
いずれかで（実際にはまだであるが）データブロックの
書き込みオペレーションが完了したことを意味する。
【０１６９】次にオペレーション３０に進む。
【０１７０】３０）モジュールＭ８の指令下で、アダプ
タＤＡ１は該当リソースにデータブロックを書き込む。 この書き込みと平行してディスクアダプタは、モジュー
ルＭ１の指令下に２つのバスＢ１，Ｂ２の一方又は他方
を通ってコマンド信号ＣＩＷをキャッシュメモリＣＡ１
に送る。この信号の目的は、書き込むべきデータブロッ
クをそのメモリＣＦＣ１に書き込むことができるか否か
を該キャッシュメモリに尋ねることである。コマンド信
号ＣＩＷを送ることがオペレーション１２８の目的であ
る。
【０１７１】１２９：　　１２８に答えてキャッシュメ
モリはモジュールＭ１１の指令下に、データブロックを
キャッシュメモリに書き込むべきであることを意味する
信号ＨＩＴ、又はそうすべきでないことを意味する信号
ＨＩＴバーをディスクアダプタに送る（前者はオペレー
ション１３０Ａ、後者は１３０Ｂ）。自明のように後者
の場合、オペレーション１３０Ｂに答えてディスクアダ
プタは以後、キャッシュメモリＣＡ１を無視する。前者
の場合（１３０Ａ）、手続きはオペレーション１３１に
進む。
【０１７２】１３１：　　ディスクアダプタはメモリＣ
ＦＣ１に書き込む前に書き込むべきデータブロックを一
時的に記憶するために、キャッシュバッファメモリ１７
の１ページ以上の予約を要求するメッセージをキャッシ
ュメモリに送る。このオペレーションはＤＡ１及びＣＡ
１のモジュールＭ１の指令下に行われる。
【０１７３】１３２：　　ＣＡ１のモジュールＭ１の指
令下に、ＣＡ１はバッファ１７の１ページ以上が書き込
むべきデータブロックを一時的に記憶するために割り当
てられたことをＤＡ１に知らせる。
【０１７４】１３３：　　オペレーション１３２に答え
て、ＤＡ１はＣＡ１のバッファメモリ１７に書き込むべ
きデータブロックを転送する。
【０１７５】１３４：　　データブロックは１７に転送
されるや否やＭ１１の指令下にメモリＣＦＣ１に転送さ
れる。
【０１７６】オペレーションセット１２８Ａ〜１３４は
オペレーション３０（上記）と平行して実施される。
【０１７７】このオペレーション３０後、手続きはオペ
レーション３１に移る。
【０１７８】３１）書き込むべきデータブロックセット
が書き込まれると、モジュールＭ８はリソースを解放す
る。
【０１７９】３２）リソースがいったん解放されると、
モジュールＭ１０は先に割り当てられていたバッファメ
モリＭＴＤ１のページを解放する。
【０１８０】３３）いったんオペレーション３２が完了
すると、ＤＡ１はモジュールＭ１の指令下にホストアダ
プタにメッセージを送り、オペレーション３４でそのホ
ストバッファメモリＭＴＨ１を解放できるようにする。
【０１８１】ホストアダプタＨＡ１が使用不能であるこ
とが判明したならば、該ホストアダプタはＵＣ２の対応
するアダプタＨＡ２で代替される。同様に、ＤＡ１はＤ
Ａ２で代替される。こうして、Ｂ２を介してＨＡ２，Ｄ
Ａ２及びＣＡ２の間に対話が設定される。
【０１８２】ユニットＵＣ１全体が使用不能であるなら
ば、ＣＡ１に含まれ、同様にＣＡ２にも書き込まれたデ
ータはＣＡ２で直接読み取られ、ＨＡ１，ＤＡ２及びＣ
Ａ２の間で対話が行われる。この場合も、キャッシュメ
モリＣＡ１，ＣＡ２へのデュアルアクセスと、ＣＡ１及
びＣＡ２の両方に書き込まれる冗長性の利点は明らかで
ある。
【０１８３】図６、図７Ａ、図７Ｂ、図８Ａ及び図８Ｂ
から明らかなように、所定数のモジュールは、ホストア
ダプタ、ディスクアダプタ又はキャッシュメモリのいず
れであろうとも、ハードウェア相互間で共通の多数のオ
ペレーションを実行する。例えばモジュールＭ２及びＭ
１０がその例である。モジュールＭ２，Ｍ９及びＭ８の
重要性にも着目されたい。
【０１８４】所定のデータブロックの全読み書きオペレ
ーションは、２つのソリッドステートディスクユニット
ＤＥ１及びＤＥ２に関して同一の方法で実施されること
に留意すべきである。回転ディスクメモリと同様に、書
き込むべきデータブロックは同一バイト数を含むセクタ
に分割され、１つのセクタの情報の組は相互に連続する
アドレス、例えばユニットアドレスを有する記憶場所に
書き込まれる。本発明の好適実施態様によると、データ
は７エラー修正ビットＥＣＣ（エラーコレクタコード）
に加えられる４バイトに分配される有効な３９又は３２
ビットのフォーマットとして書き込まれ、このエラーコ
レクタコードはダイナミックＲＡＭメモリで従来から使
用されている。図７Ａ、図７Ｂ、図８Ａ及び図８Ｂに示
すような読み書き方法をＤＥ１又はＤＥ２のようなソリ
ッドステートディスクも良好に使用できるようにするた
めには、以上の全説明でディスクアダプタＤＡ１をマザ
ーボードＣＭＤ１に置き換えれば十分であり、マイクロ
プロセッサ２６はマイクロプロセッサＭＰＤ１と同一の
役割を果し、バッファメモリ２７はディスクアダプタの
バッファメモリＭＴＤ１と同一の役割を果す。データが
メモリＣＦＤ１にいったん書き込まれると、バックアッ
プディスクメモリＭＳＤ１は遮蔽時間で更新され、メモ
リＣＦＤ１に書き込まれたブロックと同一のデータブロ
ックを受け取り、これらのデータはホストバッファＭＴ
Ｈ１に由来する。
【図面の簡単な説明】
【図１】本発明の周辺サブシステムのハードウェアアー
キテクチャの最も単純な形態である第１の実施態様の説
明図である。
【図２】本発明の周辺サブシステムのハードウェアアー
キテクチャの最も複雑な形態である第２実施態様の説明
図である。
【図３】ホストアダプタ及びメモリアダプタのハードウ
ェア構造の詳細図である。
【図４】本発明の周辺サブシステムの２つのコントロー
ルユニットの一方のセントラルプロセッサ、キャッシュ
メモリ及びソリッドステートディスクユニットのハード
ウェア構造の詳細図である。
【図５】本発明の周辺サブシステムのコントロールユニ
ットを構成するハードウェアエレメントの各々にマイク
ロソフトウェアアーキテクチャの種々の機能サブアセン
ブリをどのように搭載するかを示す説明図である。
【図６】ホストアダプタ及びメモリアダプタに固有のマ
イクロソフトウェアアーキテクチャの機能サブアセンブ
リが夫々どのように構成されるかを示す構成図である。
【図７Ａ】キャッシュメモリとマスメモリのディスクメ
モリの１つとの両方でデータブロックの読み取りオペレ
ーションを実行できるように、ホストアダプタとディス
クメモリアダプタとの間、及びこれらのアダプタとキャ
ッシュメモリとの間の対話を説明するフローチャートで
ある。
【図７Ｂ】キャッシュメモリとマスメモリのディスクメ
モリの１つとの両方でデータブロックの読み取りオペレ
ーションを実行できるように、ホストアダプタとディス
クメモリアダプタとの間、及びこれらのアダプタとキャ
ッシュメモリとの間の対話を説明するフローチャートで
ある。
【図８Ａ】　　キャッシュメモリとマスメモリのディス
クメモリとの両方への書き込みオペレーションを実行で
きるように、ホストアダプタとディスクメモリアダプタ
間及びこれらのアダプタとキャッシュメモリとの間の対
話を示すフローチャートである。
【図８Ｂ】　　キャッシュメモリとマスメモリのディス
クメモリとの両方への書き込みオペレーションを実行で
きるように、ホストアダプタとディスクメモリアダプタ
間及びこれらのアダプタとキャッシュメモリとの間の対
話を示すフローチャートである。
【符号の説明】
ＰＳＳ１，ＰＳＳ２　　周辺マスメモリサブシステムＨ
１，Ｈ２，Ｈ３，４４　　セントラルホストＵＣ１，Ｕ
Ｃ２　　コントロールユニットＢＭＤ１，ＢＭＤ２　　
マスメモリ ＡＬＩＭ１，ＡＬＩＭ２，ＢＡＴ１，ＢＡＴ２　　電源
ＰＲ１−ＰＲ２，ＤＥ１−ＤＥ２，ＣＡ１−ＣＡ２，Ｈ
Ａ１−ＨＡ２，ＤＡ１−ＤＡ２構造エレメントＢ１，Ｂ
２　　バス ＡＭＬ　　マイクロソフトウェアアーキテクチャＢ，Ｈ
，Ｄ，Ｃ，Ｓ　　機能マイクロソフトウェアサブアセン
ブリ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】　　少なくとも１つのセントラルホストを
    含む情報処理システムに属しており、少なくとも１つの
    マスメモリを制御するように構成され且つ独立電源と、
    第１及び／又は第２の並列型バスに接続された複数の構
    造（ハードウェア＋マイクロソフトウェア）エレメント
    とを夫々有する２つのコントロールユニットを含む周辺
    マスメモリサブシステムであって、該サブシステムが、
    ホストのコマンドを実行すると共にマスメモリの状態変
    化をホストに知らせるように構成されており、各々が各
    々のコントロールユニットの各々の構造エレメントに固
    有であり且つ該エレメントのハードウェア構造に搭載さ
    れる複数の機能マイクロソフトウェアサブアセンブリか
    ら形成されるマイクロソフトウェアアーキテクチャを含
    むことを特徴とする周辺マスメモリサブシステム。
  2. 【請求項２】　　ホストが第１のコントロールユニット
    に属する少なくとも１つの第１のホストアダプタを介し
    て２つのバスの少なくとも一方に接続されており、マス
    メモリが第１及び第２のコントロールユニットに属する
    少なくとも１つの第１及び第２のマスメモリアダプタを
    介して２つのバスの各々に接続されており、ホストアダ
    プタとメモリアダプタとが部分的に同形のハードウェア
    構造を有しており、コントロールユニットの各々の他の
    構造エレメントが部分的に同形のハードウェア構造を有
    することを特徴とする請求項１に記載のサブシステム。
  3. 【請求項３】　　各機能サブアセンブリが特定の機能に
    各々対応する１組のモジュールを含んでおり、いくつか
    のモジュールがサブアセンブリ間で同一であることを特
    徴とする請求項１又は２に記載のサブシステム。
  4. 【請求項４】　　ホストアダプタ及びディスクアダプタ
    以外に、各コントロールユニットの構造エレメントがセ
    ントラルプロセッサ、ソリッドステートディスクユニッ
    ト及びキャッシュメモリであり、各コントロールユニッ
    トのセントラルプロセッサ、ソリッドステートディスク
    ユニット及びキャッシュメモリが夫々相互に同一であり
    、一方のユニットの構造エレメントの各々が他方のユニ
    ットの対応するエレメントと同一であることを特徴とす
    る請求項１から３のいずれか一項に記載のサブシステム
    。
  5. 【請求項５】　　ホストアダプタ及びマスメモリアダプ
    タがドーターボードに関連付けられるマザーボードを各
    々含んでおり、マザーボードが構造的に相互に同一であ
    り、以下のハードウェアコンポーネント、即ちマスメモ
    リに書き込み又は読み取りすべきデータブロックを受け
    取るバッファメモリと、帰属するアダプタの機能を制御
    するためのマイクロプロセッサと、対応するアダプタに
    固有の機能サブアセンブリのマイクロソフトウェアモジ
    ュールの種々の命令とデータとを受け取るＲＡＭ型メモ
    リと、対応するアダプタをコントロールユニットの他の
    構造エレメントに接続するためのマイクロプロセッサと
    、２つのバスの少なくとも一方との接続用インターフェ
    ースとを備えており、これらのコンポーネントがコント
    ロールマイクロプロセッサの内部バスに接続されている
    ことを特徴とする請求項４に記載のサブシステム。
  6. 【請求項６】　　ホストアダプタのドーターボードがセ
    ントラルホストとの接続用インターフェースを含んでお
    り、マスメモリアダプタのドーターボードがマスメモリ
    との接続用インターフェースを備えていることを特徴と
    する請求項５に記載のサブシステム。
  7. 【請求項７】　　セントラルプロセッサ、ソリッドステ
    ートディスクユニット及びキャッシュメモリがドーター
    ボードに接続されるか又はされない少なくとも１つのマ
    ザーボードを各々含んでおり、ハードウェアが互いに同
    一のマザーボードが以下のハードウェアコンポーネント
    、即ち２つのバスと接続するための２つのインターフェ
    ースと、２つのバスによりサブシステムの他の構成要素
    である構造エレメントと接続するための２つのマイクロ
    コントローラと、対応する構造エレメントのコマンド用
    マイクロプロセッサと、バッファメモリと、対応する構
    造エレメントに固有のサブアセンブリの種々のマイクロ
    ソフトウェアモジュールとそのコマンドマイクロプロセ
    ッサにより処理されるデータとを含むＲＡＭ型メモリと
    を備えており、これらの種々のコンポーネントが同一の
    コマンドマイクロプロセッサの同一の内部バスに接続さ
    れていることを特徴とする請求項４に記載のサブシステ
    ム。
  8. 【請求項８】　　ホストアダプタに固有の機能サブアセ
    ンブリＨが、該サブアセンブリＨを構成する種々のモジ
    ュール間の連係作業を組織するホストアダプタのオペレ
    ーティングシステムに関するモジュールＭ０と、アダプ
    タが接続された並列型バスを介してホストアダプタ及び
    他の構造エレメントにしたがって情報の転送を管理する
    ためのモジュールＭ１と、ホストインターフェースを管
    理するためのモジュールＭ２と、ホストアダプタのＲＡ
    Ｍ型メモリに含まれるコマンドスタックを管理するため
    のモジュールＭ３と、ホストによりコントロールユニッ
    トにアドレスされるコマンドを実行するためのモジュー
    ルＭ４と、セントラルホストからマスメモリへのコマン
    ドを受け取り、これらのコマンドをマスメモリアダプタ
    に経路指定するためのモジュールＭ５と、ホストアダプ
    タのハードウェアコンポーネントの一方又は他方にエラ
    ーが検出された場合にリスタート及びエラー処理するた
    めのモジュールＭ６と、ホストアダプタのバッファメモ
    リを管理するためのモジュールＭ１０とを含むことを特
    徴とする請求項６に記載のサブシステム。
  9. 【請求項９】　　マスメモリアダプタに固有の機能サブ
    アセンブリＤが、ホストアダプタのモジュールと同一の
    モジュールＭ０，Ｍ１，Ｍ３，Ｍ６，Ｍ１０と、セント
    ラルホストからマスメモリへのコマンドを翻訳するため
    のモジュールＭ９とを含むことを特徴とする請求項８に
    記載のサブシステム。
  10. 【請求項１０】　　ソリッドステートディスクユニット
    のサブアセンブリが、ホストアダプタのモジュールと同
    一のモジュールＭ０，Ｍ１，Ｍ３，Ｍ６，Ｍ１０と、セ
    ントラルホストから対応するソリッドステートディスク
    ユニットへのコマンドを翻訳するためのモジュールＭ９
    とを含むことを特徴とする請求項８に記載のサブシステ
    ム。
  11. 【請求項１１】　　キャッシュメモリのサブアセンブリ
    ＣがモジュールＭ０，Ｍ１と、キャッシュメモリのテー
    ブルを管理するためのモジュールＭ１１とを含むことを
    特徴とする請求項８に記載のサブシステム。
  12. 【請求項１２】　　セントラルプロセッサの機能サブア
    センブリＰがモジュールＭ０及びＭ１以外に、対応する
    コントロールユニットを初期化するためのモジュールＭ
    １２と、２つのコントロールユニット間の通信用モジュ
    ールであって、該ユニットの一方を構成する構造エレメ
    ントの一つが使用不能の場合に、該ユニット間に情報交
    換を設定するように特に構成されたモジュールＭ１３と
    、対応するセントラルプロセッサによりコマンドされる
    コントロールユニットの電源を管理するためのモジュー
    ルＭ１４と、電源が切断された場合に対応するセントラ
    ルプロセッサによりコマンドされるコントロールユニッ
    トのコンテキストを救済するためのモジュールＭ１６と
    、電源が切断され、モジュールＭ１６により救済が行わ
    れた後に、対応するソリッドステートディスクユニット
    の書き込み又は読み取りオペレーションをリスタートす
    るためのモジュールＭ１７と、バックアップディスクメ
    モリと関連するセントラルプロセッサとの間のインター
    フェースを管理するためのモジュールＭ１８とを備える
    ことを特徴とする請求項８に記載のサブシステム。
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