JPH0421998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （ａ）第１の本発明の一実施例（第１図）（ｂ）第２の
本発明の一実施例（第３図、第４図） （Ｃ）第１及び第２の本発明の他の実施例発明の効果 〔概要〕 電気的に書込み及び消去が可能な半導体記憶装置に関し
、特にメモリセルの過消去を防止することができる半導
体記憶装置に関し、 メモリセルの素子数を増大させることなく、メモリセル
の過消去を防止して誤読出しのない半導体記憶装置を提
供することを目的し、 記憶内容の更新を電気的手段によって行なうことができ
るメモリセルを有する半導体記憶装置において、上記メ
モリセルの記憶内容消去時に当該メモリセルのコントロ
ール電極に対して所定の電圧を印加するメモリ制御手段
と、上記メモリ制御手段による電圧印加状態における上
記メモリセルの閾値電圧を検出する電位検出手段と、上
記検出した閾値電圧に基づいて消去動作を停止させる消
去電圧制御手段とを備えるものである。

〔産業上の利用分野〕

本発明は電気的に書込み及び消去が可能な半導体記憶装
置に関し、特にメモリセルの過消去を防止することがで
きる半導体記憶装置に関する。

近年、記憶内容を一括して消去することができる半導体
記憶装置が開発され、この中には紫外線の照射による消
去を行なうＥＰＲＯＭと、電気的に消去を行なうＥＡＲ
ＯＭ、ＥＥＰＲＯＭ。

Ｆ　１　ａ　ｓ　ｈＥＰＲＯＭ等各種存在する。上記Ｅ
ＰＲＯＭは書込みを電気的に行なうものの、消去を紫外
線で行なうことから紫外線装置を必要とするという運用
面での不便さを伴うものである。

上記ＥＰＲＯＭに対して書込み、消去をいずれも電気的
に行なう半導体記憶装置が上記のように各種開発されつ
つあるが、消去モードも電気的に行なうことから、他の
モード（例えば読出しモード）の際に電気的影響を与え
ることがあり、この電気的影響をなくした半導体記憶装
置が要求される。

〔従来の技術〕

従来、この種の半導体記憶装置としてフローティングゲ
ート形ＥＥＰＲＯＭセルを用いたものがあり、これを第
５図に示す。この第５図は従来の半導体記憶装置の概略
構成図を示す。

同図において従来の半導体記憶装置は、マトリクス状に
配列されたＥＥＰＲＯＭセルＴ−Ｔ１［１１１ｍ 〜　Ｔｋｎ〜ＴＩｎの各コントロールゲートにワード線
ＷＬｋ−ＷＬ、が接続され、各ドレイン端子にビット線
ＢＬ　　〜ＢＬ　　が接続されると共に、各ｎ ソース端子に消去時には電源■ＰＰが印加され、書込時
には接地電圧が印加されメモリアレイ１と、Ｘデコーダ
の出力に基づいて上記メモリアレイ１のワード線ＷＬｋ
−ＷＬ、のいずれかを選択して活性化するＸドライバ６
と、Ｙデコーダの出力に基づいてデータ線（ビット線）
を選択するＹドライバ７と、該Ｙドライバ７を介して出
力されるデータ線（ビット線）の電位レベルを検出して
データを出力するセンスアンプ８とを備える構成である
。

次に、上記構成に基づ〈従来装置の動作について説明す
る。まず、消去モードの場合にはメモリアレイ１の各Ｅ
ＥＰＲＯＭセルＴ−ＴＩＩｌ１１〜ｍ Ｔｋｎ＝”Ｉｎのコントロールゲートに接続されたワー
ド線ＷＬｋ−ＷＬ、がＸドライバ６によりｏｖ状態に維
持する。この状態で各ＥＥＰＲＯＭセルＴ　　−Ｔ　　
、〜　Ｔｋｎ−ＴＩｎの各ソース端子に高ｋｍ　　　　
　１ｍ 電圧の■ＰＰを印加すると共に各ドレイン端子を浮遊状
態とし、Ｆ−Ｎ）ンネル現象を利用してフローティング
ゲートからソース端子に電子を引き抜くことによりセル
の閾値電圧（Ｖ、、）を下げて記憶内容の消去を行なう
。

また、書込みモードの場合には、フローティングゲート
にアバランシェ現象によって励起された電子を注入する
ことによりメモリセルの閾電圧（■ｌｈ）を変えること
により情報を書込む。

また、読出しモードの場合には、フローティングゲート
中の電荷Ｑ、の値によりメモリセルの“０”１”を判断
し情報を読出す。

このように従来のフローティングゲート形ＥＥＰＲＯＭ
セルを用いた半導体記憶装置は１つのメモリセル（ｃｅ
ｌｌ）を１つのトランジスタで構成しており従来のＥＦ
ＲＯＭと同等の集積度を有するものである。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は以上のように構成されているこ
とから、電気的に一括消去を行なう場合にメモリセルの
閾値電圧■ｌｈが低くなり過ぎてデイプリージョン（Ｄ
ｃｐｌｅｔｉｏｎ　）化する可能性があり、このデイプ
リージョン化した複数メモリセルの読出し時において非
選択のメモリセルが同一ビット線上に複数接続されてい
ると各々のメモリセルに流れる電流の和に相当する電流
がビット線に流れることとなり、非選択であるにもかか
わらずセンスアンプにより誤検出がなされるという課題
を有していた。

この課題を解消する方法としては、消去時間を長くして
、非常に緩かにメモリセルの閾値電圧を変化させるか、
何度かに分けてその都度に外部より閾値レベルを検出す
ることが考えられる。この方法の場合には消去時間が非
常に長くなり、また外部から検査するという複雑な方法
が必要となる新たな課題を生じることとなる。

また、上記メモリセルが単一の場合であってもコントロ
ールゲートへの電圧印加状態により論理値“１．”０”
を対応付けて検出する場合にはワードラインが活性化さ
れない状態であっても、メモリセルのトランジスタがデ
イプリージョン化しているため電流を流すこととなり、
続出誤りが生じるという課題を有していた。

また、他の従来の半導体記憶装置として第６図に示すも
のがあり、同図における他の従来装置は選択用トランジ
スタＴ　　（〜Ｔｌｎ１、ｍｌ 〜　Ｔ　　　−Ｔ　　　）とメモリセルトランジスタｋ
ｎｌ　　　１ｎｌ Ｔ　　　（〜Ｔ　　１〜　Ｔ　　　−Ｔ　　　）とを組
ｋｍ２　　　　１ｍ２　　　　　ｋｎ２　　　Ｉｎ２合
せ、この組合せた２つのトランジスタで１つのメモリセ
ルを構成するものである。この他の従来装置は、上記第
５図記載の従来装置において生じるデイプリージョン化
によるセンスアンプの誤検出という課題を生じないもの
の、メモリセルの素子数が増大して集積度が低下すると
いう課題を有していた。

本発明は上記課題を解決するためになされたもので、メ
モリセルの素子数を増大させることなく、メモリセルの
過消去を防止して誤読出しのない半導体記憶装置を提供
することを目的とする。

〔課題を解決するための手段〕

第１図は第１の本発明の原理説明図を示す。

同図において第１の本発明に係る半導体記憶装置は、記
憶内容の更新を電気的手段によって行なうことができる
メモリセル１０を有する半導体記憶装置において、上記
メモリセル１０の記憶内容消去時に当該メモリセル１０
のコントロール電極に対して所定の制御電圧■　　を印
加するメモリＥＦ セル制御手段２０と、上記メモリセル制御手段。

２０による制御電圧Ｖ　　印加状態における上記ＥＦ メモリセル１０の閾値電圧を検出する電位検出手段３０
と、上記検出した閾値電圧に基づいて消去動作を停止さ
せる消去電圧制御手段４０とを備えるものである。

第２図は第２の本発明の原理説明図を示す。

同図において第２の本発明に係る半導体記憶装置は、記
憶内容の更新を電気的手段によって行なうことができる
複数のメモリセル１１．１２、・・・を同一ビット線に
接続して構成される半導体記憶装置において、消去が完
了した状態のメモリセルを導通せしめるレベルの制御電
圧を、上記複数のメモリセル１１．１２、・・・の記憶
内容消去時に各メモリセル１１．１２、・・・のコント
ロール電極に印加するメモリセル制御手段２１．２２、
・・・と、上記メモリセル１１．１２、・・・の記憶内
容消去時に各メモリセル１１．１２、・・・のソース・
ドレイン間に印加される電位を検出する電位検出手段３
０と、上記電位検出手段３０の検出電位に基づいて各メ
モリセル１１．１２、・・・の消去動作を停止させる消
去電圧電源制御手段４０とを備えるものである。

〔作用〕

第１の本発明においては、メモリセルの記憶内容消去時
にメモリセルのコントロール電極に所定の電圧を印加し
、このメモリセルの閾値電圧を検出し、この閾値電圧に
基づいて消去動作を停止することにより、メモリセルに
おいてデイプリージョン化防止のための特別の素子を設
けることなく過消去によるメモリセルのデイプリージョ
ン化を阻止できることとなり、消去後の記憶内容の読出
し時に誤読出を防止する。

第２の本発明においては、消去後のメモリセルが導通を
維持する制御電圧を記憶内容消去時にメモリセルのコン
トロール電極に印加し、メモリセルのソース・ドレイン
間の電位を検出し、この検出した電位に基づいて消去動
作を停止する。このように消去動作を所定のソース・ド
レイン間の電位に基づいて停止することにより、過消去
によるメモリセルのデイプリージョン化を阻止し、読出
し時に非選択のメモリセルに基づく読出し誤りを防止す
る。

〔実施例〕

（ａ）第１の本発明の一実施例 以下、第１の本発明の一実施例を上記第１図の第１の本
発明の原理説明図を参照して説明する。

同図において本実施例に係る半導体記憶装置は、コント
ロールゲート及びソース・ドレイン間のチャネル領域に
挟まれたフローティングゲートに電子を蓄えて記憶動作
を行ない、該フローティングゲート下の一部のトンネル
絶縁膜を介してデータの書込み・消去を行なうＥＥＰＲ
ＯＭセル１０と、該ＥＥＰＲＯＭセル１０の消去時にお
ける、ＥＥＰＲＯＭセル１０のコントロール電極に所定
の制御電圧Ｖ　　を印加するメモリＥＦ セル制御手段２０と、該メモリセル制御手段２０におけ
る制御電圧Ｖ　　印加状態における上ＥＦ 記ＥＥＰＲＯＭセル１０の閾値電圧を検出する電位検出
手段３０と、上記検出した閾値電圧に基づいて上記ＥＥ
ＰＲＯＭセル１０のソース端子に印加する電圧を制御す
る電源制御手段４０とを備える構成である。

本実施例装置の消去モードは次のように行なう。

まず、全ＥＰＲＯＭセル１０のコントロールゲートに所
定の制御電圧Ｖ　　を印加する。この印加ＥＦ される制御電圧Ｖ　　を与えた状態でビット線型ＥＦ 圧をモニタし、消去の停止タイミングを制御することで
、ソース・ドレイン間に印加される消去用の高電圧によ
り生じるメモリセルのデイプリーション化を阻止して、
ＥＥＰＲＯＭセル１ｏの過消去を有効に防止できる。

読出しモードは、ＥＥＰＲ，０Ｍセル１ｏのコントロー
ルゲートに所定の電圧を印加することにより、この印加
電圧に対応して生じるソース・ドレイン間の電流値によ
り論理値“１”０”を検出して読出す。上記消去時にデ
イプリージョン化が阻止されているため、読出し時のソ
ース・ドレイン間の電流値は、上記コントロールゲート
の印加電圧値に対応してＥＥＰＲＯＭセル１０のフロー
ティングゲートにおける電荷ＱＦに基づいて流れること
となる。このように消去時に過消去が防止されているた
め読出し時の読出し誤りがなくなる。

（ｂ）第２の本発明の一実施例 第３図は第２の本発明の一実施例回路構成図である。

同図において本実施例に係る半導体記憶装置は、ビット
線ＢＬ　　−ＢＬ　　及びワード線ＷＬ、〜ｎ Ｗ　Ｌ　　に接続されるＥＥＰＲＯＭセルＴｋｍ−Ｔｌ
ｍ、〜　Ｔｋｎ”””Ｉｎをマトリクス状に複数配列し
て形成されるメモリアレイ１と、該メモリアレイ１のワ
ード線Ｗ　Ｌ　ｈ〜ＷＬ、を活性化して選択すると共に
消去時に特定電圧の消去用制御電圧■　　をＥＦ 出力するロウデコーダ２と、上記メモリアレイ１のビッ
ト線ＢＬ　　−ＢＬ　　をコラムデコーダの出ｎ 力によって制御されるゲート回路５を介して接続され、
該ビット線ＢＬ　　−ＢＬ　　の電位レベルをｍ　　　
　　　　　　　ＩＩ 検出して５ＴＥＲ信号を出力するビット線レベル検出回
路３と、該５ＴＥＲ信号に基づいて上記メモリアレイ１
における、各ＥＥＰＲＯＭセルＴ　　−Ｔ　　、〜　Ｔ
ｋｎ−ＴＩＩｌのソース印加電圧をｋｍ　　　　　１ｍ 制御するソース制御回路４とを備える構成である。

また、上記メモリアレイ１のビット線ＢＬ　　〜■ ＢＬ　　の各相互間にトランスファゲートＴ１１〜Ｔｌ
ｎが接続され、このトランスファゲートＴ１１〜Ｔｌｎ
のゲート端子にビット線接続信号ＥＲ’が入力された場
合には全ビット線ＢＬ　　−ＢＬ　　を総量ｎ てビット線レベル検出回路３に接続する構成である。

次に、上記構成に基づく本実施例装置の動作を上記第３
図と共に、第４図を参照して説明する。

この第４図は本実施例における動作タイミングダイアグ
ラムである。

まず、外部からの消去命令信号が入力された場合、該消
去命令信号の立上りと同時の時間ｔ１にイレーズ動作を
開始する。このイレーズ動作はイレーズ信号ＥＲの立上
り前、上記消去命令信号の立上りと同時（時刻１１）に
リセットクロック信号φがビット線レベル検出回路３に
入力されてＮＭｏ８Ｔ３１をＯＮ状態とする。また、上
記リセットクロック信号φ及びイレーズ信号ＥＲの各信
号の論理和条件をＯＲ回路（図示を省略）で求めてビッ
ト線接続信号ＥＲ’　を出力する。このビット線接続信
号ＥＲ’が上記トランスファゲートＴ１１〜ＴＩｎのゲ
ート端子に入力されて全トランスファゲートＴ１１〜Ｔ
１ｎを導通状態とすることから、総てのビット線ＢＬ　
　−ＢＬ　　がゲート回路５及ｎ びＯＮ状態のＮＭＯ８Ｔ３、を介して接地（ＧＮＤ）さ
れ、総てのビット線ＢＬ　　−ＢＬ　　に接続されＩｎ る全ＥＥＰＲＯＭセルＴ　　−Ｔ　　、〜　Ｔｋｍ〜ｋ
ｍ　　　　　１ｍ Ｔ　をＯ■にリセットする。このレベル検出回路３から
は５ＴＥＲ信号が“Ｈ”レベル（Ｖ、Ｈ）として出力さ
れている。

このリセット後にイレーズ信号ＥＲが立上がり（時刻ｔ
２）、このイレーズ信号ＥＲ，ＥＲによりロウデコーダ
２においてＰＭＯ８Ｔ２１及び、ＮＭｏ５Ｔ２２を共に
ＯＦＦ状態とすることから、ロウデコーダ２はアドレス
信号に応答しなくなる。

また、ロウデコーダ２においてイレーズ信号ＥＲ，ＥＲ
によりＰＭＯ８Ｔ２３及びＮＭｏ８Ｔ２４を共にＯＮ状
態とし、直列回路（ＰＭＯ８Ｔ２゜ＰＭＯ８Ｔ　　−Ｎ
ＭＯ３Ｔ　　−ＮＭｏ８Ｔ２６）に印加される電圧■　
をＰＭＯ８Ｔ２５及びＰ Ｎ　Ｍ　ＯＳ　Ｔ　２６の定格比率により定まる所定の
分圧比で分圧し、この分圧比で定まる消去用制御電圧Ｖ
　　をワード線ＷＬ、に印加する。なお、ＥＦ ■　　は他のロウデコーダでも発生され全ワードＥＦ 線に与えられる。この消去用制御電圧Ｖ　　の設ＥＦ 定基準については後述する。

また、上記ソース制御回路４にはイレーズ信号ＥＲ及び
５ＴＥＲ信号が各々入力され、このソース制御回路４は
時刻ｔ２においてメモリアレイ１の各ＥＥＰＲＯＭセル
Ｔ　　−Ｔ　　、〜　Ｔｋｎ〜ｋｍ　　　　　１ｍ Ｔｌｎのソースに高電圧ｖＰＰを印加する。この高電圧
ｖＰＰの印加によりソース制御回路４のＡ点における電
位が立下がり、メモリアレイ１のＢ点における電位をｖ
ＰＰレベルまで立上げる。

上記高電圧ｖＰＰが継続して印加され、いずれかのＥＥ
ＰＲＯＭセルＴ　　−Ｔ　　、〜　Ｔｋｎ−ＴＩｎｋｍ
　　　　　Ｉｍ がフロディングゲートの電子を放出して閾値電圧が低く
なるにつれてＯＮ状態となると（時刻ｔ３）、メモリア
レイ１のビット線ＢＬＩＩｌ〜ＢＬ　　の電位が次第に
上昇することとなる。このビット線ＢＬ　　−ＢＬ　　
の電位上昇が所定の電位ｎ レベル（以下、消去停止判定レベル■　　）に達ＬＥ すると（時刻ｔ　）、ＮＭＯ８Ｔ３２がＯＮ状態となり
ＮＯＴ回路３２への入力を“Ｌ”レベルとしてＮＡＮＤ
回路３３を介して上記５ＴＥＲ信号の出力を停止する（
時刻ｔ５）。

上記５ＴＥＲ信号が″Ｌ″レベル（Ｖ、Ｌ）となること
により、ソース制御回路４のＡ点電位を再び■ＰＰレベ
ルまで立上げてメモリアレイ上側へのｖＰＰ出力を停止
し、メモリアレイ１のＢ点を０ｖ（ＧＮＤ）　　レベル
とする。

このメモリアレイ１のＢ点がＱＶ（ＧＮＤ）となること
により各ＥＥＰＲＯＭセル”　ｋｍ−Ｔｌ１ｎ’〜　Ｔ
ｋｎ〜ＴＩｎのソース側がＢ点とＯＮ状態のＮＭＯ８Ｔ
４、とを介して接地され、各ソース電位が全て０■とな
るので消去動作をこの時点（上記時刻ｔ５）で自動的に
終了することとなる。

上記消去動作が自動終了した後に外部からの消去命令信
号が立下がり（時刻ｔ６）、これと同時に、ワード線Ｗ
Ｌ　　−ＷＬ、が０■又は５■の各に モードに対応した電位となり、またビット線ＢＬ　　−
ＢＬ　　も各モードに対応した電位となる。

ｎ このように、外部からの消去命令信号が立上り状態を維
持しているにもかかわらず、ビット線レベル検出回路３
から出力される５ＴＥＲ信号に基づいて自動的に消去動
作を終了するようにしたので、ＥＥＰＲｏＭセルＴ　−
Ｔ　１〜　Ｔｋｌｌ〜ｋｍ　　　　　１ｍ ＴＩｎのデイプリージョン化が阻止され、過消去が防止
できることとなる。

さらに上記消去用制御電圧Ｖ　　の設定基準にＲＥＦ ついて説明する。

いま、ＥＥＰＲＯＭセルＴｋｍ−ＴＩ□、〜　ＴｋＩｌ
〜Ｔ　がデイプリージョン化して誤読出しの原因となる
のは、読出しモードにおいて非選択のＥＥＰＲＯＭセル
のフローティングゲートから電子が引き抜かれ過ぎてい
ることによる。このことより次式を満足する必要がある
。

ＷＬ　　　　　　　　　　” ＣＲ′Ｖ　（＝０■）＋ＶＦＧＥ　　　ｔｈＯ・・・式
−１ ここで、ＣＲはコントロールゲートとフローティングゲ
ートとの容量比、■、、はワード線ＷＬ。

〜ＷＬ　　の電位（＝コントロールゲートの電位）、■
ＦＧＥは消去後のフローティングゲートの電位、Ｖ　　
はＥＥＰＲＯＭセルの閾値電圧を示す。なｔｈ。

お、上記式−１においてＶＷＬは非選択であるため０ｖ
であり、Ｖ　　≦Ｖ　　となる。

ＦＧＥ　　　ＩｈＯ また、読出しモードにおいて選択されたＥＥＦＲＯＭセ
ルが導通レベル（ＯＮ状態）と判定できる電位である必
要があることから次式を満足する必要がある。

ＣＲ−Ｖ　　＋Ｖ　　　≧Ｖ　　　　　　−・・式−２
ＷＬ　　　ＦＧＲｔｈＯ 上記式−１及び式−２より、 Ｖ−Ｃ−Ｖ　　≦Ｖ　　≦Ｖ ｔｈＯＲＷＬ　　　ＦＧＥ　　　ｌｈ。

・・・式−３ となる。

また、消去停止判定レベル■　　は次式のようＢＬＥ になる。

ｖ　　＝Ｃ・Ｖ　　　＋Ｖ　　　−Ｖ ＢＬＥ　　　ＲＲＥＦ　　　ＦＧＥ　　　ｌｈ。

・・・式−４ 上記式−４より、 Ｖ　　　＝Ｖ　　　−Ｃ拳■＋■ ＦＧＥ　　　ＢＬＥ　　　ＲＲＥＦ　　　ｌｈ。

・・・式−５ 上記式−５を式−３に代入すると、 ｖ　　　　　−ｃ　　　　−Ｖ　　　≦Ｖ　　　　　−
ｃ　　　　−ｖ＋ｈＯＲＷＬ　　　　　ＢＬＥ　　　　
　　ＲＲＥＦ＋■　　　　≦■ ＩｈＯｌｈＱ ・・・式−６ 上記式−６を整理すると、 Ｖ、　　−１−Ｖ　　　／Ｃ≧Ｖ　　　≧Ｖ　　　／Ｃ
ＷＬ　　　ＢＬＥ　　　ＲＲＥＦ　　　ＢＬＥ　　　Ｒ
・・・式−７ 上記式−７を満足するように■　　を設定すれＲＥＦ ばよい。

この■　　の設定は例えば本実施例半導体記憶ＥＦ 装置のロウデコーダ２におけるＰ　Ｍ　ＯＳ　　Ｔ　２
５、Ｔ　とＮＭＯ８Ｔ　　ＸＴ　　とにおける相互コン
ダクタンスｇｍの比率により定めることができる。

具体例として、ワード線の電位■ッ、＝３．５Ｖ、消去
停止判定レベルＶ　　　＝２．１．Ｖ、コントロＥＬ −ルゲート・フローティングゲートの容量比ＣＲＯ１７
とすると、次式の条件が必要となる。

６．５≧Ｖ　　≧３ ＲＥＦ 即ち、消去用制御電圧■　　は３■以上でＲＥＦ ６．５ｖ以下ということとなる。

また、書込みモードは、選択されたビット線ＢＬ　　（
〜ＢＬ　　）及びワード線ＷＬ。

ｎ （〜ＷＬ　　）に各々高電圧■ＰＰを印加し、メモリｍ アレイ１の各ＥＥＰＲＯＭのソース側をＯｖとして情報
を書込む。

さらに、読出しモードは選択されたワード線ＷＬ　　（
〜ＷＬ、ｏ）を活性化させて、各ビット線ＢＬ　　（〜
ＢＬ　　）の電位をビット線レベル検出ｎ 回路３中のセンスアンプ３１で検出して情報を読出す。

この読出しモードにおいて、上記のように消去用制御電
圧Ｖ　　を全ワード線に印加した状ＥＦ 態で、各メモリセルに高電圧を印加して情報の消去を行
ない、この消去動作を消去停止判定レベル■　　により
自動的停止することとしたので、各ＥＬ メモリセルがデイプリージョン化されることがなくなり
、上記センスアンプ３１における誤読出しを防止して正
確な読出しが可能となる。

（Ｃ）第１及び第２の本発明の他の実施例上記実施例に
おいては複数のビット線ＢＬ　　〜ＢＬ　　がゲート回
路５にて選択され、この選択されたビット線の電位を検
出することにより消去動作を停止する構成としたが、複
数のビ・ソト線ＢＬ　　−ＢＬ　　の各々について電位
を検出し、該ｎ 検出した各電位が消去停止判定レベル■ＢＥＬに達した
か否かを判定し、この判定結果に基づいて消去動作を停
止する構成とすることもできる。

また、上記能の実施例において、検出した各電位のうち
のいずれかが消去停止判定レベルｖＢＥＬに最初に達し
た時、最後に達した時又はその中間の時に消去動作を停
止させる構成とすることもできる。

また、上記実施例においてはメモリセルアレイ１のピッ
線ＢＬ　　−ＢＬ　　をゲート回路５を介しｎ てビット線レベル検出回路３に接続する構成と共に、各
ビット線ＢＬ　　−ＢＬ　　間にビ・ソト線接続ｎ 信号ＥＲ’　に基づいて動作するトランスフアゲ−１−
Ｔ　　−Ｔ、、を各々接続する構成としたが、上記ビッ
ト線ＢＬ　　−ＢＬ　　のいずれかを任意に選択ｎ してゲート回路５に接続する構成とすることもできる。

このように構成することによりイレーズ信号の入力と同
時に選択された任意のビ・ント線ＢＬ　　−ＢＬ　　に
接続されるメモリセルを一括消ｎ 去できることとなる。

さらにまた、上記各実施例におけるメモリセルをＥＥＰ
ＲＯＭで形成する構成としたが、ＥＡＲＯＭＳＦｌａｓ
ｈＥＥＰＲＯ’Ｍその他の電気的に記憶情報を消去する
メモリセルの場合においても適用することができる。

〔発明の効果〕

以上説明したように第１の本発明においては、メモリセ
ルの消去時にメモリセルのコントロール電極に電圧を印
加し、このメモリセルの閾値電圧を検出し、この閾値電
圧に基づいて消去動作を停止する構成を採ったことから
、メモリセルの素子数を増加させることなく過消去によ
るメモリセルのデイプリージョン化を防止できることと
なり、消去後の記憶内容の読出し時に誤読出を防止でき
るという効果を有する。

第２の本発明においては、消去後のメモリセルが導通を
維持する制御電圧を記憶内容消去時にメモリセルのコン
トロール電極に印加し、メモリセルのソース・ドレイン
間の電位を検出し、この検出した電位に基づいて消去動
作を停止する構成を採ったことから、過消去によるメモ
リセルのデイプリージョン化を阻止し、読出し時に非選
択のメモリセルに基づく読出し誤りを防止する効果を有
する。

【図面の簡単な説明】

第１図は第１の本発明の原理説明図、 第２図は第２の本発明の原理説明図、 第３図は第２の本発明の一実施例構成図、第４図は第３
図記載実施例における動作タイミングダイアダラム、 第５図は従来の半導体記憶装置の概略構成図、第６図は
従来の他の半導体記憶装置のメモリアレイ構成図を示す
。 １・・・メモリアレイ ２・・・ロウデコーダ ３・・・ビット線レベル検出回路 ４・・・ソース制御回路 ５・・・ゲート回路 ６・・・Ｘドライバ ７・・・Ｙドライバー ８．３１、・・・センスアップ

Claims (1)

1. 【特許請求の範囲】 １、記憶内容の更新を電気的手段によって行なうことが
   できるメモリセル（１０）を有する半導体記憶装置にお
   いて、 上記メモリセル（１０）の記憶内容消去時に当該メモリ
   セル（１０）のコントロール電極に対して所定の制御電
   圧（Ｖ＿Ｒ＿Ｅ＿Ｆ）を印加するメモリセル制御手段（
   ２０）と、 上記メモリセル制御手段（２０）による制御電圧（Ｖ＿
   Ｒ＿Ｅ＿Ｆ）印加状態における上記メモリセル（１０）
   の閾値電圧を検出する電位検出手段（３０）と、 上記検出した閾値電圧に基づいて消去動作を停止させる
   消去電圧制御手段（４０）とを備えることを 特徴とする半導体記憶装置。 ２、上記制御電圧（Ｖ＿Ｒ＿Ｅ＿Ｆ）が、 Ｖ＿Ｗ＿Ｌ＋（Ｖ＿Ｂ＿Ｌ＿Ｂ／Ｃ＿Ｒ）≧Ｖ＿Ｒ＿Ｅ
   ＿Ｆ≧Ｖ＿Ｂ＿Ｌ＿Ｅ／Ｃ＿Ｒ−Ｖ＿Ｗ＿Ｌ：読出し時
   ワード線選択電圧 Ｖ＿Ｂ＿Ｌ＿Ｅ：消去停止判定レベル Ｃ＿Ｒ：コントロールゲートとフローティングゲートの
   容量比 を満足する値であることを 特徴とする請求項１記載の半導体記憶装置。 ３、記憶内容の更新を電気的手段によって行なうことが
   できる複数のメモリセル（１１、１２、…）を同一ビッ
   ト線に接続して構成される半導体記憶装置において、 消去が完了した状態のメモリセルを導通せしめるレベル
   の制御電圧を、上記複数のメモリセル（１１、１２、…
   ）の記憶内容消去時に各メモリセル（１１、１２、…）
   のコントロール電極に印加するメモリセル制御手段（２
   １、２２、…）と、上記メモリセル（１１、１２、…）
   の記憶内容消去時に各メモリセル（１１、１２、…）の
   ソース・ドレイン間に印加される電位を検出する電位検
   出手段（３０）と、 上記電位検出手段（３０）の検出電位に基づいて各メモ
   リセル（１１、１２、…）の消去動作を停止させる消去
   電圧制御手段（４０）とを備えることを 特徴とする半導体記憶装置。 ４、上記電位検出手段（３０）が複数あるビット線の各
   ビット線毎に電位を検出し、該検出された各電位に基づ
   いて上記消去電圧制御手段（４０）が消去動作を停止さ
   せることを 特徴とする請求項３記載の半導体記憶装置。 ５、上記電位検出手段（３０）が複数あるビット線の各
   ビット線毎に電位を検出し、該検出された各電位が最初
   の特定電位に達する時と最後に特定電位に達する時との
   中間時における検出電位に基づいて上記消去電圧制御手
   段（４０）が消去動作を停止させることを 特徴とする請求項３記載の半導体記憶装置。