JPH11134886A

JPH11134886A - 不揮発性半導体記憶装置

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Publication number: JPH11134886A
Application number: JP29916797A
Authority: JP
Inventors: Yasuaki Hirano; 恭章平野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-10-30
Filing date: 1997-10-30
Publication date: 1999-05-21
Anticipated expiration: 2017-10-30
Also published as: JP3558510B2; US6067251A; DE69832683D1; KR19990037481A; EP0913833A2; TW415070B; EP0913833A3; EP0913833B1; DE69832683T2

Abstract

(57)【要約】【課題】データの書き込み動作時及び消去動作時に正
の電圧を用い、負電圧ポンプを不要とし、結果的にレイ
アウト面積を低減できる不揮発性半導体記憶装置を提供
する。【解決手段】ワード線ＷＬ０につながるメモリセルＭ
００〜Ｍ０ｍに書き込みを行う場合は、ワード線ＷＬ０
を基準電圧Ｖｓｓ（例えば、０Ｖ）とし、ビット線ＢＬ
０、ＢＬ１、ＢＬ２、…ＢＬｎにそれぞれＶｐｐ（例え
ば、１２Ｖ）、Ｖｐｄ（例えば、５Ｖ）、Ｖｐｐ、…Ｖ
ｐｄを印加する。この時、ウエル電圧はＶｐｄであり、
共通ソースをフローティング状態とする。また、非選択
ワード線ＷＬ１〜ＷＬｎの電圧は全てＶｐｄである。こ
の条件により、データの書き込みが行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、より詳しくは、ＦＮ−ＦＮ動作によるデ
ータの書き込み動作及び消去動作を正の電圧のみで行う
ことができ、結果的に負電圧ポンプを不要とし、レイア
ウト面積を低減できる不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】最近、ＤＲＡＭ、フラッシュメモリ等を
混載したロジックＬＳＩが注目されている。特に、フラ
ッシュメモリは電気的に書き換えが可能であり、しか
も、電源を切ってもデータが消えない点から、内部デー
タの記憶用及びコード記憶用の両方の用途で利用され
る。

【０００３】内部データ記憶用のフラッシュメモリは、
ロジックＬＳＩの動作時にデータの記憶が行われが、単
一電源化を図ることが重要である。この場合、使用する
メモリ容量も大きく、フラッシュメモリの書き換えに必
要な昇圧ポンプを用いることが可能である。即ち、昇圧
ポンプのレイアウト面積に比して、メモリ部のレイアウ
ト面積が大きいからである。

【０００４】一方、コード記憶用のフラッシュメモリの
場合は、バージョンアップ等のアップデート時に書き換
えが行われるだけなので、書き換え回数は少ない。ま
た、使用されるメモリ容量も小さい。このため、単一電
源化に必要な昇圧ポンプを用いることができない。これ
は、昇圧ポンプのレイアウト面積に比して、メモリセル
アレイ（以下ではアレイと略称する）の面積が小さいた
めである。

【０００５】このような理由から、コード記憶用の場
合、昇圧ポンプを用いて単一電源化を実現するよりも、
ロジック電圧以外に、書き換え時に用いる高電圧を外部
から導入し、２電源とする方が好ましいといえる。

【０００６】ところで、フラッシュメモリとして、デー
タの書き換えにＦＮ−ＦＮ動作を用いたものがあり、こ
の方式のフラッシュメモリによれば、以下の利点を有す
る。

【０００７】（１）不揮発性半導体記憶装置のレイアウ
ト面積を縮小できる。

【０００８】（２）書き換え動作をチャネルホットエレ
クトロンで行うと、大電流が必要になり、消費電力が大
きくなるのに対し、ＦＮトンネル電流という微小電流を
用いてデータの書き換えを行うので、低消費電力化を図
ることができる。

【０００９】以下に書き換えにＦＮ−ＦＮ動作を用いた
フラッシュメモリの代表的なものを例示する。

【００１０】（１）ＮＯＲ型のフラッシュメモリ（２）ＮＡＮＤ型のフラッシュメモリ（３）ＤＩＮＯＲ型のフラッシュメモリ（４）ＡＮＤ型のフラッシュメモリ（５）ＡＣＴ（ＡｓｙｍｔｒｉｃａｌＣｏｎｔａｃｔ
ｌｅｓｓＴｒａｎｓｉｓｔｏｒ）型（＝仮想接地型）
のフラッシュメモリ（６）ＦＬＴＯＸ型のフラッシュメモリ次に、例示した各フラッシュメモリの動作原理及び問題
点について説明する。まず、図１２に基づきＮＯＲ型の
メモリセルヘの書き込み動作、読み出し動作及び消去動
作について説明する。

【００１１】書き込み動作は、図１２（ａ）に示すよう
に、コントロールゲートＣＧにＶｐｐ（例えば、１２
Ｖ）を印加し、例えば、ドレインに６Ｖ、ソースに０Ｖ
を印加する。このようにコントロールゲートＣＧとドレ
インに高電圧を加えてメモリセルに電流を流す。この
時、メモリセルを流れる電子の一部はドレイン付近の高
電界により加速されてフローティングゲートＦＧに注入
（チャネルホットエレクトロンの注入）される。

【００１２】消去動作では、図１２（ｂ）に示すよう
に、コントロールゲートＣＧを０Ｖ、ドレインをフロー
ティング、ソースにＶｐｐ（１２Ｖ）を印加し、これに
よって、フローティングゲートＦＧから電子を引き抜
き、メモリセルの閾値を低くする。

【００１３】読み出し動作では、図１２（ｃ）に示すよ
うに、コントロールゲートＣＧにＶｃｃ（例えば、３
Ｖ）、ドレインに１Ｖ、ソースに０Ｖを印加する。ここ
で、選択されたメモリセルが閾値の低いセルである場合
は電流は流れ、閾値の高いセルである場合は電流は流れ
ない。

【００１４】ところで、ＮＯＲ型のフラッシュメモリ
は、データの消去時において、上記のようにソースに高
電位をかけるため、ソース側拡散層の耐圧を高くする必
要がある。このため、深い拡散が必要になる結果、セル
面積縮小の妨げとなっていた。また、書き込み時の消費
電力が大きいという問題点もある。

【００１５】表１は、ＮＯＲ型のフラッシュメモリの書
き込み時、消去時及び読み出し時における印加電圧条件
をまとめたものである。

【００１６】

【表１】

【００１７】次に、ＮＡＮＤ型のフラッシュメモリの問
題点について説明する。ＮＡＮＤ型のフラッシュメモリ
は、アレイ構成をＮＡＮＤとすることで、アレイのレイ
アウト面積を縮小化できる利点を有する反面、アレイ構
成からビット線に多くの容量が付随し、ランダムアクセ
スが遅いという問題点を有する。このため、ランダムア
クセス速度の高速なものが要求されるコード記憶用には
向かない。

【００１８】なお、ＤＩＮＯＲ型のフラッシュメモリ、
ＡＮＤ型のフラッシュメモリ及びＡＣＴ型のフラッシュ
メモリは、基本的にＮＯＲ型アレイ構成で、ランダムア
クセス速度は基本的に高速化が可能である。以下これら
の基本的動作原理について述べる。

【００１９】まず、ＤＩＮＯＲ型のフラッシュメモリ
は、「電子情報通信学会信学技報、１９９３年ＳＤＭ９
３、ｐｐ１５」“３Ｖ単一電源ＤＩＮＯＲ型フラッシュ
メモリ”に開示されている。

【００２０】図１はそのメモリセルの構造を示す。な
お、図１は後述のように本発明が適用されるフラッシュ
メモリの構造を示すものである。

【００２１】図１において、基板１の表面側には、ｎウ
エル２がコ字状に形成され、その内部にｐウエル３が形
成されている。加えて、ｐウエル３の領域内には、ｎ＋
のソース４及びｎ＋のドレイン５が形成されている。ま
た、ソース４、ドレイン５間の基板１上に、トンネル酸
化膜６を介して、フローティングゲートＦＧが形成され
ている。更に、フローティングゲートＦＧの上には、層
間絶縁膜７を介してコントロールゲートＣＧが形成され
ている。

【００２２】次に、このメモリセルの動作原理について
説明する。

【００２３】まず、書き込み動作は、図１３（ａ）に示
すように、ｐウエル３に基準電圧Ｖｓｓ（例えば、０
Ｖ）を印加する。そして、コントロールゲートＣＧに負
の電圧Ｖｎｅｇ（例えば、−８Ｖ）を印加し、更に、ド
レイン５に正の高電圧Ｖｐｄ（例えば、＋４Ｖ）を印加
する。

【００２４】これにより、ドレイン５とフローティング
ゲートＦＧの重なった部分で高電界が発生し、フローテ
ィングゲートＦＧから電子が引き抜かれる。この結果、
閾値は低くなる（例えば、閾値は０Ｖ以上、１．５Ｖ以
下）。

【００２５】一方、消去動作では、ソース４に負の電圧
Ｖｅｎ（例えば、−４Ｖ）を印加するため、基板１とソ
ース４で順方向電圧にならないように、ｐウエル３に負
の電圧Ｖｅｎを印加する。更に、コントロールゲートＣ
Ｇに正の高電圧Ｖｅｇ（例えば、８Ｖ）を印加し、ソー
ス４及びチャネル部分で高電界を発生させ、チャネル全
面からフローティングゲートＦＧに電子を注入し、閾値
を高くする（例えば、閾値は４Ｖ以上）。

【００２６】また、読み出し動作は、ドレイン５に１
Ｖ、コントロールゲートＣＧに３Ｖを印加し、メモリセ
ルに電流を流す。ここで、閾値の低い書き込まれたメモ
リセルであれば、電流が流れる。一方、閾値の高いメモ
リセルの場合は電流は流れない。従って、この状態をセ
ンスアンプ等からなる読み出し回路でセンスし、データ
を読み出す。

【００２７】表２は、ＤＩＮＯＲ型のフラッシュメモリ
の書き込み時、消去時及び読み出し時における印加電圧
条件をまとめたものである。

【００２８】

【表２】

【００２９】次に、図１４に基づき上記動作をアレイの
構成を用いて更に詳細に説明する。図１４に示すよう
に、このアレイは、ビット線ＢＬ（ＢＬ０〜ＢＬｍ＋
１）がメモリセルＭ（Ｍ００〜Ｍｎｍ）のドレインに接
続され、コントロールゲートＣＧがワード線ＷＬ（ＷＬ
０〜ＷＬｎ）に接続されており、その交点にメモリセル
Ｍがマトリクス状に配設されている。なお、ソースは共
通ソースヘ接続されるように構成されている。

【００３０】次に、書き込み動作について説明する。Ｄ
ＩＮＯＲ型のフラッシュメモリでは、書き込み動作を高
速化するために、１本のワード線ＷＬに接続された複数
のメモリセルへの書き込みを同時に行う構成をとる。

【００３１】図１５は電圧を印加した状態を示す。同図
に示すように、ワード線ＷＬ０に接続されたメモリセル
Ｍ００〜Ｍ０ｍに、データ“１”、“０”、“１”…
“０”を書き込む場合、選択されたワード線ＷＬ０は−
８Ｖである。また、非選択ワード線ＷＬ１、ＷＬ２…は
基準電圧Ｖｓｓ（例えば、０Ｖ）である。

【００３２】ビット線ＢＬはデータにより電圧が異な
り、データが“１”の場合、書き込み電圧４Ｖがビット
線ＢＬに出力される。一方、データが“０”の場合、書
き込みを阻止するため、基準電圧Ｖｓｓ（例えば、０
Ｖ）が出力される。よって、データ“１”のメモリセル
のみが、上述したようなメカニズムにより、閾値が低下
する。

【００３３】消去動作は、図１４に示すアレイを一括消
去することによって行われる。即ち、ビット線ＢＬをフ
ローティング状態とし、ウエル及び共通ソースを−４Ｖ
とする。そして、全てのワード線ＷＬを８Ｖとして、上
述したようなメカニズムによりフローティングゲートＦ
Ｇに電子が注入され、閾値が上昇する。

【００３４】読み出し動作は、選択したワード線ＷＬ０
のみ３Ｖ、非選択ワード線ＷＬ１〜ＷＬｎは０Ｖとす
る。読み出すべきメモリセルＭのドレインを１Ｖ、共通
ソースを０Ｖとして、メモリセルに電流を流す。このよ
うな印加電圧条件によりデータの読み出しを行う。

【００３５】次に、ＡＮＤ型のフラシュシュメモリの基
本的動作原理について説明する。なお、このＡＮＤ型の
フラシュシュメモリは、例えば、「電子情報通信学会信
学技報、１９９３年、ＳＤＭ９３、ｐｐ３７」“３Ｖ単
一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型セル”
や特開平６−７７４３７号公報に開示されている。

【００３６】ここで、ＡＮＤ型のフラッシュメモリの基
本的動作は、上記したＤＩＮＯＲ型のフラッシュメモリ
と同じである。従って、以下では異なる点を中心に説明
する。上記文献に記載されたＡＮＤ型のフラッシュメモ
リの構造は、ｎウエルに囲まれた領域にｐウエルが存在
するトリプルウエル構造を用いていない。これは、後述
するが、消去時に、ドレインに負の電圧を印加しない方
式をとるため、トリプルウエル構造を用いる必要がない
ためである。

【００３７】表３は、ＡＮＤ型のフラッシュメモリの書
き込み動作、消去動作及び読み出し動作時の電圧印加条
件をまとめたものである。

【００３８】

【表３】

【００３９】書き込み動作及び読み出し動作について
は、上記のＤＩＮＯＲ型のフラッシュメモリと同じ電圧
印加方式であり、ここでは説明を省略する。

【００４０】一方、消去動作はＤＩＮＯＲ型のフラッシ
ュメモリと異なる。そのメカニズムを、図１３（ｂ）に
示す。同図からわかるように、ドレイン５、ソース４を
フローティングとし、ワード線ＷＬに正の電圧を印加
し、チャネルとフローティングゲートＦＧ間に高電界を
発生させ、電子をフローティングゲートＦＧヘ注入す
る。結果として、閾値は高くなる。

【００４１】また、上記文献に開示されているＡＮＤ型
のフラッシュメモリでは、ワード線１本当たりの書き込
み、消去を行うのでビットラインとソース線は図示され
ていないセレクトゲートトランジスタによって分割され
ている。ワード線１本当たりの消去を行うため、選択さ
れているワード線に正の高電圧Ｖｐｐ（例えば、１２
Ｖ）を印加し、これにより、上記したように、電子をフ
ローティングゲートＦＧヘ注入し、ワード線１本分の消
去を行う。また、アレイ全体のワード線全てに正の高電
圧Ｖｐｐ（例えば、１２Ｖ）を印加すれば、ＤＩＮＯＲ
型のフラッシュメモリと同じようにアレイ全体を一括し
て消去することができる。

【００４２】次に、ＡＣＴ型のフラッシュメモリの基本
的動作原理について説明する。なお、このＡＣＴ型のフ
ラッシュメモリは、「ＩＥＤＭＴｅｃｈ．Ｄｉｇ，Ｐ
２６７，（１９９５）」“ＡＮｅｗＣｅｌｌＳｔ
ｒｕｃｔｕｒｅｆｏｒＳｕｂ−ｑｕａｔｅｒＭｉ
ｃｒｏｎＨｉｇｈＤｅｎｓｉｔｙＦｌａｓｈＭｅ
ｍｏｒｙ”に開示されている。

【００４３】このＡＣＴ型のフラッシュメモリの基本動
作は、アレイのレイアウト面積を小さくするために、仮
想接地型アレイを用いていることから、ＤＩＮＯＲ型の
フラッシュメモリ及びＡＮＤ型のフラッシュメモリと少
し異なる点がある。

【００４４】図６はＡＣＴ型のフラッシュメモリの断面
図を示す。なお、図６は後述する本発明に係るＡＣＴ型
のフラッシュメモリの構造を示すものである。

【００４５】図６に示すように、ソース４及びドレイン
５の不純物濃度は、フローティングゲートＦＧ直下の領
域と他の領域とで異なっている。なお、図１と対応する
部分には同一の符号を付し、具体的な説明は省略する。

【００４６】書き込み時は、コントロールゲートＣＧを
負の電圧Ｖｎｅｇ（例えば、−８Ｖ）とし、ドレイン５
側では、高濃度の拡散層ｎ＋に正の高電圧Ｖｐｄ（例え
ば、４Ｖ）を印加する。このため、図１６（ａ）にその
メカニズムを示すように、電子が引き抜かれ、閾値が低
下する。つまり、この動作でデータがメモリセルに書き
込まれる。

【００４７】一方、ソース４側では、低濃度（ｎ−）で
あるため、正の高電圧Ｖｐｄが印加されても、電子は引
き抜かれず、閾値は低下しない。つまり、書き込みが阻
止される構造になっている。

【００４８】次に、この動作の詳細を図７に基づき説明
する。なお、図７は隣接するメモリセルとの関係を示し
ており、同図からわかるように、１つの拡散層（ｎ＋、
ｎ−）を隣接する２つのメモリセルで共有している。つ
まり、あるメモリセルでは、その拡散層（ｎ＋、ｎ−）
はドレイン５であり、隣接する他のメモリセルでは、ソ
ース４である。

【００４９】あるメモリセルにデータが書き込まれる場
合、ドレイン５側ではＶｐｄ（例えば、４Ｖ）、ソース
４側ではＶｐｄ又は書き込み阻止の電圧である。このメ
モリセルの書き込み動作を妨げないようにするため、ソ
ース４側に書き込み阻止電圧が印加される場合、拡散層
（ｎ＋、ｎ−）をフローティング状態とする必要があ
る。

【００５０】消去動作は、図１６（ｂ）に示すように、
拡散層（ソース４、ドレイン５）及びｐウエル３に負の
電圧Ｖｅｎ（例えば、−４Ｖ）を印加し、コントロール
ゲートＣＧをＶｅｇ（例えば、＋８Ｖ）とする。これに
より、チャネル層とフローティングゲートＦＧ間で高電
界を発生させ、電子をフローティングゲートＦＧヘ注入
する。

【００５１】読み出し動作は、ドレイン５（又はソース
４）にＶｂｓ（例えば、１Ｖ）、コントロールゲートＣ
ＧにＶｃｃ（例えば、３Ｖ）を印加し、メモリセルに電
流を流し、これをセンスし、データの読み出しを行う。

【００５２】表４は、ＡＣＴ型のフラッシュメモリの書
き込み時、消去時及び読み出し時の印加電圧条件をまと
めたものである。

【００５３】

【表４】

【００５４】次に、この動作の詳細を図１７に基づき説
明する。なお、図１７はＡＣＴ型のフラッシュメモリで
用いられるアレイ構成を示す。同図からわかるように、
同一のワード線ＷＬ上のメモリセルにおいて、あるメモ
リセルは隣接するメモリセルのビット線ＢＬを共有して
いる。例えば、ビット線ＢＬ１にはメモリセルＭ００と
メモリセルＭ０１の両方が接続されている。

【００５５】このアレイにおける書き込み動作について
説明する。書き込み動作は、上記したＤＩＮＯＲ型のフ
ラッシュメモリ及びＡＮＤ型のフラッシュメモリと同様
に、ワード線ＷＬ１本当たりに接続された複数のメモリ
セルに対して同時に書き込みを行う。

【００５６】図１７は、書き込みデータがそれぞれ
“１”、“０”、“１”・・・“０”の場合のアレイの
各ノードの印加電圧を示している。ワード線ＷＬ０につ
ながるメモリセルＭ００〜Ｍ０ｍに書き込みを行う場
合、ＷＬ０をＶｎｎ（例えば、−８Ｖ）とし、ビット線
ＢＬ０、ＢＬ１、ＢＬ２、…ＢＬｎにそれぞれ“４
Ｖ”、“フローティング”、“４Ｖ”、…“フローティ
ング”とする。この条件により、上記のようなデータの
書き込みが行われる。

【００５７】消去動作は、図１６に示すアレイの一括消
去である。全てのビット線ＢＬ０〜ＢＬｍ＋１を−４Ｖ
とし、全てのワード線ＷＬ０〜ＷＬｎを８Ｖとする。こ
の条件で、上記したようなメカニズムにより、フローテ
ィングゲートＦＧから電子が注入され、閾値が上昇す
る。

【００５８】読み出し動作は、選択したワード線ＷＬを
３Ｖ、非選択ワード線は０Ｖとする。読み出すべきメモ
リセルのドレインをＶｂｓ（例えば、１Ｖ）、ソースを
Ｖｓｓ（例えば、０Ｖ）として、セルに電流を流す。例
えば、ワード線ＷＬ０をＶｃｃ（例えば、３Ｖ）、ビッ
ト線ＢＬ０にＶｂｓ、ビット線ＢＬ１はＶｓｓとするこ
とにより、メモリセルＭ００のデータを読み出すことが
可能である。

【００５９】次に、ＦＬＴＯＸ型のフラッシュメモリの
基本的動作原理について説明する。図１９はＦＬＴＯＸ
型のフラッシュメモリのセル構造を示す。基板１の表層
部にはｎ＋のソース４とｎ＋のドレイン５が形成され、
フィールド酸化膜６を介してフローティグゲートＦＧが
形成されている。更に、フローティングゲートＦＧの上
には、層間絶縁膜７を介してコントロールゲートＣＧが
形成されている。

【００６０】このようなセル構造を有するＦＬＴＯＸ型
のフラッシュメモリは、例えば、「ＩＥＥＥＩＳＳＣ
ＣＤｉｇＴｅｃｈ．Ｐａｐ；ｐｐ１５２−１５３，
１９８０年」、“１６ｋｂＥｌｅｃｔｒｉｃａｌＥ
ｒａｓａｂｌｅＮｏｎｖｏｌａｔｉｌｅＭｅｍｏｒ
ｙ”に記載されている。

【００６１】次に、このセル構造のフラッシュメモリを
図２０に示すメモリセルアレイに適用した場合について
説明する。このタイプのフラッシュメモリは、トリプル
ウェル構造ではなく、ウエルと基板１は同電位、つま
り、ウエルは常にＶｓｓ（０Ｖ）である。

【００６２】この場合の書き込みは、コントロールゲー
トＣＧにＶｓｓを印加し、書き込みデータ“１”でセル
にデータを書き込みたい場合は、ビット線ＢＬにＶｐｐ
（１２Ｖ）を印加する。これにより、フローティグンゲ
ートＦＧとドレイン５間には高電界が発生し、フローテ
ィングゲートＦＧから電子が引き抜かれ、閾値は低下す
る。

【００６３】一方、データが“０”の場合は、ビット線
ＢＬにＶｉｎｈ（６Ｖ）を印加する。これにより、フロ
ーティングゲートＦＧとドレイン５間の電界が緩和さ
れ、閾値は高い状態に保たれる。

【００６４】なお、ドレインディスターブを避けるため
に、非選択ワード線ＷＬにはＶｉｎｈが印加され、これ
によってドレインディスターブを緩和している。

【００６５】一方、消去動作は、選択ブロックの全ワー
ド線ＷＬにＶｐｐを印加し、ビット線ＢＬを０Ｖ、ソー
ス線をフローティング状態として、ドレイン５サイドか
ら電子を注入して閾値を高める。

【００６６】なお、下記表５は、ＦＬＴＯＸ型のフラッ
シュメモリの書き込み時、消去時及び読み出し時におけ
る印加電圧条件をまとめたものである。

【００６７】

【表５】

【００６８】

【発明が解決しようとする課題】ところで、上述したＦ
Ｎ−ＦＮ動作を用いるＤＩＮＯＲ型のフラッシュメモ
リ、ＡＮＤ型のフラッシュメモリ及びＡＣＴ型のフラッ
シュメモリは、いずれも単一電源化を容易にするため、
書き込み動作及び消去動作に負電圧を用いている。この
負電圧は内部の負電圧ポンプで発生する。また、それら
の動作には正の高電圧も用い、これもまた、昇圧ポンプ
を用いて内部で発生する。

【００６９】上記したように、ロジックＬＳ１にフラッ
シュメモリを混載し、コード記憶用として用いるもので
は、メモリ容量が小さいことから、これの動作のため
に、レイアウト面積の大きい昇圧ポンプ、負電圧ポンプ
を用いることができない。

【００７０】また、外部から導入する電源は、ロジック
用電源Ｖｃｃのロジック電源電圧以外に、書き換え時に
必要な外部高電圧電源（正の高電圧、例えば、１２Ｖ）
しか用いることができない。つまり、上記のＤＩＮＯＲ
型のフラッシュメモリ、ＡＮＤ型のフラッシュメモリ及
びＡＣＴ型のフラッシュメモリにおいては、負電圧を外
部から供給することができない。この結果、上記した問
題点を有する。

【００７１】また、ＦＬＴＯＸ型のフラッシュメモリ
は、以下に示す問題がある。

【００７２】（１）図１９に示すように、フローティン
グゲートＦＧの構造が複雑であるため、フローティング
ゲートＦＧのサイズが大きくなる。このため、セル面積
の低減を図ることが困難になる。

【００７３】（２）ドレイン５に高電圧が印加されるた
め、高耐圧用のドレイン５を形成する必要がある。この
ため、ドレイン領域が大きくなり、セル面積も大きくな
る。

【００７４】以上のように、ＦＬＴＯＸ型のフラッシュ
メモリでは、セル面積がＥＴＯＸ型のフラッシュメモリ
よりも更に大きくなるため、ＦＮ−ＦＮ型のフラッシュ
メモリのメリットの一つであるセル面積の低減を図るこ
とができない。

【００７５】本発明は、このような現状に鑑みてなされ
たものであり、データの書き込み動作時及び消去動作時
に正の電圧を用い、負電圧ポンプを不要とし、結果的に
レイアウト面積を低減でき、またドレイン側の耐圧も緩
和できる不揮発性半導体記憶装置を提供することを目的
とする。

【００７６】本発明の他の目的は、フローティングゲー
トの形状が平坦形状であり、そのサイズを小さくできる
結果、セル面積の一層の低減を図ることができる不揮発
性半導体記憶装置を提供することにある。

【００７７】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データの書き込み動作及び消去動作をＦＮ
トンネル現象を利用して行う不揮発性半導体記憶装置で
あって、ワード線群とビット線群が直交し、その交点に
スタックゲート型のメモリセルがマトリクス状に配置さ
れ、該メモリセルのコントロールゲートがワード線に接
続され、ドレインがビット線に接続され、且つマトリク
ス状に配置された全てのメモリセルのソースが共通接続
されたメモリアレイ群からなり、該メモリセルの該コン
トロールゲートを基準電圧とし、該メモリセルが形成さ
れているウエルに第１の電圧、該ドレインに第２の電圧
を印加することによってデータの書き込みを行う一方、
該コントロールゲートに第３の電圧を印加し、該ウエル
を基準電圧とすることによってデータの消去を行う不揮
発性半導体記憶装置において、該第１の電圧、該第２の
電圧及び該第３の電圧が全て正の高電圧であり、且つ該
第２の電圧が該第１の電圧よりも高く設定されており、
そのことにより上記目的が達成される。

【００７８】また、本発明の不揮発性半導体記憶装置
は、データの書き込み動作及び消去動作をＦＮトンネル
現象を利用して行う不揮発性半導体記憶装置であって、
ワード線群とビット線群が直交し、その交点にスタック
ゲート型のメモリセルがマトリクス状に配置され、該メ
モリセルのコントロールゲートがワード線に接続され、
ドレインがビット線に接続され、ソースが隣接するメモ
リセルのビット線に接続された仮想接地型メモリセルア
レイ群からなり、該メモリセルの該コントロールゲート
を基準電圧とし、該メモリセルが形成されているウエル
に第１の電圧、該ドレインに第２の電圧を印加すること
によってデータの書き込みを行う一方、該コントロール
ゲートに第３の電圧を印加し、該ウエルを基準電圧とす
ることによってデータの消去を行う不揮発性半導体記憶
装置において、該第１の電圧、該第２の電圧及び該第３
の電圧が全て正の高電圧であり、且つ該第２の電圧が該
第１の電圧よりも高く設定されており、そのことにより
上記目的が達成される。

【００７９】好ましくは、前記第１の電圧、前記第２の
電圧及び前記第３の電圧は一の外部電圧源から供給さ
れ、該外部電圧源の電圧レベルは該第３の電圧であり、
該第１の電圧及び該第２の電圧は該第３の電圧からレギ
ュレートされて供給される構成とする。

【００８０】また、好ましくは、前記データの書き込み
時に、非選択メモリセルのワード線に前記第１の電圧を
印加する構成とする。

【００８１】また、好ましくは、前記メモリセルが形成
されているウエルはｐ型半導体層であり、該ウエルはｎ
型半導体層に囲まれて、基板から電気的に分離されてお
り、データの書き込み時に、該ｎ型半導体層に前記第１
の電圧を印加する構成とする。

【００８２】また、好ましくは、前記コントロールゲー
トに層間絶縁膜を介してフローティングゲートが重畳さ
れ、該フローティングゲートが平坦な形状である構成と
する。

【００８３】以下に、本発明の作用を説明する。

【００８４】上記構成によれば、ＦＮ−ＦＮ動作による
フラッシュメモリ（不揮発性半導体記憶装置）へのデー
タの書き込み動作及び消去動作を正の電圧を印加するだ
けで行えるので、図４（ａ）、（ｂ）に対比して示すよ
うに、このフラッシュメモリの電圧系において、従来デ
ータの書き込み時に必要であった負電圧ポンプを省略す
ることができる。この結果、レイアウト面積を大幅に低
減することが可能になる。

【００８５】加えて、本発明によれば、図４（ｂ）に示
すように、カラムデコーダ１２及びロウデコーダ１１に
負電圧を印加する必要がないので、その分、デコーダの
回路構成を簡潔化できる利点もある。

【００８６】また、メモリセルとして仮想接地型のメモ
リセルを用いる本発明の構成によれば、レイアウト面積
を更に一層低減できる利点がある。

【００８７】また、前記データの書き込み時に、非選択
メモリセルのワード線に前記第１の電圧を印加する構成
によれば、図５に示すように、レギュレータ回路が不要
になるので、その分、より一層レイアウト面積を低減で
きる利点がある。

【００８８】また、本発明では、データの書き込み動作
時及び消去動作時に負電圧を用いないため、２重ウエル
構造のトランジスタを使用する必要がない。このため、
周辺回路部、特にロウデコーダ部及びカラムデコーダ部
のレイアウト面積を低減できる利点がある。

【００８９】また、本発明では、フローティングゲート
が平坦な形状であるので、ＦＬＯＴＯＸ型のフラッシュ
メモリに比べて、そのサイズを小さくできる結果、セル
面積の一層の低減を図ることができる。

【００９０】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００９１】（実施形態１）図１〜図５は本発明不揮発
性半導体記憶装置の実施形態１を示す。図１は本実施形
態１に係る不揮発性半導体記憶装置のメモリセルの構造
を示しており、本実施形態１は本発明をＤＩＮＯＲ型の
フラッシュメモリに適用した例を示す。

【００９２】図１において、基板１の表面側には、ｎウ
エル２がコ字状に形成され、その内部にｐウエル３が形
成されている。加えて、ｐウエル３の領域内には、ｎ＋
のソース４及びｎ＋のドレイン５が形成されている。ま
た、ソース４、ドレイン５間の基板１上に、トンネル酸
化膜６を介して、フローティングゲートＦＧが形成され
ている。更に、フローティングゲートＦＧの上には、層
間絶縁膜７を介してコントロールゲートＣＧが形成され
ている。

【００９３】ここで、留意すべきは、メモリセルの形成
されるｐウエル２はｎウエル３に囲まれたトリプルウエ
ル内に形成されていなければならない点である。

【００９４】次に、図２に基づき本実施形態１のメモリ
セルの基本動作について説明する。なお、下記の表６
は、書き込み時、消去時及び読み出し時の印加電圧条件
をまとめたものである。

【００９５】

【表６】

【００９６】書き込み動作は、図２（ａ）に示すよう
に、ｐウエル３に正の高電圧Ｖｐｄ（例えば、＋５Ｖ）
を印加する。この時、ｐウエル３とトリプルウエル構造
のｎウエル２が順方向バイアスとならないように、ｎウ
エル２に正の高電圧Ｖｐｄを印加する。ドレイン５には
正の高電圧Ｖｐｐ（例えば、＋１２Ｖ）を印加する。更
に、ソース４側をフローティングとし、コントロールゲ
ートＣＧを基準電圧Ｖｓｓ（例えば、０Ｖ）とし、この
電圧条件によりドレイン５とフローティングゲートＦＧ
の重なる部分で高電界を発生させる。この時、ｐウエル
３に正の高電圧Ｖｐｄが印加されているため、ドレイン
５側の耐圧を緩和することができる。

【００９７】この結果、フローティングゲートＦＧか
ら、電子が引き抜かれ、閾値が低下する。なお、ここで
用いられる正の高電圧はすべて一の外部高電圧源（例え
ば、１２Ｖ）を電源としている。

【００９８】次に、図３に基づき上記の電圧印加条件を
アレイを用いて説明する。この場合も、１本のワード線
ＷＬに接続された複数のメモリセルに対して同時に書き
込みを行う。書き込みデータはそれぞれ“１”、
“０”、“１”…“０”の場合である。

【００９９】図３はアレイの各ノードの印加電圧を示し
ており、ワード線ＷＬ０につながるメモリセルＭ００〜
Ｍ０ｍに書き込みを行う場合は、ワード線ＷＬ０を基準
電圧Ｖｓｓ（例えば、０Ｖ）とし、ビット線ＢＬ０、Ｂ
Ｌ１、ＢＬ２、…ＢＬｎにそれぞれＶｐｐ（例えば、１
２Ｖ）、Ｖｐｄ（例えば、５Ｖ）、Ｖｐｐ、…Ｖｐｄを
印加する。

【０１００】この時、ウエル電圧はＶｐｄであり、共通
ソースをフローティング状態とする。また、非選択ワー
ド線ＷＬ１〜ＷＬｎの電圧は全てＶｐｄである。この条
件により、上記のようなデータの書き込みが行われる。

【０１０１】ここで問題になるのはディスターブであ
る。図３において、ゲートディスターブは、例えば、メ
モリセルＭ０１で受けており、ドレインディスターブは
メモリセルＭ１０で受けている。メモリセルＭ１１等
は、コントロールゲートＣＧ、ドレイン５、ウエル２、
３の電圧がＶｐｄであり、この条件では、ディスターブ
は受けない。

【０１０２】次に、ゲートディスターブ及びドレインデ
ィスターブの詳細について説明する。

【０１０３】（１）ゲートディスターブこのゲートディスターブは、上述のように、図３に示す
メモリセルＭ０１の位置で受けるディスターブ条件であ
る。これは、ワード線ＷＬ０が０Ｖでビット線ＢＬ１及
び基板１が５Ｖである。このことは、基板１の電圧を基
準として考えた場合、ビット線ＢＬ１及び基板１の電圧
が０Ｖ、ワード線ＷＬ０が−５Ｖの時と同じ条件である
ことを意味している。

【０１０４】ここで、上記の従来技術では、ゲートディ
スターブは−９Ｖ程度であり、この場合において、閾値
を１Ｖ低下させるのに必要な時間は、約１０ｓ程度であ
る。本実施形態１においては、メモリセルの設計条件に
もよるが、上記の条件で閾値を１Ｖ低下させるのには約
１０００ｓ程度の時間が必要である。このため、本実施
形態１においては、ゲートディスターブは実質的に無視
できる。

【０１０５】（２）ドレインスターブドレインスターブは図３に示すメモリセルＭ０１の位置
で受けるディスターブ条件である。これは、ワード線Ｗ
Ｌ０が５Ｖ、ビット線ＢＬ１が１２Ｖ、基板１が５Ｖで
ある。このことは、基板１の電圧を基準として考えた場
合、ワード線ＷＬ０及び基板１が０Ｖ、ビット線ＢＬ１
が７Ｖである時と同じ条件であることを意味している。

【０１０６】この条件では、本実施形態１のメモリセル
の設計条件にもよるが、閾値を１Ｖ変化させるのに約１
００Ｓ程度要する。図示してないが、アレイ構成をメイ
ンビット線とサブビット線の構成とし、１つのサブビッ
ト線につながるメモリセル数を３２程度とし、１つのメ
モリセルの書き込み時間を約１０ｍｓとすると、受ける
ディスターブ時間は３００ｍｓ程度である。

【０１０７】従って、２桁以上のマージンがあるので、
ドレインディスターブも実質的に無視できる。

【０１０８】消去及び読み出し動作は、従来技術の所で
説明したＡＮＤ型のフラッシュメモリと同様であるの
で、ここでは省略する。

【０１０９】次に、図４（ａ）、（ｂ）に基づき本実施
形態１の効果を従来例と対比して説明する。なお、同図
（ａ）は従来例の電圧系を示し、同図（ｂ）は本実施形
態１の電圧系を示す。同図（ａ）、（ｂ）において、符
号１０はアレイを示し、１１はロウデコーダを、１２は
カラムデコーダを、１３はレギュレータ回路をそれぞれ
示している。また、上述のように、従来例では書き込み
時に負の電圧を必要とするので、同図（ａ）に示すよう
に、負電圧ポンプ１４が設けられており、この点で本実
施形態１の電圧系と明確に異なっている。

【０１１０】同図（ａ）に示すように、従来例では書き
込み時に負の電圧を必要とするため、外部電源Ｖｐｐ
（例えば、１２Ｖ）を用いて負電圧を発生する。また、
ビット線ＢＬの電圧はレギュレータ回路１３によりＶｐ
ｐからレギュレートされ、Ｖｐｄへダウンコンバートさ
れる。

【０１１１】なお、消去時には、負電圧ポンプ１４及び
レギュレータ回路１３は用いず、外部電源電圧Ｖｐｐが
ロウデコーダ１１に直接入力される。

【０１１２】これに対して、本実施形態１においては、
書き込み時は、同図（ｂ）に示すように、レギュレータ
回路１３によって外部電源ＶｐｐからＶｐｓレギュレー
トされた電圧がカラムデコーダ１２、ロウデコーダ１１
等に入力される。また、Ｖｐｐ電圧は直接カラムデコー
ダ１２ヘ入力されている。

【０１１３】なお、消去時は、従来技術の場合と同様
に、外部電源電圧Ｖｐｐがロウデコーダ１１に直接入力
される。

【０１１４】このように、本実施形態１の電圧系によれ
ば、従来例では書き込み時に必要であった負電圧ポンプ
を省略することができるので、結果的にレイアウト面積
を従来例よりも大幅に低減することが可能になる。

【０１１５】更には、カラムデコーダ１２及びロウデコ
ーダ１１に負電圧を印加しないので、その分、デコーダ
部の回路構成を小型且つ簡潔なものにできる利点もあ
る。

【０１１６】なお、本実施形態１において、書き込み時
のウエル２、３への印加電圧、非選択ビット線ＢＬへの
印加電圧及び非選択ワード線ＷＬへの印加電圧をＶｐｓ
を用いないで、Ｖｃｃ（例えば、３Ｖ）を利用できるよ
うにメモリセルを設計することが可能である。

【０１１７】図５は、そのような場合の電圧系を示す。
図４（ｂ）の場合と比較すると、レギュレータ回路１３
が省略されており、その分、レイアウト面積を一層低減
できる利点がある。

【０１１８】なお、下記の表７は、図５の電圧系を用い
た場合の、書き込み時、消去時及び読み出し時の印加電
圧条件をまとめたものである。

【０１１９】

【表７】

【０１２０】（実施形態２）図６〜図１０は本発明不揮
発性半導体記憶装置の実施形態２を示す。図６及び図７
は本実施形態２に係る不揮発性半導体記憶装置のメモリ
セルの構造を示しており、本実施形態２は本発明をＡＣ
Ｔ型のフラッシュメモリに適用した例を示す。

【０１２１】即ち、本発明を仮想接地型のメモリセルヘ
適用した例を示す。このため、実施形態２の不揮発性半
導体記憶装置のレイアウト面積は、実施形態１のレイア
ウト面積よりも小さくなっている。なお、実施形態１と
対応する部分には同一の符号を付し、具体的な説明は省
略する。

【０１２２】次に、表７及び図８に基づき本実施形態２
のメモリセルの基本動作を以下に説明する。なお、下記
の表８は、書き込み時、消去時及び読み出し時の印加電
圧条件をまとめたものである。

【０１２３】

【表８】

【０１２４】書き込み動作は、図８（ａ）に示すよう
に、ｐウエル３に正の高電圧Ｖｐｄ（例えば、＋５Ｖ）
を印加する。この時、ｐウエル３とトリプルウエル構造
のｎウエル２が順方向バイアスとならないように正の高
電圧Ｖｐｄ（例えば＋５Ｖ）を印加する。なお、この印
加電圧は実際にはＶｐｄ以上の電圧であればよい。

【０１２５】更に、ドレイン５には正の高電圧Ｖｐｐ
（例えば、＋１２Ｖ）を印加する。この時、ソース４側
は、隣接するメモリセルのドレイン５とビット線ＢＬを
共有しているので、Ｖｐｄ又はフローティング状態（又
は５Ｖ）の電圧が印加される。

【０１２６】そして、コントロールゲートＣＧを基準電
圧Ｖｓｓ（例えば、０Ｖ）とし、この電圧条件によりド
レイン５とフローティングゲートＦＧの重なる部分で高
電界を発生させる。この結果、フローティングゲートＦ
Ｇから電子が引き抜かれ、閾値が低下する。なお、ここ
で用いられる正の高電圧はすべて外部高電圧源（例え
ば、＋１２Ｖ）を電源としている。

【０１２７】次に、図９に基づき上記の電圧印加条件を
アレイを用いて説明する。図９は本実施形態２で用いら
れるアレイの構成を示す。このアレイにおいても、書き
込み動作は、１本のワード線ＷＬに接続された複数のメ
モリセルに対して同時に書き込むことによって行われ
る。

【０１２８】図１０は、書き込みデータが“１”、
“０”、“１”…“０”の場合におけるアレイの各ノー
ドの印加電圧を示している。

【０１２９】今、ワード線ＷＬ０につながるメモリセル
Ｍ００〜Ｍ０ｍに同時にデータを書き込みを行う場合を
想定すると、この場合は、ワード線ＷＬ０を基準電圧Ｖ
ｓｓ（例えば、０Ｖ）とし、ビット線ＢＬ０、ＢＬ１、
ＢＬ２、…ＢＬｎにそれぞれＶｐｐ（例えば、１２
Ｖ）、フローティング又はＶｐｄ（例えば、５Ｖ）、Ｖ
ｐｐ、…フローティング又はＶｐｄを印加する。この
時、ウエル２、３への印加電圧はＶｐｄとする。また、
非選択ワード線ＷＬ１、…ＷＬｎへの印加電圧は、全て
Ｖｐｄとする。この電圧印加条件により、上記のような
データの書き込みが行われる。

【０１３０】ここで、本実施形態２において、問題にな
るディスターブについては、基本的に実施形態１で述べ
たものと同様であるので、ここでは説明は省略する。

【０１３１】消去動作及び読み出し動作は、従来技術の
所で説明したＡＣＴ型のフラッシュメモリの場合と同様
である（図８（ａ）参照）。

【０１３２】本実施形態２においても、図４（ｂ）に示
すように、従来技術で必要であった負電圧ポンプ１４を
省略できるので、実施形態１同様に従来技術に比べてレ
イアウト面積を低減できる利点がある。また、実施形態
１同様に、カラムデコーダ１２及びロウデコーダ１１に
負電圧を印加しないので、その分、デコーダ部の回路構
成を簡潔なものにできる利点がある。

【０１３３】また、実施形態１同様に、書き込み時のウ
エル２、３への印加電圧、非選択ビット線ＢＬへの印加
電圧及び非選択ワード線ＷＬへの印加電圧をＶｐｓを用
いないで、Ｖｃｃ（例えば、３Ｖ）を利用できるように
メモリセルを設計することが可能である。この場合は、
図５に示すように、レギュレータ回路１３が不要になる
ので、レイアウト面積を更に一層低減できる利点があ
る。

【０１３４】なお、下記の表９に、本実施形態２におい
て、図５に示す電圧系を採用する場合の書き込み時、消
去時及び読み出し時の印加電圧条件をまとめたものを示
す。

【０１３５】

【表９】

【０１３６】加えて、本実施形態１及び本実施形態２に
おいては、上述のように、書き込み動作時及び消去動作
時に、負電圧を用いないため、２重ウエル構造のトラン
ジスタを使用する必要がない。このため、周辺回路部、
特にロウデコーダ部、カラムデコーダ部でのレイアウト
面積を低減できる利点がある。以下に、その理由を図１
８（ａ）、（ｂ）に示す従来例を例にとって説明する。

【０１３７】ここで、図１８（ａ）はＮＡＮＤゲート２
０とＣＭＯＳインバータ２１とからなるロウデコーダの
回路例を示し、図１８（ｂ）はこのロウデコーダを構成
するＣＭＯＳインバータ２１の構造例を示す。

【０１３８】ＣＭＯＳインバータ２１に接続される端子
Ｖ１にはＶｐｐ、Ｖｃｃ又はＶｓｓのいずれかが印加さ
れ、端子Ｖ２にはＶｓｓ、Ｖｎｅｇが印加される。行選
択信号に応じて選択時には、ｐチャンネル型のトランジ
スタＴｐがオン状態になり、端子Ｖ１の電圧が出力され
る。一方、非選択時にはｎチャンネル型のトランジスタ
Ｔｎがオン状態になり、端子Ｖ２の電圧が出カされる。

【０１３９】ここで、このＣＭＯＳインバータ２１は、
同図（ｂ）に示すように、Ｐ形基板２３上に形成された
Ｎウエル領域２４内にＰウエル領域２５を形成し、その
中にｎチャネル型のＭＯＳトランジスタを形成する２種
ウエル構造になっている。これは、ＣＭＯＳインバータ
２１の端子に負電圧を印加されたときに、基板２３と拡
散層間が順バイアスになり、電流が流れて所定の電圧を
出力できなくなるとい問題を防止するためである。

【０１４０】なお、ドレインに負の電圧を印加する場合
も、コラムデコーダ側にも２重ウエル構造のトランジス
タを使用する必要がある。

【０１４１】これに対して本発明は、書き込み動作及び
消去動作のいずれの動作時にも負電圧を用いないため、
上記した基板２３と拡散層間が順バイアスになり、電流
が流れて所定の電圧を出力できなくなるという問題は生
じないので、図１１に示すように、２重ウエル構造のト
ランジスタを使用する必要がない。この結果、周辺回路
部、特にロウデコーダ部、コラムデコーダ部でのレイア
ウト面積を低減できるのである。

【０１４２】

【発明の効果】以上の本発明不揮発性半導体記憶装置に
よれば、ＦＮ−ＦＮ動作によるフラッシュメモリへのデ
ータの書き込み動作及び消去動作を正の電圧を印加する
だけで行えるので、このフラッシュメモリの電圧系にお
いて、従来データの書き込み時に必要であった負電圧ポ
ンプを省略することができる。この結果、本発明によれ
ば、レイアウト面積を大幅に低減することが可能にな
る。

【０１４３】加えて、本発明によれば、カラムデコーダ
及びロウデコーダに負電圧を印加する必要がないので、
その分、デコーダの回路構成を簡潔化できる利点もあ
る。

【０１４４】更に、本発明によれば、ドレイン側の耐圧
を緩和できるため、ドレイン領域が小さくて済むので、
より一層セル面積を低減できる利点がある。

【０１４５】また、特に請求項２記載の本発明不揮発性
半導体記憶装置によれば、メモリセルとして仮想接地型
のメモリセルを用いる構成をとるので、レイアウト面積
を更に一層低減できる利点がある。

【０１４６】また、特に請求項４記載の本発明不揮発性
半導体記憶装置によれば、データの書き込み時に、非選
択メモリセルのワード線に第１の電圧を印加する構成を
とるので、レギュレータ回路を省略できる。このため、
その分、より一層レイアウト面積を低減できる利点があ
る。

【０１４７】また、本発明不揮発性半導体記憶装置は、
データの書き込み動作時及び消去動作時に負電圧を用い
ないため、２重ウエル構造のトランジスタを使用する必
要がない。このため、周辺回路部、特にロウデコーダ部
及びカラムデコーダ部のレイアウト面積を低減できる利
点がある。

【０１４８】また、特に請求項６記載の不揮発性半導体
記憶装置によれば、フローティングゲートが平坦な形状
であるので、ＦＬＯＴＯＸ型のフラッシュメモリに比べ
て、そのサイズを小さくできる結果、セル面積の一層の
低減を図ることができる利点がある。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す、フラッシュメモリ
のメモリ構造を示す断面図。

【図２】本発明の実施形態１を示す、（ａ）は書き込み
動作を示す断面図、（ｂ）は消去動作を示す断面図。

【図３】本発明の実施形態１を示す、フラッシュメモリ
への書き込み電圧を回路構成とともに示す図。

【図４】本発明の効果を従来技術と比較して説明する図
であり、（ａ）は従来技術の電圧系を示すブロック図、
（ｂ）は本発明の電圧系を示すブロック図。

【図５】本発明の実施形態１を示す、電圧系の変形例を
示すブロック図。

【図６】本発明の実施形態２を示す、フラッシュメモリ
のメモリ構造を示す断面図。

【図７】本発明の実施形態２を示す、フラッシュメモリ
のワード線方向の断面図。

【図８】本発明の実施形態２を示す、（ａ）は書き込み
動作を示す断面図、（ｂ）は消去動作を示す断面図。

【図９】本発明の実施形態２を示す、フラッシュメモリ
のアレイ構成を示す図。

【図１０】本発明の実施形態２を示す、フラッシュメモ
リへの書き込み電圧を回路構成とともに示す図。

【図１１】本発明で使用するトランジスタの構造を示す
断面図。

【図１２】（ａ）〜（ｃ）はＮＯＲ型のフラッシュメモ
リに対するデータの書き込み動作、消去動作及び読み出
し動作を簡略的に示す断面図。

【図１３】従来例を示す図であり、（ａ）は書き込み動
作を示す断面図、（ｂ）は消去動作を示す断面図。

【図１４】従来例のメモリセルアレイの構成を示す図。

【図１５】従来例におけるフラッシュメモリへの書き込
み電圧を回路構成とともに示す図。

【図１６】従来例を示す、（ａ）は書き込み動作を示す
断面図、（ｂ）は消去動作を示す断面図。

【図１７】従来例を示す、フラッシュメモリへの書き込
み電圧を回路構成とともに示す図。

【図１８】（ａ）はロウデコーダの従来例を示す回路
図、（ｂ）はロウデコーダを構成するＣＭＯＳインバー
タの構造例を示す断面図。

【図１９】ＦＬＴＯＸ型のフラッシュメモリのセル構造
を示す断面図。

【図２０】図１９のセル構造のフラッシュメモリが適用
されるメモリセルアレイを示す回路図。

【符号の説明】

１基板２ｎウエル３ｐウエル４ソース５ドレイン６トンネル酸化膜７層間絶縁膜１０メモリセルアレイ１１ロウデコーダ１２カラムデコーダ１３レギュレータ回路ＣＧコントロールゲートＦＧフローティングゲートＢＬビット線ＷＬワード線

Claims

【特許請求の範囲】

【請求項１】データの書き込み動作及び消去動作をＦ
Ｎトンネル現象を利用して行う不揮発性半導体記憶装置
であって、ワード線群とビット線群が直交し、その交点にスタック
ゲート型のメモリセルがマトリクス状に配置され、該メ
モリセルのコントロールゲートがワード線に接続され、
ドレインがビット線に接続され、且つマトリクス状に配
置された全てのメモリセルのソースが共通接続されたメ
モリアレイ群からなり、該メモリセルの該コントロール
ゲートを基準電圧とし、該メモリセルが形成されている
ウエルに第１の電圧、該ドレインに第２の電圧を印加す
ることによってデータの書き込みを行う一方、該コント
ロールゲートに第３の電圧を印加し、該ウエルを基準電
圧とすることによってデータの消去を行う不揮発性半導
体記憶装置において、該第１の電圧、該第２の電圧及び該第３の電圧が全て正
の高電圧であり、且つ該第２の電圧が該第１の電圧より
も高く設定されている不揮発性半導体記憶装置。
【請求項２】データの書き込み動作及び消去動作をＦ
Ｎトンネル現象を利用して行う不揮発性半導体記憶装置
であって、ワード線群とビット線群が直交し、その交点にスタック
ゲート型のメモリセルがマトリクス状に配置され、該メ
モリセルのコントロールゲートがワード線に接続され、
ドレインがビット線に接続され、ソースが隣接するメモ
リセルのビット線に接続された仮想接地型メモリセルア
レイ群からなり、ＦＮトンネル現象を利用して、該メモ
リセルの該コントロールゲートを基準電圧とし、該メモ
リセルが形成されているウエルに第１の電圧、該ドレイ
ンに第２の電圧を印加することによってデータの書き込
みを行う一方、該コントロールゲートに第３の電圧を印
加し、該ウエルを基準電圧とすることによってデータの
消去を行う不揮発性半導体記憶装置において、該第１の電圧、該第２の電圧及び該第３の電圧が全て正
の高電圧であり、且つ該第２の電圧が該第１の電圧より
も高く設定されている不揮発性半導体記憶装置。
【請求項３】前記第１の電圧、前記第２の電圧及び前
記第３の電圧は一の外部電圧源から供給され、該外部電
圧源の電圧レベルは該第３の電圧であり、該第１の電圧
及び該第２の電圧は該第３の電圧からレギュレートされ
て供給される請求項１又は請求項２記載の不揮発性半導
体記憶装置。
【請求項４】前記データの書き込み時に、非選択メモ
リセルのワード線に前記第１の電圧を印加するようにし
た請求項１又は請求項２記載の不揮発性半導体記憶装
置。
【請求項５】前記メモリセルが形成されているウエル
はｐ型半導体層であり、該ウエルはｎ型半導体層に囲ま
れて、基板から電気的に分離されており、データの書き
込み時に、該ｎ型半導体層に前記第１の電圧を印加する
ようにした請求項１又は請求項２記載の不揮発性半導体
記憶装置。
【請求項６】前記コントロールゲートに層間絶縁膜を
介してフローティングゲートが重畳され、該フローティ
ングゲートが平坦な形状である請求項１又は請求項２記
載の不揮発性半導体記憶装置。