JPH04220745A - バスエラー検出回路 - Google Patents
バスエラー検出回路Info
- Publication number
- JPH04220745A JPH04220745A JP2404735A JP40473590A JPH04220745A JP H04220745 A JPH04220745 A JP H04220745A JP 2404735 A JP2404735 A JP 2404735A JP 40473590 A JP40473590 A JP 40473590A JP H04220745 A JPH04220745 A JP H04220745A
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- JP
- Japan
- Prior art keywords
- bus
- circuit
- data
- signal
- parity
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバスエラー検出回路に関
し、特にコンピュータシステムにおける情報伝達路であ
るバスに誤情報が送出されるのを防止するためのバスエ
ラー検出回路に関する。
し、特にコンピュータシステムにおける情報伝達路であ
るバスに誤情報が送出されるのを防止するためのバスエ
ラー検出回路に関する。
【０００２】
【従来の技術】従来のコンピュータシステムは図２に示
すように磁気ディスク制御装置３，通信制御装置４，演
算装置５，入出力制御装置６がバス１を利用して主記憶
装置７と通信を行う。主記憶装置２で受信したデータに
誤りがあった場合通信制御装置７はバスエラーとしエラ
ー処理を行いシステム停止などの処置をとる。
すように磁気ディスク制御装置３，通信制御装置４，演
算装置５，入出力制御装置６がバス１を利用して主記憶
装置７と通信を行う。主記憶装置２で受信したデータに
誤りがあった場合通信制御装置７はバスエラーとしエラ
ー処理を行いシステム停止などの処置をとる。
【０００３】この通信制御装置４は図３に示すように主
記憶装置２とデータ通信を行う場合、制御回路７のデー
タ送信回路８よりデータ信号１４を出力しパリティチェ
ック回路９とバス１へ出力する。パリティチェック回路
９でパリティをチェックした結果、エラーと判定された
場合パリティ結果信号１６にてエラー処理回路１０へエ
ラーが検出されたことを報告する。
記憶装置２とデータ通信を行う場合、制御回路７のデー
タ送信回路８よりデータ信号１４を出力しパリティチェ
ック回路９とバス１へ出力する。パリティチェック回路
９でパリティをチェックした結果、エラーと判定された
場合パリティ結果信号１６にてエラー処理回路１０へエ
ラーが検出されたことを報告する。
【０００４】パリティエラーの報告を受けたエラー処理
回路１０は回路ストップ信号２０で装置の動きを止め、
パリティエラー信号１６で他装置へ報告する。
回路１０は回路ストップ信号２０で装置の動きを止め、
パリティエラー信号１６で他装置へ報告する。
【０００５】データ信号１４はパリティチェックでパリ
ティビットが検査されているのみで、バス１へ送出され
る為、装置の故障で主記憶装置２と通信を行っていない
時に送出しようとしたデータもパリティビットが正しけ
ればバス１へデータが送出されてしまう。
ティビットが検査されているのみで、バス１へ送出され
る為、装置の故障で主記憶装置２と通信を行っていない
時に送出しようとしたデータもパリティビットが正しけ
ればバス１へデータが送出されてしまう。
【０００６】
【発明が解決しようとする課題】この従来の装置ではバ
ス１上へデータを送出する時にパリティチェックだけし
か行っていない為、バス使用権が無くてもパリティチェ
ックが正しければバス上へデータが送出されていた。
ス１上へデータを送出する時にパリティチェックだけし
か行っていない為、バス使用権が無くてもパリティチェ
ックが正しければバス上へデータが送出されていた。
【０００７】このように、バス使用権を持っていない装
置がバス上にデータを送出した場合、ごみとなり、バス
使用権を持って主記憶装置２と通信を行っているデータ
にごみを乗せてしまい、バスエラーとなる。しかも、ご
みを送出した装置はバス使用権が無い為、故障装置はバ
ス使用権を持っていて主記憶装置２と通信を行っていた
装置という事になる。
置がバス上にデータを送出した場合、ごみとなり、バス
使用権を持って主記憶装置２と通信を行っているデータ
にごみを乗せてしまい、バスエラーとなる。しかも、ご
みを送出した装置はバス使用権が無い為、故障装置はバ
ス使用権を持っていて主記憶装置２と通信を行っていた
装置という事になる。
【０００８】このように、バスエラーが発生した場合故
障装置が絞り込めないという問題点があった。
障装置が絞り込めないという問題点があった。
【０００９】
【課題を解決するための手段】本発明のバスエラー検出
回路は、入出力制御装置から送られてくるバス使用権の
有無を示す情報を保持する第１のレジスタと、データ送
信回路から送出されるデータのパリティが正しいかどう
かを検出するパリティチェック回路と、前記パリティチ
ェック回路から出力される信号を受け、前記パリティが
正しくない時は前記データ送信回路に送信停止を指示す
る信号を送出するエラー処理回路と前記パリィチェック
回路の出力と前記第１のレジスタの出力との論理積をと
る論理積回路と、前記データ送信回路から送られてくる
データを保持し前記論理積回路からの出力信号がバスの
送出可を示す信号である時は前記保持しているデータを
バスに送出しそれ以外の時は送出しない第２のレジスタ
とを含んで構成される。
回路は、入出力制御装置から送られてくるバス使用権の
有無を示す情報を保持する第１のレジスタと、データ送
信回路から送出されるデータのパリティが正しいかどう
かを検出するパリティチェック回路と、前記パリティチ
ェック回路から出力される信号を受け、前記パリティが
正しくない時は前記データ送信回路に送信停止を指示す
る信号を送出するエラー処理回路と前記パリィチェック
回路の出力と前記第１のレジスタの出力との論理積をと
る論理積回路と、前記データ送信回路から送られてくる
データを保持し前記論理積回路からの出力信号がバスの
送出可を示す信号である時は前記保持しているデータを
バスに送出しそれ以外の時は送出しない第２のレジスタ
とを含んで構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例のブロック図であ
る。図１において、この実施例は、本発明を通信制御装
置に適用した例である。本実施例においては、バス使用
権の有無を示すバス使用権信号１９を保持するレジスタ
１３と、パリティ結果信号１７とバス使用権信号１９と
を入力しバス使用権がありかつパリティが正しい時のみ
バス１へのデータ送出可を示すセレクト信号１８を出力
する論理積回路１２と、データ送信回路８からのデータ
信号１８を一時的に保持しセレクト信号１８がバス１へ
のデータ送出可を示す信号の時にのみデータ信号をバス
１へ送出するレジスタ１１とを追加している。
る。図１において、この実施例は、本発明を通信制御装
置に適用した例である。本実施例においては、バス使用
権の有無を示すバス使用権信号１９を保持するレジスタ
１３と、パリティ結果信号１７とバス使用権信号１９と
を入力しバス使用権がありかつパリティが正しい時のみ
バス１へのデータ送出可を示すセレクト信号１８を出力
する論理積回路１２と、データ送信回路８からのデータ
信号１８を一時的に保持しセレクト信号１８がバス１へ
のデータ送出可を示す信号の時にのみデータ信号をバス
１へ送出するレジスタ１１とを追加している。
【００１２】次に、この実施例の動作について説明する
。
。
【００１３】制御回路７のデータ送信回路８より出力さ
れたデータ信号１４は、パリティチェック回路９とレジ
スタ１１に入り、レジスタ１１に一時的に保持される。 パリティチェック回路８でパリティをチェックしてパリ
ティビットが正しければ論理“１”の、誤っておれば論
理“０”のパリティ結果信号１７を出力しエラー処理回
路１０と論理積回路１２へ送る。パリティ結果信号１７
にて論理“１”をもらったエラー処理回路１０は論理“
１”が正常動作である為、何も動作は起さない。
れたデータ信号１４は、パリティチェック回路９とレジ
スタ１１に入り、レジスタ１１に一時的に保持される。 パリティチェック回路８でパリティをチェックしてパリ
ティビットが正しければ論理“１”の、誤っておれば論
理“０”のパリティ結果信号１７を出力しエラー処理回
路１０と論理積回路１２へ送る。パリティ結果信号１７
にて論理“１”をもらったエラー処理回路１０は論理“
１”が正常動作である為、何も動作は起さない。
【００１４】レジスタ１３へは通信制御装置４がバス使
用権を持った時に論理“１”の使用権がない時は論理“
０”のバス使用権信号１９を受取る。
用権を持った時に論理“１”の使用権がない時は論理“
０”のバス使用権信号１９を受取る。
【００１５】バス使用権があってデータ信号１４のパリ
ティが正常であれば、論理積回路１２へパリティ結果信
号１７の論理“１”とバス使用可信号の論理“１”が入
力され論理“１”のセレクト信号１８がレジスタ１１へ
出力される。レジスタ１１は論理“１”のセレクト信号
１８が入力されるとレジスタ内に保持していたデータを
バス上へ送出する。
ティが正常であれば、論理積回路１２へパリティ結果信
号１７の論理“１”とバス使用可信号の論理“１”が入
力され論理“１”のセレクト信号１８がレジスタ１１へ
出力される。レジスタ１１は論理“１”のセレクト信号
１８が入力されるとレジスタ内に保持していたデータを
バス上へ送出する。
【００１６】データ送信回路８より送出されるデータ信
号１４のパリティに誤りがあった場合、パリティチェッ
ク回路９にてエラーが検出され、論理“０”のパリティ
結果信号１７が出力される。論理“０”のパリティ結果
信号１７を受取ったエラー処理回路１０は、論理“１”
の回路停止信号２０をデータ送信回路８へ送り、データ
送信及び制御回路７を停止させると同時にパリティエラ
ー信号１６にてパリティエラーが発生した事を主記憶装
置２や演算回路５等へ連絡する。
号１４のパリティに誤りがあった場合、パリティチェッ
ク回路９にてエラーが検出され、論理“０”のパリティ
結果信号１７が出力される。論理“０”のパリティ結果
信号１７を受取ったエラー処理回路１０は、論理“１”
の回路停止信号２０をデータ送信回路８へ送り、データ
送信及び制御回路７を停止させると同時にパリティエラ
ー信号１６にてパリティエラーが発生した事を主記憶装
置２や演算回路５等へ連絡する。
【００１７】通信制御装置４が故障してしまい、バス使
用権が無いのに制御回路７よりデータを送出してしまう
場合がある。前記の場合でデータ送信回路８から送出さ
れたデータ信号１４のパリティに誤りがあり、パリティ
チェック回路９でパリティエラーが検出された場合パリ
ティ検出信号１７は論理“０”となり、論理積回路１２
からのセレクト信号１８が論理“０”となるのでレジス
タ１１の内容はバス上へ出力されなく、エラー処理回路
１０も動作するのでエラーとして処理される。
用権が無いのに制御回路７よりデータを送出してしまう
場合がある。前記の場合でデータ送信回路８から送出さ
れたデータ信号１４のパリティに誤りがあり、パリティ
チェック回路９でパリティエラーが検出された場合パリ
ティ検出信号１７は論理“０”となり、論理積回路１２
からのセレクト信号１８が論理“０”となるのでレジス
タ１１の内容はバス上へ出力されなく、エラー処理回路
１０も動作するのでエラーとして処理される。
【００１８】バス使用権が無いのに制御回路７より出力
されたデータがパリティチェック回路９でエラーになら
ないデータ、即ちデータに付いているパリティビットが
正しかった場合パリティ結果信号１７は論理“１”とな
り、エラー処理回路１０はエラーとみなさずエラー処理
は行わないがレジスタ１３から出力されるバス使用権信
号１９が論理“１”になっていない為、論理積回路１２
からは論理“０”のセレクト信号１８が出力され、レジ
スタ１１に保持されていたデータはバス１へ送出されな
い。この処理によりバスエラーを防ぐ事が出来る。
されたデータがパリティチェック回路９でエラーになら
ないデータ、即ちデータに付いているパリティビットが
正しかった場合パリティ結果信号１７は論理“１”とな
り、エラー処理回路１０はエラーとみなさずエラー処理
は行わないがレジスタ１３から出力されるバス使用権信
号１９が論理“１”になっていない為、論理積回路１２
からは論理“０”のセレクト信号１８が出力され、レジ
スタ１１に保持されていたデータはバス１へ送出されな
い。この処理によりバスエラーを防ぐ事が出来る。
【００１９】通信制御装置４のバスエラー検出回路２９
と同様のバスエラー検出回路を主記憶装置２，磁気ディ
スク制御装置３，演算装置５，入出力制御装置６にも備
える事により、バス上にはバス使用権をもった装置と装
置のみのデータしか送出されない為、バスエラーを検出
した時の故障装置判明が容易となる。
と同様のバスエラー検出回路を主記憶装置２，磁気ディ
スク制御装置３，演算装置５，入出力制御装置６にも備
える事により、バス上にはバス使用権をもった装置と装
置のみのデータしか送出されない為、バスエラーを検出
した時の故障装置判明が容易となる。
【００２０】
【発明の効果】以上説明したように本発明は、バス使用
権の有無のチェックとパリティエラーのチェックとを行
うことができる様に構成し、両者の条件が満足したとき
にのみバスへのデータの送出を許可するようにしたので
バス使用権が無い装置からの送出によるバスエラーを防
ぐことが出来るという効果を有する。
権の有無のチェックとパリティエラーのチェックとを行
うことができる様に構成し、両者の条件が満足したとき
にのみバスへのデータの送出を許可するようにしたので
バス使用権が無い装置からの送出によるバスエラーを防
ぐことが出来るという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】コンピュータシステムの各装置接続部分の一例
を示すブロック図である。
を示すブロック図である。
【図３】図１に示す通信制御装置の詳細を示すブロック
図である。
図である。
１ バス
２ 主記憶装置
３ 磁気ディスク制御装置
４ 通信制御装置
５ 演算装置
６ 入出力制御装置
７ 制御回路
８ データ送信回路
９ パリティチェック回路
１０ エラー処理回路
１１ レジスタ
１２ 論理積回路
１３ レジスタ
１４ データ信号
１６ パリティエラー信号
１７ パリティ結果信号
１８ セレクト信号
１９ バス使用権信号
２０ エラーチェック回路
２５ パリティエラー信号
２９ バスエラー検出回路
３０ バス使用可信号
Claims (1)
- 【請求項１】 入出力制御装置から送られてくるバス
使用権の有無を示す情報を保持する第１のレジスタと、
データ送信回路から送出されるデータのパリティが正し
いかどうかを検出するパリティチェック回路と、前記パ
リティチェック回路から出力される信号を受け、前記パ
リティが正しくない時は前記データ送信回路に送信停止
を指示する信号を送出するエラー処理回路と前記パリィ
チェック回路の出力と前記第１のレジスタの出力との論
理積をとる論理積回路と、前記データ送信回路から送ら
れてくるデータを保持し前記論理積回路からの出力信号
がバスの送出可を示す信号である時は前記保持している
データをバスに送出しそれ以外の時は送出しない第２の
レジスタとを含むことを特徴とする特徴とするバスエラ
ー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404735A JPH04220745A (ja) | 1990-12-21 | 1990-12-21 | バスエラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404735A JPH04220745A (ja) | 1990-12-21 | 1990-12-21 | バスエラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220745A true JPH04220745A (ja) | 1992-08-11 |
Family
ID=18514392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404735A Pending JPH04220745A (ja) | 1990-12-21 | 1990-12-21 | バスエラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220745A (ja) |
-
1990
- 1990-12-21 JP JP2404735A patent/JPH04220745A/ja active Pending
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