JPH0496123A - プリンタインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はプリンタインタフェース回路に関し、特にプリ
ンタを制御するインタフェース回路に関する。

従来技術 従来、プリンタインタフェース回路においては、上位装
置からのデータのプリンタへの出力しか行われていなか
った。

このような従来のプリンタインタフェース回路では、上
位装置からのデータのプリンタへの出力しか行われてい
なかったので、上位装置とプリンタとが正しく接続され
ているかとうかを自動的にテストすることができず、上
位装置とプリンタとの間のデータ信号線の誤配線や接続
不良などによる障害を検出することがてきないという問
題がある。

発明の目的 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、上位装置とプリンタとの間のデータ信
号線の誤配線や接続不良などによる障害を検出すること
ができ、データ信号線の正常性の確認を行うことかでき
るプリンタインタフェース回路の提供を目的とする。

発明の構成 本発明によるプリンタインタフェース回路は、上位装置
からのデータをプリンタに転送するプリンタインタフェ
ース回路であって、前記上位装置からのテスト指令に応
答して前記データを一時格納する格納手段と、前記格納
手段に格納されたデータを所定タイミングで前記上位装
置に返送する返送手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、上位装置インタフェース回路１はデー
タ信号線１００により図示せぬ上位ＣＰＵと接続されて
おり、データ線１０８により比較回路８と接続されてい
る。

プリンタインタフェース回路２は受信データ線１０５お
よび折り返しデータ線１０６により折り返し回路３と接
続されており、データ信号線１０７により図示せぬプリ
ンタ本体と接続されている。

また、上位装置インタフェース回路１とプリンタインタ
フェース回路２とは双方向データバス１０１と制御信号
線１０２とテスト識別信号線１０３とアクノリッジ信号
線１０４とにより接続されている。

さらに、比較回路４はエラー信号線１０９により上位Ｃ
ＰＵと接続されている。

第２図は第１図の折り返し回路３の構成を示すブロック
図である。図において、折り返し回路３のフリップフロ
ップ（以下Ｆ／Ｆとする）３０〜３７　（Ｆ／Ｆ３１〜
３６は図示せず）には、プリンタインタフェース回路２
のバッファ２０に一時格納された双方向データバス１０
１上のデータが受信データ線１０５を介して入力され、
該データをプリンタ本体内にデータが取込まれたときに
出力されるアクノリッジ信号をトリガとしてラッチし、
該データを折り返しデータ線１０６を介してバッファ２
１に返送する。

また、Ｆ／Ｆ　３０〜３７にラッチされたデータは、次
のデータを読込むためのデータストローブ信号１１０で
マスタセットされ、双方向データバス１０１への影響を
無くしている。

ここで、アクノリッジ信号のＦ／Ｆ３０〜３７への出力
は、オアゲート３８を用いてテスト識別信号線１０３の
テスト識別信号（テストのときには“０”）によりマス
ク制御されている。

尚、プリンタインタフェース回路２のバッファ２０．２
１は同一のバッファでもよい。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

上位装置インタフェース回路１は双方向データバス１（
ＩＩを介してプリンタインタフェース回路２に印字デー
タを送出しており、テスト識別信号線１０３のテスト識
別信号が“０”てあれば、印字データがテスト用である
ことを示している。

また、双方向データバス１０１上のデータ入出力タイミ
ング制御は制御信号線１０２の制御信号により行われる
。

上位ＣＰＵから上位装置インタフェース回路１およびテ
スト識別信号線１０３を介して送出されるテスト識別信
号が有効になると、折り返し回路３が起動される。

折り返し回路３は受信データ線１０２により双方向デー
タバス１０１上のデータを取込み、プリンタ本体がデー
タ受信後に送出するアクノリッジ信号に同期を取って該
データを折り返しデータ線１０８紅白で双方向データバ
スｌＱｉ上に送出する。

すなわち、折り返し回路３てはテスト識別信号が“Ｏ”
となるので、プリンタ本体からのアクノリッジ信号かオ
アケート３８を介してＦ／Ｆ　３０〜３７に夫々入力さ
れ、Ｆ／Ｆ　３０〜３７に受信データ線１０２により取
込んだ双方向データバス１゜１上のデータかラッチされ
るとともに、該データが折り返しデータ線１０６を介し
て双方向データバス１０１上に送出される。

一方、比較回路４ては上位ＣＰＵからのテスト識別信号
が有効になると、上位ＣＰＵからのデータをデータ線１
０８経由で取込み、該データがバッファ（図示せず）に
−時格納される。

その後、比較回路４は折り返し回路３でアクノリッジ信
号に同期を取って双方向データバス１０１上に送出され
たデータをデータ線１０８経由で取込み、該データとバ
ッファに一時格納したデータとを比較する。

その結果、比較回路４は不一致を検出すると、エラー信
号線１０９経由て上位ＣＰＵにエラーの発生を報告する
。

このように、プリンタインタフェース回路２側に上位Ｃ
ＰＵから送信された印字データをエコーバックするため
の折り返し回路３を設け、上位装置インタフェース回路
１側にプリンタインタフェース回路２側からエコーバッ
クされてきた印字データが送信した印字データと同じで
あるかをチエツクするための比較回路４を設けるように
することによって、上位ＣＰＵとプリンタ本体との間の
データ信号線の誤配線や接続不良などによる障害を検出
することができ、上位ＣＰＵとプリンタ本体との間のイ
ンタフェース回路のデータ線の正常性を確認することか
できる。

尚、本発明の一実施例ではプリンタインタフェース回路
２側からエコーハックされてきた印字ブタを比較回路４
で比較しているが、ファームウェア等により上位ＣＰＵ
て比較してもよく、これに限定されない。

発明の詳細 な説明したように本発明によれば、上位装置から送出し
た印字データをプリンタ側でエコーハックするようにす
ることによって、上位装置とプリンタとの間のデータ信
号線の誤配線や接続不良などによる障害を検出すること
かでき、データ信号線の正常性の確認を行うことができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の折り返し回路の構成を示すブロック図で
ある。 主要部分の符号の説明 １・・・・・上位装置インタフェース回路２・・・・・
・プリンタインタフェース回路３・・・・・・折り返し
回路 ４・・・・・・比較回路 ２０．２１−・・・・・バッファ ３０３７・　・フリップフロップ ３８・・・・・・オアゲート １０１・・・・・双方向データバス ・・・・・・テスト識別信号線 ・・・・・・アクノリッジ信号線 ・・・・受信データ線 ・・・・・・折り返しデータ線 ・・・・データストローブ線 第２図

Claims (1)

【特許請求の範囲】
1. （１）上位装置からのデータをプリンタに転送するプリ
   ンタインタフェース回路であって、前記上位装置からの
   テスト指令に応答して前記データを一時格納する格納手
   段と、前記格納手段に格納されたデータを所定タイミン
   グで前記上位装置に返送する返送手段とを有することを
   特徴とするプリンタインタフェース回路。