JPH04220809A - 帯域分割・合成用フィルタの構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は音声・画像信号の帯域分
割符号方式により符号化するのに用いる帯域分割及び合
成用フィルタの構成方式に関する。音声または画像の符
号化において，入力信号を周波数帯域に分割して各帯域
別に符号化伝送し，受信側で合成して原信号を再生する
帯域分割符号化方式が提案されており，この方式に使用
されるフィルタを構成する回路規模が大きいのでその改
善が望まれている。

【０００２】

【従来の技術】図７は従来の帯域分割・合成の構成図，
図８は従来の帯域分割部の構成例，図９は従来の帯域合
成部の構成例である。図７に示す構成は，帯域を高域と
低域の２つの帯域に分割した例である。図において，送
信側に入力するディジタル信号は，分割用の高域通過フ
ィルタ７０ａと分割用低域通過フィルタ７０ｂにより，
それぞれ高域信号と低域信号とに分離される。各信号は
それぞれダウンサンプリング部７１ａと７１ｂにおいて
，２：１（２分の１）の周波数にダウンサンプリングさ
れる。

【０００３】この後，図示されないが，各帯域の信号は
符号器で符号化されて伝送されて，受信側の復号器によ
り複合される。復号化された後，アップサンプリング部
７２ａ，７２ｂにおいて周波数を２倍にし，次に合成用
高域通過フィルタ７３ａ，合成用低域通過フィルタ７３
ｂを通過させて，　両信号は加算器７４で加算されて再
生出力信号が得られる。

【０００４】従来の方式で，ダウンサンプリング及びア
ップサンプリングによる折り返し歪み（ナイキストの標
本化定理により，サンプリング周波数の１／２周波数よ
り高い周波数の成分は再生できないために生じる）の発
生を避けるために帯域分割・合成用の４種（高域通過，
低域通過がぞれぞれ２種）のフィルタは特定の条件を持
ったフィルタの組が用いられている。そのようなフィル
タを備える従来の帯域分割部と帯域合成部の構成例を図
８，図９に示す。

【０００５】図８には，分割フィルタとダウンサンプリ
ング部の構成が含まれ，全てディジタル回路で構成され
る。加算器８０，３個の乗算器８１及び遅延回路８３に
より高域通過フィルタを構成し，加算器８０からのフィ
ルタ出力はダウンサンプリング部を構成するフリップフ
ロップ回路（ＦＦ）８２でダウンサンプリングされる。 この例では３つの乗算器８１に高域係数ｂ１〜ｂ３を入
力するために３タップが設けられている。他方，低域通
過フィルタは高域通過フィルタと同様に３つの乗算器８
４と加算器８５及び高域通過フィルタと共通の遅延回路
８３により構成され，フリップフロップ回路（ＦＦ）８
６でダウンサンプリング部が構成される。この低域フィ
ルタの３つの乗算器８４にも低域係数ａ１〜ａ３が入力
する３タップが設けられている。

【０００６】図９は従来の帯域合成部の構成例であり，
この構成は受信側に設けられる。図９の９０，９１はそ
れぞれ高域入力と低域入力のアップサンプリング部であ
り，入力信号端子と０が設定された端子の間を交互に切
替わるスイッチを備え，スイッチ出力がそれぞれ合成用
の高域通過フィルタと低域通過フィルタに入力する。高
域通過フィルタは加算器９２，３つの乗算器９３及び２
つの遅延回路９４で構成され，低域通過フィルタは２つ
の遅延回路９５，３つの乗算器９６及び加算器９７とで
構成される。これらの各フィルタも上記図８と同様に乗
算器にそれぞれ係数を入力するための３タップを備えて
いる。加算器９２に得られた高域の再生信号と加算器９
７に得られた低域の最新信号は加算器９８で加算され，
加算出力（合成出力）が得られる。

【０００７】

【発明が解決しようとする課題】上記した従来の帯域分
割用と合成用のフィルタは，フィルタリングに要するフ
ィルタ係数とデータの乗算器が，それぞれ高域フィルタ
のタップ数と低域フィルタのタップ数を加算した個数（
図８，図９の場合それぞれ６個）必要であり，ハードウ
ェアの規模が大きくなってしまい，回路を小さくできな
いという問題があった。本発明はハードウェアの規模を
小さくすることができる帯域分割・合成用フィルタの構
成方式を提供することを目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の帯域分割
フィルタの構成例，図２は本発明の帯域合成フィルタの
構成例である。図１において，１は加算器，２−１〜２
−３は乗算器，３−１〜３−４は切替スイッチ，４−１
，４−２は遅延回路，５は低域出力，６は高域出力であ
る。また図２において，１１は加算器，１２−１〜１２
−３は乗算器，１３−１〜１３−４は切替スイッチ，１
４−１，１４−２は遅延回路，１５は低域入力，１６は
高域入力である。

【０００９】本発明はフィルタのタップ数が奇数の場合
，サンプリングのパターンが高域と低域で位相が異なる
のを利用して，一つのフィルタ用の乗算器，遅延回路を
用いて高域と低域のフィルタリングをスイッチを切替え
て時分割で行うことにより，ハードウェア規模を小さく
するものである。更に，フィルタのタップ数が偶数の場
合にも，遅延回路を利用して奇数の場合と同様に時分割
のフィルタリングを行うものである。

【００１０】

【作用】図１の帯域分割フィルタの構成において，切替
スイッチ３−１〜３−４はタイムスロット毎に切替えら
れ，スイッチが上を向いている時は，各乗算器２−１〜
２−３に低域係数が入力し，各乗算器は入力信号や，遅
延回路４−１〜４−２の出力信号に対してそれぞれ低域
係数ａ１，ａ２，ａ３を乗算してその出力が加算器１か
ら低域出力５として得られる。切替スイッチ３−１〜３
−４が下側に切替えられると，乗算器２−１〜２−３が
今度は高域係数ｂ１，２，ｂ３によりそれぞれ入力する
信号に対して乗算を行って加算器１で各乗算出力を加算
し，加算結果を切替スイッチ３−４から高域出力６とし
て出力する。この低域出力と高域出力は，次のダウンサ
ンプリングにおいて，１つの信号毎に０が逆の位相で挿
入されるので，各出力が１タイムスロット毎に出力され
る方が無駄がなくなる。

【００１１】また図２に示す帯域合成フィルタの構成に
おいて，切替スイッチ１３−４が低域入力側に切替えら
れている時，切替スイッチ１３−１，１３−２，１３−
３は図２の状態にあり，低域係数ａ１，高域係数ｂ２，
低域係数ａ３が各乗算器１２−１〜１２−３に入力され
，次のタイムスロットで各切替スイッチ１３−１〜１３
−４は切替えられて，図２と反対の状態に切替えられる
。このような切替えにより，タップ（係数入力端子）が
奇数の場合に各タイムスロット毎に低域入力１５と高域
出力１６を加算した信号出力を加算器１１から得ること
ができる。

【００１２】

【実施例】図１の帯域分割フィルタの構成及び図２の帯
域合成フィルタの構成による，動作内容の説明図を図３
に示す。図３のＡ．は帯域分割のフィルタ動作の例であ
り，時間方向に示す順に■として示すような入力データ
Ｘ１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５　，Ｘ６，Ｘ７
　・・が入力する。スイッチ３−１〜３−４が図に示す
ように低域側に切替えられているタイムスロットでは，
各入力データは直接または遅延回路を通って乗算器３−
１〜３−３に供給され，それぞれ低域係数ａ１，ａ２，
ａ３がその時の入力データ，及び遅延回路４−１，４−
２により遅延された先に入力された各入力データに対し
て乗算され，その加算値が低域出力（図１の５）に出力
される。

【００１３】図３のＡ．の■及び■は，従来の低域フィ
ルタの出力（図８の加算器８０の出力）と，高域フィル
タの出力（図８の加算器８５の出力）を参考のために表
す。ところが，この後低域出力と高域出力は互いに反対
位相でダウンサンプリングされて，出力は交互に発生す
る。従来の例では，ダウンサンプリングはフィルタ出力
の周波数をフリップフロップ回路により１／２している
。図１の構成は，ダウンサンプリングの各タイムスロッ
トでは，一方の帯域の信号が発生している時，他の帯域
の出力が０であることを利用し，各入力信号（遅延回路
により同時に複数の入力が各乗算器に供給される）及び
乗算器，加算器を低域と高域で共有して，タイムスロッ
ト毎に交互に使用している。この結果，■のような低域
のダウンサンプリング出力と■のような高域のダウンサ
ンプリング出力を図１の低域出力５及び高域出力６から
得ることができる。

【００１４】次に図３のＢ．は帯域合成のフィルタ動作
の例である。時間方向で示すように，入力データとして
，図３の■，■のダウンサンプリング出力が符号化，伝
送，され受信側で復号化されると，図３Ｂ．の■，■に
示す入力データが得られ，これを更にアップサンプリン
グすることにより信号間に０が挿入されて２倍の周波数
に変換されて，図２の低域入力１５，高域入力１６に，
図３のＢ．の■，■に示すデータが発生する。

【００１５】この結果，切替スイッチ１３−４の切替動
作により入力する信号は低域入力と高域入力が交互に表
れる信号となる。切替スイッチ１３−４が図２のように
低域入力を選択している時，切替スイッチ１３−１〜１
３−３が図２のように切替えられていると，フィルタ出
力（加算器１１の出力）は■のｕ１　，ｕ２　，ｕ３　
，ｕ４　，ｕ５　・・が順次出力され，切替スイッチ１
３−４が高域入力１６側の状態では，フィルタ出力は■
のｖ１　，ｖ２　，ｖ３　，ｖ４　，ｖ５　・・が出力
される。

【００１６】各タイムスロットにおける加算出力は■に
示すように，Ｙ１　，Ｙ２　，Ｙ３　，Ｙ４　，Ｙ５　
・・である。この中のＹ４　，Ｙ５　を例として計算の
実行内容を説明すると，計算式は図３のＢ．の■に示す
式となる。この式を，図２の構成で実行する場合，各乗
算器には切替スイッチにより低域係数ａ１〜ａ３，高域
係数ｂ１〜ｂ３が図２のように供給される。入力側から
，図３のＢ．の■と■の信号が交互に入力し，４番目の
加算出力であるＹ４　（＝ｕ４　＋ｖ４　）は，切替ス
イッチ１３−４が低域入力１５に接続した状態で，■に
示す計算を実行することができる。

【００１７】すなわち，以前に入力したＬ３　（入力低
域データの３番目）とＨ４　（入力高域データの４番目
）はそれぞれ遅延回路１４−２，１４−１から乗算器１
２−３，１２−２に入力し，Ｌ５　（入力低域データの
５番目）が乗算器１２−１に入力するタイミングである
。なお，信号はＬ３　，Ｈ４　，Ｌ５　・・・の順に入
力する。■のＹ５　の計算は，Ｙ４　の出力が得られた
次のタイムスロットで切替スイッチ１３−４が高域入力
１６に接続して，切替スイッチ１３−１〜１３−３が図
２の状態と反対側に切替えられた時に実行される。以後
，順次Ｙ６　，Ｙ７　・・の出力が切替スイッチの切替
えにより得られる。

【００１８】次にタップ数が偶数の場合の帯域分割・合
成フィルタの構成例を図４，図５に示し，その動作内容
の説明図を図６に示す。タップ数が偶数の場合は，ダウ
ンサンプリングのパターンが高域と低域で一致するので
，タップ数が奇数の場合（上記図１，図２）とは異なる
構成となる。最初に図４の帯域分割フィルタの構成例で
は，タップ数が２個の場合を示し，４１は加算器，４２
−１，４２−３は乗算器，４３−１〜４３−５は切替ス
イッチ，４４−１〜４４−３は遅延回路である。この場
合も各切替スイッチは１タイムスロット単位で反対の状
態に切替えられる。

【００１９】図４の構成による動作内容を図６の説明図
のＡ．を参照しながら説明する。図６Ａ．の■の入力デ
ータが図４の入力信号として与えられると，■，■に示
すように低域出力と高域出力の２種類のフィルタ出力は
，ダウンサンプリングされた後■，■に示すようにフィ
ルタ出力をなにも計算しなくてもよいタイムスロットと
，高域出力，低域出力の２種類のフィルタ出力を同時に
計算しなければならないタイムスロットの２つの期間が
存在する。しかし，これらは交互に存在するので，図４
の構成では，高域か低域のどちらかのフィルタの計算を
１タイムスロット分遅延回路４４−２，４４−３により
遅延させて奇数の場合と同様に回路を共通化する。

【００２０】すなわち，連続する２つの入力データが切
替スイッチ４３−３，４３−４（図４に示す状態にある
時）から乗算器４２−１，４２−２に供給されて，それ
ぞれ低域係数ａ１，ａ２により乗算を行って切替スイッ
チ４３−５から低域出力を発生する。この後，次のタイ
ムスロットの時，切替スイッチ４３−３，４３−４が切
替えられると，低域の計算に使用した同じ入力が遅延回
路４４−２，４４−３から乗算器４２−１，４２−２に
供給されて高域の計算を行い，図と反対位置に切替えら
れた切替スイッチ４３−５から高域出力が発生する。こ
のように，遅延回路４４−２，４４−３により前のタイ
ムスロットでの乗算器４２−１，４２−２に入力した信
号系列と同じ信号が，並列に各乗算器に入力して，異な
る係数により乗算を行う。

【００２１】こうして，切替スイッチ４３−１〜４３−
５を切替えることにより，実質的に同じ入力について同
時に計算した出力を得ることができる。従って，偶数タ
ップの場合にも，奇数タップの場合と同様にフィルタの
係数をタイムスロット単位で切替えることにより，奇数
タップの場合と同様にフィルタリングに必要なハードウ
ェアを高域と低域で共有することができる。

【００２２】図５に示す偶数タップの場合の帯域合成フ
ィルタの構成例でも，上記図４に対応してタップ数が２
個の場合を示し，５１は加算器，５２−１，５２−２は
乗算器，５３−１〜５３−５は切替スイッチ，５４−１
〜５４−３は遅延回路である。この場合も各切替スイッ
チは１タイムスロット単位で反対の状態に切替えられる
。この動作内容は図６のＢ．に示されている。

【００２３】この図５の帯域合成フィルタの場合，アッ
プサンプリングとフィルタリングと加算を組にして，奇
数タップと同様にあるタイムスロットにおいて計算すべ
きフィルタ出力は高域係数と低域係数を組み合わせた１
種類であり，フィルタの係数をタイムスロット単位で切
替えることによりフィルタリングに必要なハードウェア
を低減した。すなわち，図６のＢ．の■，■のような低
域と高域の入力データに対してアップサンプリングされ
た■，■のデータが図５の切替スイッチ５３−５の入力
端子に供給され，■，■に示すような低域フィルタ出力
と高域フィルタ出力が発生して，その加算出力は■のＹ
１　，Ｙ２　，Ｙ３　，Ｙ４　，Ｙ５　・・である。こ
の中のＹ４　，Ｙ５　を例として計算の実行内容を説明
すると，計算式は図６のＢ．の■に示す式となる。

【００２４】この式を，図２の構成で実行する場合，各
乗算器には切替スイッチにより低域係数ａ１，ａ２，高
域係数ｂ１，ｂ２が図５のように供給される。入力側か
ら，図６のＢ．の■と■の信号が交互に入力し，４番目
の加算出力であるＹ４　（＝ｕ４　＋ｖ４　）は，切替
スイッチ５３−３が低域入力１５に接続した状態で，■
のＹ４　に示す計算を実行することができる。すなわち
，入力したＬ５　とその前に入力したＨ５は乗算器５２
−１，５２−２に供給され，各係数ａ２，ｂ２による乗
算を行って両者の加算出力がＹ４　となる。この後のタ
イムスロットでＹ５　の計算が遅延回路５４−２，５４
−３の出力であるＬ５　，Ｈ５　を乗算器５２−１，５
２−２に入力することにより実行され，加算出力がＹ５
　となる。以下，同様に順次実行される。

【００２５】

【発明の効果】本発明によれば帯域分割符号化に用いる
帯域分割フィルタ及び帯域合成フィルタの構成素子であ
る乗算器，遅延回路，加算器等を高域と低域の計算に共
通化することによりハードウェア規模を縮小することに
より小型化することができる。

【図面の簡単な説明】

【図１】本発明による奇数タップの帯域分割フィルタの
構成例である。

【図２】本発明による奇数タップの帯域合成フィルタの
構成例である。

【図３】奇数タップの場合帯域分割・合成フィルタの動
作内容説明図である。

【図４】本発明による偶数タップの帯域分割フィルタの
構成例である。

【図５】本発明による偶数タップの帯域合成フィルタの
構成例である。

【図６】偶数タップの場合帯域分割・合成フィルタの動
作内容説明図である。

【図７】従来の帯域分割・合成の構成図である。

【図８】従来の帯域分割部の構成例である。

【図９】従来の帯域合成部の構成例である。

【符号の説明】

１　　　　　　　　加算器 ２−１〜２−３　　乗算器 ３−１〜３−４　　切替スイッチ ４−１，４−２　　遅延回路 ５　　　　　　　　低域出力 ６　　　　　　　　高域出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　音声・画像信号の符号化に用いる帯域
   分割・合成用フィルタの構成方式において，共通のフィ
   ルタ構成要素として，奇数個の乗算器，入力信号を順次
   遅延して後段の乗算器に入力する複数の遅延回路，及び
   加算回路を備え，乗算器に供給するフィルタの高域係数
   ，低域係数を切替える切替スイッチ及び入力信号または
   出力信号を低域または高域に切替える切替スイッチのそ
   れぞれを時分割で切替えることにより対応する帯域分割
   フィルタ出力及び合成フィルタ出力を発生することを特
   徴とする帯域分割・合成用フィルタの構成方式。
2. 【請求項２】音声・画像信号の符号化に用いる帯域分割
   ・合成用フィルタの構成方式において，共通のフィルタ
   構成要素として偶数個の乗算器，入力信号を順次遅延回
   路を介して複数の乗算器に供給する２系列の信号を発生
   する回路，前記２系列の信号を交互に切替えて前記乗算
   器に入力する切替えスイッチと，各乗算器に２つの低域
   係数の一方か，複数の高域係数の一方を交互に供給する
   切替えスイッチと，入力信号または出力信号を低域また
   は高域に切替える切替スイッチのそれぞれを時分割で切
   替えることにより対応する帯域分割出力及び合成フィル
   タ出力を発生することを特徴とする帯域分割・合成用フ
   ィルタの構成方式。