JPH04220844A - 自律論理要素による統合データリンク制御装置 - Google Patents

自律論理要素による統合データリンク制御装置

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JPH04220844A
JPH04220844A JP3062420A JP6242091A JPH04220844A JP H04220844 A JPH04220844 A JP H04220844A JP 3062420 A JP3062420 A JP 3062420A JP 6242091 A JP6242091 A JP 6242091A JP H04220844 A JPH04220844 A JP H04220844A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高速電気通信網のデ
ータリンク制御装置に関し、特に、多様に構成された回
路網チャンネルに対してリンク制御機能を行い、回路網
リンクとデータ処理システムとの間でデータを転送する
装置に関する。更に詳細には、この発明は、現時の同等
の装置より融通性および処理速度が大きく、音声および
データ信号の両者を非常な高速で運ぶ回路網、特に、た
だし限定はしないが、統合サービス・ディジタル回路網
（ＩＳＤＮ）プロトコルの国際仕様のもとで動作する回
路網、に使用する独特な適応性を有するこの種の装置に
関する。
【０００２】この発明は更に、現時のＣＭＯＳ技術を用
いて高密度に集積された１個の半導体チップに便利に且
つ効率的にパッケージすることができる前述の種類の装
置に関する。この最後の特性、および機能を組込む一定
の能力に基き、このような装置は現在、「総合データリ
ンク制御」（またはＩＤＬＣ）装置と呼ばれている。
【０００３】
【従来の技術】この種の通信データリンク制御装置は米
国特許第４，４９３，０５１号及び第４，５０４，９０
１号に開示されているように、各線路による種々な伝送
速度、モデム・インターフェース、および通信プロトコ
ル（たとえば、ＳＤＬＣ、ＢＳＣ、など）を選択的に支
援する能力を備えて、遠隔処理回路網内の線路とホスト
プロセッサとの間の柔軟なモジュール式インターフェー
スとなっている。 このような各装置は、他の場合にはこのような異なる伝
送速度、モデム・インターフェース、およびプロトコル
を支援するのに必要となる多様な異なる装置または部品
数に置き換わろうとするものである。
【０００４】この発明の一つの局面は、このような同等
の装置が、外部的にも内部的にも、あいまい且つ不可避
な制限または依存性を有し、その性能を制限したりまた
は限定したりする傾向があるということの当面の認識で
ある。回路網による信号速度が次第に増大するにつれて
（この傾向は終末の小さな徴候を示しているように思わ
れる）、現在考えられている形式の装置は、現時の同等
の装置では満たすことのできない処理量および性能の要
求事項を満たさなければならないであろう。
【０００５】上に言及した外部依存性は、外部のマイク
ロプロセッサに対するリアルタイム輸送要件から生じ、
装置と外部システムとの間の機能分布の性格、および（
装置と外部システムとの間の輸送時に情報を待つための
）装置に局部的に利用できるバッファ記憶装置の深さす
なわち容量を含む、使用される構成の結果として現われ
たものと思われる。
【０００６】上述の内部依存性は、その動作の基本クロ
ックサイクルが回路網インターフェースにおける線路ま
たはチャンネルの走査期間と厳格に調整されている、一
つのコヒーレントな処理実体のような、従来技術の装置
における内部論理の機能組織から生ずる。典型的には、
このような論理は、動作の或るクロックサイクルで一つ
の個別機能を実行することができるだけであり。或る１
チャンネル走査期間（多数の基本サイクルに亘って広が
っている）に同じ論理は、走査されているチャンネルに
対するデータの単一ビットの受信または伝送に関連する
処理機能に限定されている。更に、所定の回路網チャン
ネルに対して処理に関する外部要求を開始してから、こ
のような論理は、そのチャンネルに対して信号をやり取
りするそれぞれの走査期間中に（通信データの他に、割
込事象状態情報の）関連情報転送を完了しなければなら
ない。このような制約から所要走査期間の長さが不当に
長くなり勝ちであり、これによりこのような装置が耐え
得る最大信号処理速度が回路網およびこのような装置が
実行し得る機能に対して（たとえば、音声・データ混合
チャンネルに対して）制限される。
【０００７】
【発明が解決しようとする課題】この発明の目的は、同
等の従来技術の装置より制限および時間的制約が少く、
その結果同等装置より機能の融通性および動作速度が大
きい、データ通信リンクとデータ処理システムとの間に
使用する、データリンク制御装置を提供することである
。
【０００８】他の目的は、従来技術の装置より機能履行
能力の範囲が広いばかりでなく外部処理システムに対し
て機能自律性の程度が高い、通信リンクとデータ処理シ
ステムとの間に使用する、多用途データ制御装置を提供
することである。
【０００９】他の目的は、データを処理インターフェー
スと回路網インターフェースとの間で転送するパイプラ
インを形成する相互接続自律論理回路区画を有し、該区
画が互いに且つ外部装置に対して有する臨界時間依存性
の少いことを特徴とする、上記のような装置を提供する
ことである。このようなパイプラインは、時間多重に多
様に構成されたチャンネルに対して多様な任務を実行し
、各パイプラインが或る瞬間に単一チャンネルに対して
並列に且つ同時に複数の機能を行っておりまたは行って
いることができる複数の個別処理段を有する限り、ここ
では多任務および多処理の履行能力を有するものとして
特徴づけられる。
【００１０】他の目的は、時分割多重モードで走査され
る複数の電気通信チャンネルとデータ処理システムとの
間で、前記各チャンネルに対して転送されているデータ
に関して複数のデータ処理機能を行いながらデータを転
送する装置であって、前記機能が複数の自律論理要素に
よりパイプライン的に行われる、多用途データリンク制
御装置を提供することである。関連する目的は、前記チ
ャンネルがデータを種々な速度で且つ複数の異なる通信
プロトコルに従って処理するよう多様に構成することが
でき、前記複数の各自律要素がそれぞれのチャンネルの
構成に従って前記チャンネルに対してデータを処理する
多任務ユニットとして論理的に構成されている、上述の
ような装置を提供することである。
【００１１】　　　　　　　　　　他の関連する目的は
、前記自律要素の一つ以上が前記チャンネルの一つを通
過するデータに対して複数の機能を行うことができる、
上述のような装置を提供することである。他の関連目的
は、前記各チャンネルに対する前記複数の自律要素の各
々により処理されるデータに関連する状態情報を格納す
るあらかじめ割当てられた記憶空間を備えた局部的に関
連するランダムアクセス「時間交換」記憶装置を有し、
且つ該記憶装置および前記複数の要素と接続されて前記
記憶装置と前記複数の要素との間で前記チャンネルと関
連するタイムスロットで状態情報の交換を動的に行い、
これにより前記複数の要素の各々が前記各チャンネルに
対するその処理任務を、前記関連タイムスロットで行う
資源管理要素を有する、上述のような装置を提供するこ
とである。
【００１２】他の関連する目的は、前記記憶装置に前記
各チャンネルおよび前記複数の要素に対して前記各要素
に対するデータの複数のバイトを保持するのに充分な記
憶空間が割当てられている、上述のような装置を提供す
ることである。関連する目的は、前記複数の要素を、前
記資源管理要素により指示されたとき、状態情報と前記
記憶装置との交換を準備して安定な論理状態に整列し、
そのように指示された要素により現在処理されているチ
ャンネルに対して始められた処置を明確に保留し、同じ
チャンネルに割当てられた処理の次の期間に継続するこ
とができるようにするのに充分な論理的知能を有する、
一つ以上の論理状態機械ユニットとして構成することで
ある。
【００１３】他の目的は、一つの回路網データ通信チャ
ンネルからの情報の受信に関連する各種の異なる機能を
複数の自律論理要素（後の「自律論理要素」の定義を参
照）により並列に行い、このような機能の実行が、同じ
機能を単一の技術的に同等の要素により行う場合に必要
となるよりもチャンネル当り必要とする時間が少いよう
に受信処理する、データ処理システムと通信回路網リン
クとの間に使用する、モジュール式データリンク制御装
置を提供することである。
【００１４】他の目的は、一つの回路網データチャンネ
ルへの情報の伝送に関連する各種異なる機能を複数の自
律論理要素により並列に行い、このような機能の実行が
、同じ機能を単一の技術的に同等な要素により行う場合
に必要となるよりもチャンネル当り必要とする時間が少
いように送信処理する、データ処理システムと通信回路
網リンクとの間に使用する、モジュール式データリンク
制御装置を提供することである。
【００１５】更に他の目的は、装置と回路網内の複数の
チャンネルの各々との間での情報信号の転送に関係する
各種機能が処理を受信し伝送する複数の自律論理要素に
より同時に且つ並列に行われ、前記要素を前記チャンネ
ルの異なるものに対して動的に初期設定するのに必要な
機能が資源管理用自律論理要素により行われる、データ
処理システムと通信回路網との間に使用する、モジュー
ル式データリンク制御装置を提供することである。関連
する目的は、今特徴について述べた装置を使用し、該装
置により現在動作している各チャンネルに対して初期状
態情報を保持するように組織されている局部ランダムア
クセス「時間交換」記憶装置を備え、前記装置の前記資
源管理要素に直接アクセス可能な、データリンク制御装
置を提供することである。更に他の目的は、複数の割込
処理用自律論理要素を備え、このような要素は他の自律
要素からの状態情報を受取り処理し、関連する割込要求
信号を外部処理システムに伝えるように協同動作する、
上述の特徴を備えた装置を提供することである。関連す
る目的は、前記装置と外部処理システムとの間を通過す
る割込状態情報を回路網チャンネルに基き一時的に格納
する待合せ設備を組込んだ自律動作割込処理要素を有す
る装置を提供することである。関連目的は、このような
待合せ設備を先入れ先出し（ＦＩＦＯ）的に動作させる
ことである。
【００１６】他の目的は、今特徴を述べた装置において
、少くとも一つの前記割込処理要素が、状態情報を前記
待合せ設備に入れ、前記外部処理システムにより設定さ
れた指示子を監視して前記待合せ設備からの登録事項の
取出しを表示し、顕著な割込要求の数を前記監視指示子
の関数として示す制御パラメータの更新を管理するよう
多任務的に動作することができる、装置を提供すること
である。関連目的は、充分な情報を前記外部処理システ
ムに提供して前記システムが、前記装置からの割込要求
を処理する際に、前記待合せ設備から状態登録事項を取
出す際に、および取出しの前記指示子を設定する際に、
効率的な多任務基準で動作することができるようにする
ことである。
【００１７】関連する目的は、今特徴を述べた装置であ
って、二重通信チャンネルで丁度受信した個別通信フレ
ームに対する状態を表わす状態情報を前記待合せ設備に
入れることができ、且つ前記状態情報と共に前記装置に
より同じチャンネルで伝送されたフレームの累積数を示
す「伝送カウント」情報を備えることができ、前記伝送
カウントが、前記外部処理システムにおいて前記装置の
伝送の完全さを確認するのに役立つと共にその他の場合
に必要な、前記装置からの割込要求および前記装置から
の個別フレームの伝送に対する関連状態の伝送を行わな
くて済むようにする、装置を提供することである。
【００１８】他の目的は、先に特徴を述べた装置におい
て、自律送受信要素の状態がそれぞれのチャンネルに対
して処理動作を行う装置の外部通信インターフェースで
チャンネル・タイムスロットの出現に同期して変化し、
前記状態が前記要素の各々に対して前記時関交換ＲＡＭ
に格納されているチャンネル当りの状態情報に従って変
化するものであり、前記格納されている状態情報が前記
送受信要素が他の要素に対する情報転送作用のため前記
送受信要素により開始された要求を条件付きに延期して
元の状態に復帰させるのに充分であり、これによりこの
ような各要素が、それぞれのチャンネル・タイムスロッ
トが要求位置が取られる前に終了し、同じチャンネル・
タイムスロットの次の出現時に要求を元の状態に復帰さ
せれば、所定のチャンネルと関連する要求を保留するこ
とができる、装置を提供することである。この「状態交
換」プロセスの独特の局面は、格納されている状態情報
がそれぞれの要素とその外部インターフェースとの間の
交換が未決定の状態に対する充分な情報を備えており、
要素が情報を失うことなく且つ各チャンネルに対する動
作を確実に継続して前述の要求保留および原状復帰の動
作を達成することができるようにすることである。
【００１９】他の目的は、先に特徴を述べた装置におい
て、二重回路網チャンネルに対する装置の下りリンク外
部インターフェースにおける信号交換がそれぞれのチャ
ンネルに割当てられた走査期間中に−「割込事象サンプ
リング」が最初、「伝送指示」が二番目、「受信サンプ
リング」が最後の順に−時間動揺し、割込、伝送、およ
び受信の各処理機能に対してそれぞれ独特の状態決定変
数が、その走査期間中時間動揺区間に対応して装置の自
律要素に加えられ、前記処理機能のすべてに共通な全体
的状態決定変数が前記装置内の共通にアクセス可能なレ
ジスタに前記走査期間内の他の位相点で転送され、これ
により前記時間交換ＲＡＭの使用法を最適にすることが
できる、装置を提供することである。
【００２０】更に他の目的は、上に特徴を述べたような
装置であって、装置と前記外部処理システムとの間のデ
ータおよび制御情報の流れを管理する一つ以上の自律要
素を備えている装置を提供することである。関連する目
的は、このような流れに対する待合せ設備を設け、該設
備の格納機能をＦＩＦＯ的に動作させることである。他
の関連する目的は、前記設備を装置に組込むことである
。他の関連する目的は、この組込んだ待合せ設備を複数
の自律要素の間に部分的に分布させ、該設備の組込みを
位相数学的に効率良くすることである。
【００２１】他の関連する目的は、流れ管理用自律要素
の一つとして前記待合せ設備と前記外部処理システムに
関連する記憶装置との間のデータの転送を制御するよう
に動作することができる直接記憶アクセス（ＤＭＡ）制
御要素を提供することである。関連目的は、このような
ＤＭＡ制御自律要素を受取ったデータを前記外部記憶装
置の円形緩衝空間に対して自動的に転送するようにし、
前記外部記憶装置の書込み可能に決定された境界記憶位
置内にある前記データの内容を管理することである。他
の関連目的は、前記ＤＭＡ制御要素が回路網チャンネル
に伝送すべきデータを前記外部記憶装置に設けるためＤ
ＣＢアレイを使用するようにし、前記ＤＣＢの連鎖指示
に応じて前記外部記憶装置から別のＤＣＢを自動的に取
出し、これにより前記ＤＣＢおよび伝送すべきデータを
前記外部記憶装置の散布空間に設置することができるよ
うにすることである。
【００２２】他の目的は、上に特徴を述べた装置を使用
して、自律割込処理区画、およびホストシステムとの通
信を遅延させる状態情報を集めるように動作することが
できる局部記憶装置を備えた通信制御器を提供すること
である。
【００２３】他の目的は、上に特徴を述べた装置を使用
して、外部ホスト処理システムの記憶装置に直接アクセ
スする自律ＤＭＡ制御区画、および前記システムにより
供給され、前記ホストシステムから前記回路網チャンネ
ルへのデータの伝送に使用されるＤＣＢ制御ブロック情
報を格納する関連局部ＲＡＭ、を備えており、前記区画
は前記ＤＣＢの連鎖指示に応じて前記ホストシステムの
記憶装置内の散布空間から別のＤＣＢを取出し、前記装
置は更に前記別のＤＣＢによる制御情報に従って種々の
プロトコル・チャンネルに対して回路網のフレーミング
および伝送データのフォーマットを決定するように動作
する、通信制御器を提供することである。
【００２４】他の目的は、当代のチップ設計技術を用い
て一つのＬＳＩチップに全体をパッケージすることがで
きる、上に特徴を述べた装置を提供することである。
【００２５】
【課題を解決するための手段】先に述べたような依存性
を全く除くかまたは大幅に減らすことにより、この発明
は、当代の装置の能力を超える速度で動作する将来のＩ
ＳＤＮおよび他の回路網の支持を行うことを模索するも
のである。したがって、このような当代の装置が毎秒３
５０，０００　受信または送信ビット以下の線路または
チャンネル走査速度で回路網接続の支持を行うところを
、この発明の装置は、毎秒２，０００，０００　送受信
ビットを超える走査速度を必要とする接続に適応する。
【００２６】更に、このような当代の装置では、最大速
度毎秒６４０００ビットで動作する各全二重音声チャン
ネルが装置の処理能力の２０％もの多くを消費するので
、ディジタル音声の伝送を支持する能力は非常に限られ
ている。しかしながらこの発明の装置は、複数の音声チ
ャンネルと高速ディジタル・データチャンネルとの組合
せに容易に適応できる。
【００２７】本発明の装置は、同期部および非同期部か
ら構成されており、各部は特殊目的の論理回路および記
憶装置から成る複数の区画を備えている。前述の目的は
、区画を、今後「自律論理要素」と呼ぶ、モジュール式
自律ユニットで構成し、回路網とホスト・インターフェ
ースとの間の通信データの処理に対して分布論理パイプ
ラインを形成することにより達成される。これら分布パ
イプライン構成により、回路網チャンネルに対して並列
同時に行うことができる論理機能の数に関して、および
設計適応性（すべての要素は、たとえば新しい機能を必
要とする将来のリンクを支持するための機能的に異なる
要素により、同じパイプライン中の他の要素の構成に影
響を与えずに、置き換えることができる）に関して、当
代のシステムに対して有利となり、またパイプライン構
成は、追加要素をどんなパイプラインにも直列に効率良
く組込むようにすることができる。
【００２８】各自律要素は、同じパインプライン内の要
素を含む他の要素に対して高度の機能的自律性および情
報待合せ能力を備えており、パイプライン内部の要素間
データ転送に関して時間があまり決定的でないようにし
ている。同期部は、回路網インターフェースにおけるチ
ャンネル・タイムスロットの出現に同期して動作するが
、非同期部の動作は、このような出現に比較的非同期で
ある。これら各部における自律要素は、連続するパイプ
ライン段階部のチャンネルにつき通信データの分布処理
間の情報転送に対する時間依存性が比較的小さくなるよ
うな程度の自律性で、それぞれのパイプライン内部のチ
ャンネルについて通信データの分布処理を行う。したが
って、同期部内の要素は、差迫って終了する回路網タイ
ムスロットに関連するチャンネルに対してその要素によ
り開始された処置要求を保留すると共に同じチャンネル
・タイムスロットの次の出現時に要求を再び発すること
ができる。
【００２９】チャンネル状態情報は、同期部の要素と「
時間交換」（ＴＳ）ＲＡＭ（ランダムアクセス記憶装置
）との間の「取り換え」交換により回路網におけるそれ
ぞれのチャンネル・タイムスロットの出現に同期して転
送される。各交換の保存された状態情報は、同じチャン
ネル・タイムスロットの次の走査においてそれぞれの要
素の初期状態を確定するのに使用される。
【００３０】この「状態交換」プロセスの独特な局面は
、格納状態情報が一つの要素により他の要素に対して発
せられた情報転送処置に関する未決定要求の状態に対す
る充分な情報を含み、一つの要素が、要求された処置が
始まる前にスロットが終了する場合、その要求を取り下
げるかまたは保留することができ、同じチャンネル・タ
イムスロットの次の出現期間中に要求を明確に再作動さ
せることができることである。このプロセスの他の独特
な局面は、二つの部分のデータ待合せ能力が前述の要求
保留および行うべき復帰処置を、装置の外部インターフ
ェースで情報転送の連続性をオーバランしたりアンダー
ランしたりすることなく、しかも装置に待合せ設備を効
率良く分布組込みして装置の大きさ、消費電力、および
費用が悪影響を受けないようにするのに充分であるとい
うことである。
【００３１】装置の他の局面は、割込み処理区画および
ホスト処理システムの記憶装置に直接アクセスするＤＭ
Ａ（直接記憶アクセス）制御区画を備え、ホストシステ
ムの要素に対して自律性があり、且つ一層高い処理レベ
ルで通常行われる動作の負担が無いこと、を特徴とする
ことである。
【００３２】他の特徴は、ＤＭＡ制御区画が、ホストシ
ステムの記憶装置にアクセスする母線にアクセスする際
にマスタ入出力区画を通して動作するということである
。マスタ入出力区画は、母線にアクセスするのに必要な
調停機能を行い、多様な異なる母線に接続するためのこ
の発明の装置設計に適応する焦点として小さな論理体と
なる。
【００３３】装置の他の特徴は、データを同期的に処理
する区画とＤＭＡ制御部との間の通信が、同期および非
同期のインターフェースを備え、同期部からの要求を受
けてこれをＤＭＡ制御区画に非同期的に提示するＤＭＡ
要求待行列区画を通して処理されることである。
【００３４】割込処理区画（ＩＮＴ）の一つは、装置内
部、および装置と回路網との間のインターフェースで（
ハードウェアの状態およびリンクチャンネルに対する活
動を含む）事象を監視し、関連する状態の詳細を装置内
の局部記憶装置に収集し、他の区画（ＳＩＯ）に警告指
示を設定する。ホストシステム内の処理要素はこのよう
な指示があるかＳＩＯを監視し、装置の局部記憶装置に
ＳＩＯを通して直接アクセスし、格納された状態の詳細
を収集する。これにより時間関連事象の通報に関する時
間の重要さが軽減される。
【００３５】ホストシステムと装置との間のプログラム
作成インターフェースを通して、ホストシステムは情報
を幾つかの局部記憶装置に格納し、（全般的および個別
回路チャンネルの両者を含む）装置動作を開始する。こ
のような情報には、回路網チャンネルに対するデータ伝
送動作を開始するＤＣＢ（装置制御ブロック・アレイ）
、および受信情報をホストシステムの記憶装置のアドレ
ス空間に設置する別の制御情報がある。これらＤＣＢお
よび別の制御情報は、この発明の装置では局部ＤＭＡ　
　ＲＡＭに格納されている。
【００３６】受信処理における上述の別の制御情報の用
法の独特な特徴は、ＤＭＡ制御区画がその情報を使用し
て受信情報を直接アクセス可能ＩＯＰ／ホスト記憶装置
空間に設けられた無端円形バッファに設置し、書込み可
能境界アドレス内部のそのデータの内容を管理すること
である。この利点は、ＩＯＰ／ホストシステムが、その
受信処理の期間中データを動的に再配置し且つデータ転
送プロセスが越境状態にあるか監視する責任から解放さ
れることである。
【００３７】上述のＤＣＢの使用法の独得な局面は、伝
送プロセスにおいてＤＭＡ制御区画がＤＣＢの連鎖指示
に応じて別のＤＣＢを、ＩＯＰ／ホスト記憶装置の直接
アクセス空間から呼出し、これによりＩＯＰ／ホストシ
ステムからこのような別のＤＣＢを装置の局部ＤＭＡ　
　ＲＡＭにロードする責任を除くということである。ま
たＩＯＰ／ホストシステムがその記憶装置にある連鎖Ｄ
ＣＢを分散させることによりその記憶装置を効率良く使
用することができる。この特徴により、この発明の装置
は、このような分散ＤＣＢを取出し、該ＤＣＢにより連
結されているプロセスを連続的に行うよう自動的に動作
する。更に、このようなプロセスで伝送されるデータも
ＩＯＰ／ホスト記憶装置に分散させることができる。そ
の他、この特徴を自律的に行われるプロトコル・フレー
ミング機能（プロトコル関連フレーミング情報の送信／
受信時における挿入／除去）と組合せることにより、こ
の発明の装置がホストシステムをホストシステム内で更
に高いレベルで通常行われる機能責任から更に解放する
ことができる。
【００３８】この発明の割込処理に対する他の局面は、
状態待行列が複数のチャンネルの各々に対して設けられ
、各待行列が、異なる時間に発生し、ＩＤＬＣにより異
なる時間に検出されるプロセス事象（たとえば、受取っ
たフレーム、受取った中止信号、検出された伝送連鎖の
終り、など）に対する複数の状態機能をそれぞれのチャ
ンネルに格納する複数の状態格納空間を備えている、と
いうことである。これら状態機能はＩＯＰにより非同期
にアクセスされることができ、待行列への１回のアクセ
スでＩＯＰが異なる事象に関する複数の登録事項を取出
すことが可能である。これにより割込状態を処理するＩ
ＯＰに課される要求事項が軽減されるばかりでなく、そ
の他の場合にはＩＯＰとＩＤＬＣとの間の協同を維持す
るのに必要となるリアルタイム処理の制限が少くなる。
【００３９】ＤＭＡＣ区画による伝送ＤＣＢ連鎖および
上記の多状態待合せの有利な用途は、ＩＤＬＣが他の場
合には必要となる受信フレーム終了事象（個々のフレー
ム受信の完了）の通報に対するＩＯＰシステムの中断を
排除することができることである。しかしながら、ＩＤ
ＬＣは現在のところ個々の受信フレーム終了事象を通報
するのにＩＯＰを中断せず、ＩＤＬＣは各受信フレーム
端に関連する状態語の専用部分にある伝送カウント情報
を供給する。伝送カウントはＩＬＤＣが受信フレームの
源に送ったフレームの数を示す。一定の受信フレームは
、遠隔受信フレーム源により決まる、ＩＤＬＣノードか
ら受取ったフレームの数を示すから、ＩＯＰは伝送カウ
ント状態を、二重チャンネルでその伝送の完全さを維持
する手段として（たとえば、比較パラメータ間に食違い
があれば、フレームを再伝送することにより）遠隔の源
により示された数と比較する。要約すれば、（時間およ
び帯域幅を多く消費する割込によりＩＯＰに伝送フレー
ム端状態を供給する代りに、二重通信チャンネルに対し
てＩＤＬＣは伝送フレームカウント情報を、受信フレー
ム端割込に設けられている状態の割当部分に挿入すると
いう現在のところ一層効率の良い手段を使用している。
【００４０】
【実施例】１．用語、定義、および概念ここに使用する
用語は下記の意味を持つ。
【００４１】自律論理要素ここに使用する範囲では、デ
ータの入力および出力、および論理状態の有限個の貯え
、典型的には一つ以上の論理状態機械回路を備えた一組
の論理回路、を有し、その状態の一つに設定されるや否
や外部の状態または事象の関数として他の状態に移り変
り、そのように移り変りながら前記データの入力および
出力に対して、それが接続されている他の要素に対する
、データを交換するかまたは外部の状態制御を受けるそ
の動作がこのような他の要素の動作と並列且つ同時に行
うことができるように、論理機能を行う特殊目的の論理
回路構成を意味する。
【００４２】ＣＣＩＴＴ 国際電信電話諮問委員会。最初１８６５年の国際電気通
信連合（ＩＴＵ）条約のもとで形成された組織であり、
現在は国際連合の専門機関である。この組織は、ここに
随所に引用する、電気通信プロトコルの国際規格を規定
する出版物を発行している。加入者にはＡＴＴおよびＤ
ＴＥ　Ｔｅｌｅｎｅｔのような電気通信業者がある。
【００４３】ＣＭＯＳ 現時の集積半導体装置に使用されているような相補性金
属酸化物シリコン。
【００４４】ＣＭＯＳ２ 線路間隔１μｍに適応し、２入力ＡＮＤゲートの場合回
路切替速度１ｎｓを発生するＣＭＯＳ技術の特定の形態
［（１）ＩＥＥＥ　　Ｊ．　Ｓｏｌｉｄ　Ｓｔａｔｅ　
Ｃｉｒｃｕｉｔｓ、Ｖ．２３、Ｎ５　Ｏｃｔ．　１９８
８、ｐｐ．　１０９５〜１１、Ｗｏｎｇ、Ｄ．Ｔ．他、
「０．５ｍｕｍ装置を用いる１１ｎｓ８Ｋ×１８　ＣＭ
ＯＳ静止ＲＡＭ」、（２）ＩＥＥＥ主催１９８７年特製
集積回路会議議事録、ｐｐ．　２４８〜２５２、Ａｌｄ
ｒｉｄｇｅ、Ａ．Ｗ．他、「４０Ｋ当価ゲートＣＭＯＳ
標準セルチップ」、（３）ＩＥＥＥ主催１９８７年特製
集積回路会議議事録、ｐｐ．　２４５〜２４７、Ｈｏｒ
ｎｕｎｇ、Ｆ．他「ゲートアレイおよび標準セル回路を
同一チップ上に組合せる多用途ＶＬＳＩ設計システム」
を参照］。
【００４５】　ホストシステム データ処理回路網内の主データ処理ユニットまたはシス
テム
【００４６】Ｈチャンネル （今後ハイパーチャンネルと言う）ＣＣＩＴＴによりそ
のＩ．４１２定義で規定された高速時分割チャンネルの
一形態［ＣＣＩＴＴ　Ｒｅｄ　Ｂｏｏｋ、Ｖｏｌ．ＩＩ
Ｉ、ＦａｓｃｉｃｌｅＩＩＩ．５、「統合サービス・デ
ィジタル回路網（ＩＳＤＮ）、シリースＩ、Ｇｅｎｅｖ
ａ１９８５の推奨規格、を参照］。
【００４７】ＨＤＬＣ（高レベル・データリンク制御）
ここに規定するＬａｐ　Ｂ、Ｌａｐ　Ｄ、およびＳＤＬ
Ｃの各プロトコルを包含する一般用語。
【００４８】ハイパーチャンネル 上のＨチャンネルを参照。
【００４９】ＩＯＰシステム 主（またはホスト）プロセッサの制御下で動作する入出
力プロセッサ
【００５０】ＩＳＤＮ ＣＣＩＴＴにより規定された統合サービス・ディジタル
回路網［ＣＣＩＴＴＲｅｄ　Ｂｏｏｋ、ＶＩＩＩ、Ｆａ
ｓｃｉｃｌｅ　ＩＩＩ．５を参照］。
【００５１】ＩＳＤＮ層１および２（Ｌ１、Ｌ２）それ
ぞれ、ＩＳＤＮ回路網の論理信号処理の物理層およびデ
ータリンク制御層。物理層は、回路網の線路による送信
および受信、およびこのような線路による回路網接続の
作動および解除を行う。リンク制御層は、物理層に対し
てエラーチェックおよび他の高レベルの機能に関係する
［ＣＣＩＴＴ　Ｒｅｄ　Ｂｏｏｋ、ＶＩＩＩ、Ｆａ−ｓ
ｃｉｃｌｅ　ＩＩＩ．５、Ｐａｒｔ　ＩＶ、Ｓｅｃｔｉ
ｏｎ　３　ａｎｄ　４を参照］。
【００５２】ＬＡＰＢ ＣＣＩＴＴ　Ｘ．２５推奨規格により規定されるＸ．２
５回路網用の特定のデータリンク・プロトコル［ＣＣＩ
ＴＴ　Ｆａｓｃｉｃｌｅ　ＶＩＩＩ．３−推奨規格Ｘ．
２５、「データ端末機器（ＤＴＥ）とパケットモードで
動作し、専用回路により公衆データ回路網に接続されて
いる端末のデータ回路終端用機器（ＤＣＥ）との間のイ
ンターフェース」、Ｇｅｎｅｖａ　１９７６年、修正１
９８０年および１９８４年、を参照］。
【００５３】ＬＡＰＤ ＣＣＩＴＴ推奨規格Ｑ．９２０で規定されたＤチャンネ
ル用特定リンクアクセス・プロトコル［ＣＣＩＴＴ　Ｆ
ａｓｃｉｃｌｅ　ＩＩＩ．５、Ｐａｒｔ　ＩＶ、Ｓｅｃ
ｔｉｏｎ　４を参照］。
【００５４】モトローラ　６８０００　母線記憶装置お
よび他の周辺装置に取付けるためモトローラ６８０００
マイクロプロセッサが使用する母線［Ｍ６８０００　８
−／１６−／３２ビット・マイクロプロセッサ取扱説明
書、第６版、Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ、１９８５、
Ｓｅｃｔｉｏｎ　５（信号および母線の動作説明）を参
照］。
【００５５】回路網ノード 端末機器が回路網に取付けられる点。
【００５６】物理的インターフェース 層１インターフェース［上のＩＳＤＮ層１および２を参
照］。
【００５７】ＲＡＭ ランダムアクセス記憶装置。
【００５８】ＳＤＬＣ 同期データリンク制御。ＳＮＡで使用されるリンク制御
プロトコル［ＩＢＭ出版物ＧＡ２７−３０９３−３、「
同期データリンク制御−概念」、１９７９、１９８６を
参照］。
【００５９】ＳＮＡ システム回路網構造［ＩＢＭ出版物ＧＣ３０−３０７２
−３、「システム回路網構造−概念と製品」、１９８１
、１９８６を参照］。
【００６０】有限状態機械 有限数の可能な安定動作位置または段階を備えている論
理回路であり、各位置または段階は特性動作または出力
を発生し、このような位置または段階の間で外部剌戟の
関数として遷移を受ける。
【００６１】２．回路網の概観 図１は、ディジタル通信リンク３により接続されたデー
タ処理ノード２を有し、この発明のＩＤＬＣ装置４を有
利に採用することができる回路網１を示す。二つのノー
ドのみを示してあるが、このような回路網は多数のノー
ドを備えることができることが理解されるであろう。各
装置４は、ホスト処理システム６または７と関連する入
出力処理システム５の一部とすることができる。典型的
には、このような回路網は、個別の音声ユーザ端末９お
よびデータ・ユーザ端末１０を処理システム６により図
示構成に設けられている処理サービスと連結する共通の
担体切換ノード８を備えることができる。各形式の端末
９、１０の一つを示してあるだけであるが、どのノード
にもこのような端末多数を接続できることを理解すべき
である。このような端末に設けられているデータ処理サ
ービスおよびそのユーザは、いわゆる「音声メール」サ
ービス（電話使用者用音声メッセージの集中保管および
転送」を備え、公共または私的のデータベース（法律図
書館、特許図書館など）にアクセスすることができる。 現在考えている環境では、リンク３は複数の時分割チャ
ンネルを支持する高速Ｔ１またはＴ３ディジタル信号通
信線路を備えることができる。この発明の装置４の有効
使用には必要ないが、回路網をＩＳＤＮの要事項に合致
するよう構成することができ、リンク３のチャンネルを
ディジタル音声・データ信号トラフィックに動的に割当
てることができる。
【００６２】このような回路網では、信号速度は、Ｔ−
１線路では毎秒全二重４，０９６メガビットの速さに達
することができ、Ｔ−３線路では更にかなり大きい速さ
になる。したがって、このような線路の要求を満たすに
好適なデータリンク制御装置は毎秒全二重５メガビット
を超す速さで動作することができるべきである。現在の
１マイクロメートルＣＭＯＳ技術で実現されるこの発明
のＩＤＬＣ装置の構造は、一つのＬＳＩチップ構造内部
の完全占有Ｔ−１またはＴ−３線路に対して現在考えら
れる最高の全二重速度を支持することができる。
【００６３】同等の従来技術の装置−上に引用した特許
第４，４９３，０５１号の欄６を参照−は、その最大信
号速度が（半二重を示唆する）毎秒３５０，０００　送
受信ビットであり、開示してあるように完全Ｔ−１線路
の要求を満たすことができず、または音声・データ混合
チャンネルに適応することができない。したがって、こ
のような装置は、特にＩＳＤＮの用途に、または一層高
速のデータだけの用途にも、適しておらず、したがって
この発明の形態の装置が必要である。
【００６４】３．システムの概観 図２を参照すると、この発明のＩＤＬＣ装置２０が一般
に、線路制御回路２２とホストデータ処理システム２３
との間を接続する通信制御器システム２１の全部または
一部を構成している。今ここに使用した表現「全部また
は一部」とは以下に説明する用途を言う。すなわち装置
チップ内部の制御器システムのすべての要素をパッケー
ジすることができるか、またはシステムに使用する局部
ＲＡＭ記憶装置の一つを別にパッケージする必要がある
かということである。線路制御回路は、第１図に示すリ
ンク３に対応する２４のような（典型的には、上に記し
たように、時間多重Ｔ−１、またはＴ−３線路）それぞ
れの回路網線路の物理的信号レベル（レベル１または省
略してＬ１とも言う）で動作する。
【００６５】制御器システム２１は一般に、後に述べる
状態交換の目的でＩＤＬＣ装置に直接アクセスできる情
報を格納するのに使用する局部ＲＡＭ記憶装置２５を備
えている。上述のとおり、ＩＤＬＣ装置は、従来の１マ
イクロメートルＣＭＯＳ技術を用いて一つのＬＳＩチッ
プで実現することができる。意図する使用法（受持つす
べきチャンネルの数、各チャンネルで行われるサービス
の範囲、など）により、装置は二つの異なるチップ形態
で実施することができる。一つはチップ構造内にＴＳＲ
２５を備え、もう一つはこれを備えていない。
【００６６】これから説明する好適実施例では、ＩＤＬ
ＣおよびＬ１回路は、Ｌ１回路から発する信号により歩
度調整される「バースト時分割多重」（ＢＴＤＭ）イン
ターフェース（ＩＦ）２７で接続されている。このよう
な信号は、ＩＤＬＣとＬ１回路との間の平均信号転送速
度が線路２４の時分割チャンネルに対して、それぞれの
チャンネルによる平均信号転送速度よりわずか高く、正
常動作状態下で線路チャンネル２１とシステム２３との
間の信号プロセスが、回路２２の内部クロックと他の回
路網ノードのクロックとの間の滑りすなわちドリフトに
無関係に、線路から受取るときオーバランすることがで
きず、線路に伝送するときアンダーランすることができ
ないように、配列されている。ここでは「積極滑り」動
作と言うこの作用およびその実現は、上に相互参照した
「統合データリンク制御器用バースト時分割多重インタ
ーフェース」と題する出願書に完全に説明されており、
その出願書中の説明をここにこの引用により取り入れて
ある。したがって、ＩＦ２７の属性および動作はここで
は一般的に説明するに止める。
【００６７】　　ホストシステムは図示のように入出力
処理サブシステム２８および主処理サブシステム２９の
双方を備えることができ、これにより制御用回路網の用
途に関連する処理活動と情報処理全般に関連する活動と
の間に一層の自律性を発揮する。サブシステム２８は入
出力処理ユニット（ＩＯＰ）３０および局部ＲＡＭ記憶
装置３１の双方を備えることができ、主サブシステム２
９は同様に中央処理ユニット（ＣＰＵ）３２および主Ｒ
ＡＭ記憶装置３３を備えることができる。サブシステム
２８および２９は他のサブシステムとの接続ができるシ
ステム母線３４により連結されている。サブシステム２
９およびＩＤＬＣ２０は複数のＩＤＬＣ装置と接続する
ことができるＩＯＰサブシステム母線３５により連結さ
れている。
【００６８】この説明の後の方で説明するように、ＩＤ
ＬＣは直接記憶アクセス（ＤＭＡＣ）用自律論理要素を
備えており、これは図示の構成では直接アクセスモード
でＲＡＭ３１へのアクセスを行う。更に注記したように
、或るシステム用途では別の入出力サブシステムが不要
のことがあり、このような構成では、ＩＯＰシステム２
８およびホストシステム２９の機能は、母線３５とのイ
ンターフェースで現われる一つのシステム実体に、実質
上組合わされる。この場合には、ＩＤＬＣのＤＭＡ制御
要素は主記憶装置３３へのアクセスを制御するように動
作する。
【００６９】動作にあたり、システム始動時、ＣＰＵ３
２はサブシステム２８、制御器２１、およびＬ１回路２
２を始動させる。Ｌ１回路の始動は制御径路２６を通し
て行われる。Ｌ１回路は、反復フレームパターンを探し
て線路２４を走査し、これを検出すると、線路２４に、
入出とも、ビット、バイト、チャンネル、およびフレー
ムの各時分割スロットに内部クロック同期を確立する。
【００７０】ＢＴＤＭで異なる構造の時分割フレームで
動作すれば、回路２２は入チャンネル・タイムスロット
から受取った信号を以後の処理のためＩＤＬＣ２０に伝
える。ＩＤＬＣは、宛先アドレス情報を抜出して評価し
（その宛先が局部ノード以外である信号を無視して）、
プロトコルおよび、チャンネルおよびフレームスロット
からのフレーム区切りのようなリンク特有情報を適切に
取除き（音声信号を含んでいるチャンネルは区切り無し
で「きれいな」形になっている）、パリティをチェック
し、残りの情報を更に処理するためシステム２３に伝え
る。到来流れの中の制御データ・メッセージは応答を要
求することができ、このような場合には、適切な応答用
情報がシステム２３で準備されてＩＤＬＣに伝えられる
。 ＩＤＬＣは、発信元および宛先のアドレス、フレーム区
切り信号、およびパリティ信号を付加し、情報を回路２
２に伝え、線路２４に伝送する。双方向に向けたこのよ
うな一連のメッセージにより、二重接続が、線路２４の
時間チャンネルの局部ノードと遠隔ノードとの間に確立
され、データおよびディジタル・オーディオ情報（たと
えば音声）を表わす信号がこのような接続によって交換
される。
【００７１】ＩＦ２７におけるデータ転送に対するＩＤ
ＬＣの処理では線路２４のチャンネルスロットのタイミ
ングと本質的に同期しているが（わずかな相対的位相変
位があるが）、母線３５による信号の転送に対する処理
は線路２４のチャンネルタイミングに関して本質的に非
同期であることに注目すべきである。
【００７２】４．ＩＤＬＣ装置の構造 図３、この発明のＩＤＬＣ装置の論理構成のブロック図
、はＩＯＰ母線３５と先に説明したＩＦ２７との間の装
置の位置、および装置回路が同期部５０および非同期部
５１に分割されていることを示している。この区割りは
現在のところ特に興味あるものである。また各部におけ
る主要論理区画を示してあり、各区画が後に図示し説明
する一つ以上の自律要素を備えていることがわかる。部
分５０は、ＩＦ２７にチャンネルタイムスロットが現わ
れたことに同期して動作し、それぞれの通信チャンネル
に対する動作を行う。すべてのチャンネルに対する部分
５１の動作は、ＩＦ２７にそれぞれのタイムスロットが
現われたことに関して非同期的に行われる。ＲＡＭ（ラ
ンダムアクセス記憶装置）ユニット５２および５３は、
双方の部分の区画にアクセスすることができるが、ＲＡ
Ｍユニット５４は非同期部の区画にしかアクセスするこ
とができない。同期部は論理区画６０〜６４を備えてお
り、非同期部は区画６５〜６７を備えている。
【００７３】区画およびＲＡＭユニットはすべて、先に
注記したとおり一つのＬＳＩチップ封皮に入れることが
できるが、後に説明する或る用途では、ＴＳ　ＲＡＭユ
ニット５３を共通のカードまたは基板上にＩＤＬＣチッ
プに近接して設けられた別のモジュールに設置するのが
望ましいことがある。ＲＡＭユニットは、後に説明する
所定のアクセス特性、容量、アドレス配置、および機能
用途を備えている。
【００７４】区画６０、６２、６５、および６６は、時
分割チャンネルでＩＦ２７から受取った通信データ（「
受信データ」）に対するパイプライン式論理処理連鎖を
形成しており、該連鎖は部分５０および５１を橋渡しし
ている。区画６１、６２、６５、および６６は、ＩＦ２
７でチャンネルにより伝送されるデータ（「伝送データ
」）に対する同様なパイプライン式連鎖を形成している
。区画６４は、ＩＤＬＣおよびＬ１回路を通じて状態情
報（装置状態、Ｌ１状態、チャンネル状態など）を集め
る論理連鎖を形成しており、区画６７と協同してこのよ
うな情報をＩＯＰ／ホストシステムにこれらシステムに
割込むことにより伝える。
【００７５】区画６７は、ホストシステムの「スレーブ
」として働き、ホストシステムにＩＤＬＣ記憶装置５２
〜５４への双方向アクセスを行わせ、これによりホスト
システムは前記記憶装置にアクセスしてＩＤＬＣの動作
を制御する情報をロードしたり、区画６４が集めた状態
情報を取出したりすることができる。この構成の特徴は
、区画６７を通る別の径路が、その径路を経由して行わ
れる動作と区画６５および６６を経由して行われる線路
内通信プロセスとの間に起り得る妨害の程度を減らすこ
とである。
【００７６】各区画の自律要素は、レジスタおよび特殊
目的の個別論理回路（プログラム論理アレイ、マイクロ
プロセッサなどから区別される限り）を備えており、そ
れらの大部分は現在のところ有限状態機械として実施さ
れている。ここに使用する用語「自律」は、（受信デー
タ、伝送データ、および状態データに対する）上述のパ
イプライン式連鎖の各々における要素間の機能自律性の
程度を示そうとするものであり、回路網チャンネルに対
する、連鎖内の要素による機能の性能が、ＩＦ２７にお
けるそれぞれのスロット持続時間に微秒に時間依存せず
、また他の場合に、このような自律性無しに実施される
場合よりも同じ連鎖内の他の要素の活動への時間依存性
が少くなるようにしようとするものである。
【００７７】資源管理要素６３（略してＲＳＭ）は、Ｉ
Ｆ２７でＬ１回路から受取った信号に応答して動作し、
ＴＳＲ５３と同期部５０の、区画６０〜６２および６４
を含む他の区画との間の状態交換動作を行うチャンネル
・タイムスロット遷移動作を示す。これら転送は双方向
に行われるので、そのスロットが終了区画にあるチャン
ネルに対しては状態が（同じチャンネルスロットが２７
に現われたときそれぞれの要素でそれぞれのチャンネル
・プロセスを継続するため）保存され、そのスロットが
開始区画にある活動チャンネルに対しては状態がそのチ
ャンネルに対してプロセスサービスを継続するように設
定される。このように始動されるにつれて、各区画の有
限状態機械は、新しいスロットの継続する期間、そのチ
ャンネルの現在の状態に対してそれぞれの区画に割当て
られたＬ２プロセスを行う。
【００７８】受信区画６０は、どのプロトコルが現在各
回路網データチャンネル（ＳＤＬＣ、ＨＤＬＣ、ＬＡＰ
−Ｂ、ＬＡＰ−Ｄ、など）で活性であっても、ＩＦ２７
からデータ（および／または音声）信号を受ける責任が
ある。音声チャンネルは「きれい」である（プロトコル
特有の区切りが無い）。各データチャンネルに対して、
区画６０は、プロトコル特有情報を除外し（たとえばＨ
ＤＬＣスタッフビットをデスタッフし）、アドレスを認
識し、プロトコル特有制御機能（たとえば、ＨＤＬＣに
おける中絶／アイドル指示、フレーム境界指示など）を
検出し、受信事象（たとえば、ＣＲＣエラー、ＦＩＦＯ
バッファおよびＩＯＰバッファのあふれ状態、フレーム
の終了、など）に対する割込状態指示を形成する責任が
ある。
【００７９】伝送区画６１は、現在どのプロトコルが各
チャンネル（ＳＤＬＣ、ＬＡＰ−Ｂ、ＬＡＰ−Ｄなど、
音声はクリアで送られる）で活性であっても、データお
よび制御ビットのビット直列転送を処理する。また、送
るべきプロトコル特有情報をデータ（たとえば、ＨＤＬ
Ｃスタッフビット、ＨＤＬＣにおける中絶／アイドル指
示、フレームの区切り、など）と共に発生し、伝送事象
（たとえば、ＦＩＦＯバッファのアンダーラン、伝送用
制御ブロック連鎖の終り、など）に対する割込状態指示
を形成する。
【００８０】ＦＩＦＯ管理区画６２はＦＩＦＯ　ＲＡＭ
５２（後にはＦＩＦＯＲと略称する）と受信区画および
送信区画との間を接続して送受信データをＲＡＭのチャ
ンネルとごの待行列とそれら区画との間でＦＩＦＯ（先
入れ先出し）形式で転送し、このような待行列の利用を
管理する。区画６２は、ＲＡＭ５２の各チャンネル待行
列の占有の状態を監視し、マスタ入出力（ＭＩＯ）区画
６６を通して処置を要求する非同期部のＤＭＡ（直接記
憶アクセス）区画に要求を出し、データをそれぞれの待
行列とホストシステムの記憶装置との間で母線３５を経
由して転送させる。区画から６２から区画６５への要求
は、図３には図示しない別のＤＭＡ要求待行列（ＤＭＡ
ＲＱ）区画によりラッチされ、この待行列区画により非
同期的に処理される。
【００８１】かくして、受信データ待行列は、ＩＦ２７
で活動の結果あふれを起す前にＦＩＦＯ的に空になり、
伝送データ待行列は、ＩＦ２７に対してアンダーフロー
する前に新しいデータで補充される。
【００８２】同期部５０および非同期部５１の双方で動
作する回路部分を有する割込（ＩＮＴ）区画６４は、報
告価値あるハードウェア事象およびチャンネルプロセス
事象、および状態をすべての他のＩＤＬＣ要素およびＬ
１回路から受取り、関連するフラグ掲揚要求をスレーブ
入出力（ＳＩＯ）区画６７に伝え、ＩＯＰ／ホストシス
テムが非同期的に取出すためのこのような事象および状
態に関する状態を収集するように動作する。このような
事象および状態には、ハードウェア・エラー、チャンネ
ル・エラー、チャンネル処理事象（フレーム境界遷移、
伝送の終り、など）がある。このような要求に対して、
区画６７は、関連状態情報を転送するため母線３５によ
るホストシステムとの割込通信に従事する。
【００８３】先に示したように、各区画内の各自律要素
（および／またはサブシステム）は、一般に一つ以上の
「有限状態機械」として実施されている論理を備えてい
る。これらは一続きの状態を通して各活性回路網チャン
ネルに対してそれぞれの割当てられた機能を行う。回路
網リンク上のチャンネルはすべて所定の音声またはデー
タの通信プロトコルのもとで動作するように構成されて
いるので、一組の状態変数パラメータがホストインター
フェース３５から（ＳＩＯの区画６７を経由して）ＴＳ
Ｒ５３に挿入され、その構成に対して区画６０〜６４の
自律要素に対する初期状態が設定される。
【００８４】ＩＦ２７にそれぞれのチャンネル・タイム
スロットが続いて現われる期間に、ＲＡＭ５３と区画６
０〜６４の自律要素との間の状態交換により該要素が間
欠的に動作してそのスロットで送受信される通信データ
に対して割当てられた論理プロセスを行う。
【００８５】５．全般的動作 図３および図４を参照して、パワーアップ時ホストイン
ターフェース３５に提示された信号によりＩＤＬＣおよ
びＬ１回路がリセットモードになる。このモードで、す
べてのＩＤＬＣ区画の論理要素が非関連状態にクリアさ
れ、アイドル状態に設定される。次にＬ１およびＩＤＬ
Ｃ回路が、再びインターフェース３５に提示されるホス
ト信号により、初期設定される。このような情報には、
チャンネル処理用臨界初期パラメータ、チャンネルの作
動を制御する情報、およびＤＭＡ区画６５の基本動作を
制御する情報がある。Ｌ１回路に対する初期設定情報は
、線路６９を経由してＬ１部の図示してないレジスタに
転送される。ＩＤＬＣの非同期部５１に対する初期設定
情報は、母線３５、ＭＩＯ６６、およびＤＭＡ区画６５
を経由してＲＡＭ５２および５４に伝えられる。同期部
５０に対する初期設定情報は、母線３５およびＳＩＯ６
７を経由してＲＡＭ５３に伝えられる。
【００８６】初期設定後、ＩＤＬＣは活動モードに設定
され、回路網チャンネル機能を作動させるための処理が
始まる。チャンネルは個別に作動される。ＩＤＬＣの初
期設定中の各チャンネルに対して初期パラメータがロー
ドされる他に、チャンネルを作動できる前に制御パラメ
ータをＲＡＭ５２〜５４および後に説明するレジスタに
入れてすべての処理区画をそれぞれのチャンネル形式に
必要な機能を行うように調節しなければならない。作動
したら、それぞれのチャンネル・タイムスロットが現わ
れたことを示す信号がＬ１からＢＴＤＭ　ＩＦ２７を経
由してＩＤＬＣに送られ、チャンネルに対する処理が始
まる。 このような処理中、全二重リンクが回路網チャンネルの
、局部ノードと遠隔ノードとの間に確立され、情報がこ
のようなリンクにより転送され、このようなチャンネル
に対する状態情報がＲＡＭ５３に集められてＳＩＯ６７
を経由してホストシステムに利用できるようになる。
【００８７】図４を参照して、ＢＴＤＭインターフェー
スにおけるタイムスロット（この図では、連続するスロ
ットＮおよびＮ＋１）に関連する通信チャンネルに対し
て、ＲＳＭにより行われる状態交換プロセスが、四つの
形式の変数、伝送特有、受信特有、割込特有、および全
体的、の転送に関係している。状態交換（現在終ってい
るタイムスロットに関連するチャンネルに対する要素処
理状態の保存、およびそのタイムスロットが現在始まっ
ているチャンネルに対する前に保存しておいた状態の再
ロード）が活性チャンネルに対してのみ行われる。全体
的変数は伝送、受信、および割込の各処理に共通である
。チャンネル形式を示す、一つの全体的変数の小さな部
分は、活性チャンネルおよび非活性チャンネルの両者に
対してこのようなチャンネルを区別するため事前に呼出
される。
【００８８】伝送特有変数は、伝送パイプライン区画６
１および６２の要素に対して転送される。受信特有変数
は、受信パイプライン区画６０および６２の要素に対し
て転送される（後にわかるように、区画６２は、それぞ
れ受信および伝送の処理動作を行う別々のサブ区画６２
Ｒおよび６２Ｔから構成されている）。割込特有変数は
、ＩＮＴ区画６４に対して転送される。全体的変数は資
源管理（ＲＳＭ）区画６３に対して転送される。
【００８９】全体的変数は。チャンネル特有構成および
プロトコル連合を規定するが、構造レジスタＣＣＲ（構
成制御レジスタ）およびＲＳＭ６３のＨＰＣＲに対して
チャンネル処理と同期して転送される（次のＲＳＭの中
間のおよび詳細の説明を参照）。ＲＳＭに登録される一
方、これらの変数はすべての区画により有効に共有され
る。
【００９０】割込事象状態の処理に関連するほかの遷移
変数は、ＩＮＴのレジスタＣＥＩＳＲ（チャンネル事象
割込状態レジスタ）に、ＩＮＴのＥＯＰＩＳＲ（プロセ
ス割込状態の終りレジスタ）に、ＩＮＴのＩＨＥＩＳＲ
（ＩＤＬＣハードウェア・エラー割込事象状態レジスタ
）に、およびＳＩＯのＶＨＲ（ベクトル保持レジスタ）
に保持されている。ＣＥＩＳＲおよびＥＯＰＩＳＲの内
容は、ＴＳＲに対してチャンネル・タイムスロットの出
現に同期して交換される。ＩＨＥＩＳＲおよびＶＨＲの
内容は、ＩＯＰにより取出されるまで静止のままである
。
【００９１】ハイパーチャン連合を規定する他の全体的
変数は、ＳＩＯのレジスタＨＣＲ（ハイパーチャンネル
構成レジスタ）に静的に（同期的に保存および再ロード
されずに、ハイパーチャンネルに関する後の説明を参照
）保持される。どのチャンネルにも特有でない装置構成
パラメータを規定する他の変数は、ＳＩＯのレジスタＩ
ＣＲ（ＩＤＬＣ構成レジスタ）に静的に保持されている
。
【００９２】受信、伝送、および割込の各変数の転送は
、真の保存「交換」および再ロード「交換」であるが、
チャンネル特有全体的変数のＲＳＭ６３のレジスタＣＣ
ＲおよびＨＰＣＲに対する転送は、一方向だけである。 （これら変数はチャンネルごとに変ることがあり、どの
チャンネルに対するＩＤＬＣ処理の関数としても変化せ
ず、それ故チャンネルスロットが終るとき保存する必要
はない）。
【００９３】状態交換作用は、各タイムスロット期間内
で、全体的および割込が最初に、伝送特有が次に、受信
特有が最後に、位相が動揺する。全体的変数はロードさ
れているが、両パイプライン内の区画は停止している。 これら作用は非活性チャンネルに関連するタイムスロッ
ト中は省略されることが勿論理解される。
【００９４】新しいチャンネル・タイムスロットＮ＋１
が始まるにつれて（ＢＯＳ／Ｎ＋１）、ＲＳＭ信号が伝
送パイプラインの同期区画に伝送特有交換を準備するよ
う指示する。チャンネルＮ及びＮ＋１が共に活性であれ
ば、その状態機械が、チャンネルＮのタイムスロットが
次に現われるときそこから開始することができる安定状
態にある伝送パイプライン内の要素が、直ちに「完了」
状態をＲＳＭに示し、その伝送プロセス状態をＴＳ　Ｒ
ＡＭのそれぞれの状態格納域に対して交換させる（Ｎが
非活性であれば、状態情報がＴＳ　ＲＡＭに転送されず
、Ｎ＋１が非活性であれば、状態情報がＴＳ　ＲＡＭか
らロードされない）。チャンネルＮに対して保存されて
いる状態情報は（チャンネルＮが活性であると仮定して
）それぞれの要素に、それぞれのタイムスロットが繰返
されるとき連続性を失うことなくそのチャンネルに対す
る処理を始めさせることができるのに充分である。
【００９５】活性チャンネルＮに対して処理するとき安
定状態になく、且つＲＳＭにより状態交換を準備するよ
う指示されている要素は、完了状態を宣言し、状態交換
を受ける前にその次の安定状態に進む。後に示すように
、伝送および受信プロセスに対する交換作用の動揺、お
よびその方向特有および全体的段階への細分は、ＩＦ２
７に対する信号転送の特定の現在の位相と協同して行わ
れるが、ＲＡＭ５３および送信区画および受信区画の利
用を非常に効率良くする（これが無ければ、パイプライ
ン区画に一層大きなＲＡＭおよび一層多くの回路を必要
とするであろう）。
【００９６】６．ＩＤＬＣの構成−中間この章および次
の副章では、特に図５を参照して、ＩＤＬＣの論理構成
および動作の中間レベルの説明を行う。
【００９７】６．１　　略号 この章では、図５に使用する要素および登録名称の略号
を、各名称の品目が行う機能の説明と共に、アルファベ
ット順に示す。星印（＊）を付けた品目はすべてのチャ
ンネルに共通である。
【００９８】ＣＣＲ　　チャンネル構成レジスタ／チャ
ンネル化されている（各チャンネルについて繰返される
）。これはチャンネル・プロトコル（ＳＤＬＣ、Ｌａｐ
Ｂ、ＬａｐＤ、クリア／音声、その他）を選択し、チャ
ンネル形式（指示、Ｂ／Ｄ、ＨＯ番号１〜５、Ｈ１、Ｈ
１１、Ｈ１２、など）を指示するのに使用される。
【００９９】ＣＥＩＳＲ　　チャンネル化エラー割込状
態レジスタ／ホストに転送するためのチャンネル・エラ
ー状態情報を格納する。
【０１００】ＤＭＡＣ　　ＤＭＡ制御要素／ＭＩＯと協
同してＦＩＦＯＲとホスト母線３５との間でデータを転
送する。ＭＩＯとＦＩＦＯＲとの間の遷移時にデータを
格納するレジスタを含む。
【０１０１】ＤＭＡＲ　　　　ＤＭＡ　　ＲＡＭ／ＤＭ
ＡＣ用のチャンネルごとの制御情報を格納する。
【０１０２】ＤＭＡＲＱ　　ＤＭＡ要求待行列／チャン
ネルごとのデータ転送処置の要求をＲＦＭおよびＴＦＭ
から受取り、待合わせる。
【０１０３】ＥＯＰＩＳＲ　　プロセス終端割込状態レ
ジスタ／プロセス終端状態情報をＳＩＯに転送するため
緩衝する。
【０１０４】ＦＩＦＯＲ　　ＦＩＦＯ　　ＲＡＭ／ＦＩ
ＦＯ管理器（伝送および受信）とＤＭＡＣとの間の遷移
時にチャンネルごとのデータを格納する。
【０１０５】ＨＣＲ＊　　ハイパーチャンネル構成レジ
スタ／ハイパーチャンネル構成を規定する。
【０１０６】ＨＰＣＲ　　プロトコル構成レジスタ／Ｃ
ＣＲの一部と共にＨＤＬＣ形プロトコルに対するチャン
ネルを特別に構成する。
【０１０７】Ｉ＿ＲＱ　　割込要求／Ｌ１割込要求の径
路。
【０１０８】ＩＣＲ＊　　ＩＤＬＣ構成レジスタ／チッ
プ要素を各種モード、すなわち通常動作、リセット、強
制エラー通常、強制エラー・リセット、および休息、に
する共通レジスタ。
【０１０９】ＩＨＥＩＳＲ＊　　ＩＤＬＣハードウェア
・エラー割込レジスタ／すべてのチャンネルに影響する
ＩＤＬＣハードウェア・エラー条件に対してエラー状態
を緩衝する。
【０１１０】Ｌ１　　レベル１／レベル１回路２２を言
う（図２を参照）。
【０１１１】ＭＩＯ　　マスタ入出力装置／ホストＩＯ
Ｐ母線とＩＤＬＣ　　ＤＭＡＣ要素との間を接続するＩ
ＤＬＣ要素。
【０１１２】ＭＵＸ　　マルチプレクサ／ＩＯＰ母線を
ＭＩＯおよびＳＩＯに連結する回路。
【０１１３】ＲＤＣＲ１〜４　　受信ＤＭＡ構成レジス
タ（ＤＭＡＣに４個、ＲＦＭに２個、ＦＩＦＯＲおよび
ＤＭＡＲにチャンネルごとのバックアップを有する）は
、受信データのＤＭＡ転送のためのＤＭＡＣおよびＲＦ
Ｍのチャンネル構成組立を規定する。図５の括弧付表示
「（Ｒ）」および「（Ｕ）」はそれぞれ読取り専用およ
び読取／書込（更新可能）モードに使用されるレジスタ
の特性を示す。
【０１１４】ＲＦＭ　　受信ＦＩＦＯ管理器／ＲＶ１と
ＦＩＦＯ　　ＲＡＭとの間の受信データの転送を管理し
、ＤＭＡＲＱに置かれた要求を通して、ＦＩＦＯ　　Ｒ
ＡＭに格納されているデータに対して、ＤＭＡＣによる
処置を開始するＩＤＬＣ要素。
【０１１５】ＲＦＭ＿ＴＳ１、２　　　　受信ＦＩＦＯ
管理器時間交換語１および２／時間交換のときに保存し
なければならない保持状態情報をＲＦＭに登録する。
【０１１６】ＲＬ１　　受信層１／ＢＴＤＭインターフ
ェース２７（図２を参照）とＲＶとの間で受信データを
転送するＩＤＬＣ要素。
【０１１７】ＲＬ１＿ＴＳ１、２　　受信層１の時間交
換語／時間交換に関して保存しなければならない保持状
態情報をＲＬ１に登録する。
【０１１８】ＲＳＭ　　資源管理器／ＴＳＲと受信、送
信区画と割込区画との間の時間交換を制御するＩＤＬＣ
区画。
【０１１９】ＲＶ　　　　受信立証／プロトコル特有情
報の除去、アドレス検査、エラーチェックなどを含む受
信データの層２処理を行うＩＤＬＣ要素。
【０１２０】ＲＶ＿ＴＳ１　　　　受信立証時間交換語
／時間交換時に保存するＲＶ状態情報。
【０１２１】ＴＤＣＲ　　伝送ＤＭＡ構成レジスタ／Ｄ
ＭＡＣのチャンネルあたり四つのレジスタとＴＦＭのチ
ャンネルあたり二つのレジスタであって、それぞれのチ
ャンネルにおける送信データのＤＭＡ取出しに対するＤ
ＭＡＣおよびＴＦＭの構成組立を規定する。図５の括弧
付き指示「（Ｒ）」および「（Ｕ）」はそれぞれ読取り
専用モードおよび読取／書込（更新可能）モードに使用
されるレジスタの特性を示す。
【０１２２】ＴＦＭ　　伝送ＦＩＦＯ管理器／ＦＩＦＯ
ＲとＴＶ１との間で伝送データの転送を管理し、ＤＭＡ
ＲＱに置かれた要求を通して、ＦＩＦＯＲにおける伝送
待行列を補充するＤＭＡＣ処置を開始するＩＤＬＣ要素
。
【０１２３】ＴＦＭ＿ＴＳ１、２　　　　伝送ＦＩＦＯ
管理器時間交換語１および２／時間交換時に保存しなけ
ればならないＴＦＭ状態情報。
【０１２４】ＴＬ１　　伝送層１／ＴＶとＢＴＤＭイン
ターフェース２７との間で伝送データを転送するＩＤＬ
Ｃ要素。
【０１２５】ＴＬ１＿ＴＳ１、２　　　　伝送層１時間
交換語／時間交換時に保存しなければならないＴＬ１状
態情報。
【０１２６】ＴＳＲ　　時間交換ＲＡＭ／ＩＤＬＣに外
部から、ただし局部的にアクセス可能なＲＡＭ（図３の
ＲＡＭ５３を参照）。
【０１２７】ＴＶ　　　　伝送立証／データチャンネル
でのプロトコル特有情報の挿入、エラーチェック参照な
どを含む、伝送データの層２論理を行うＩＤＬＣ要素。
【０１２８】ＴＶ＿ＴＳ１　　　　伝送立証時間交換語
／時間交換の時に保存するＴＶ状態情報。
【０１２９】ＶＨＲ＊　　ベクトル保持レジスタ／チッ
プおよびチャンネルの割込状態ベクトルに対する共通レ
ジスタ。
【０１３０】６．２　　伝送／受信データ径路図５にお
いて可能な場合には、先に図３に示した区画の数を保持
し、それら区画内の要素を一つ以上の文字（たとえば６
Ｌ）を有する類似番号により区別する。
【０１３１】図５は、ＩＤＬＣ内およびＩＤＬＣを通る
主要情報処理径路を示している。これらは、伝送データ
（ＩＦ３５でホストから受取り、ＩＤＬＣによる中間処
理の後ＩＦ２７でチャンネル・タイムスロットにより伝
送されたデータ）および受信データ（ＩＦ２７で受信さ
れ、ＩＤＬＣ内で処理されてホストインターフェース３
５に転送されるデータ）を取扱う径路、ホストシステム
からＩＤＬＣ　　ＲＡＭへの初期設定用情報および制御
情報を転送する径路、割込によりホストに通報する価値
のある情報（事象および条件を示すデータ、および事象
および条件に特有の状態データ）を集めるための径路、
（ＩＤＬＣ要素とＴＳＲ５３との間で）状態交換を行う
径路、およびＩＤＬＣ　　ＲＡＭへのホストのアクセス
径路（これを通して格納情報、たとえばチャンネル事象
状態、が監視のためホストシステムにアクセスすること
ができる）から構成されている。この章では伝送および
受信のデータ径路について説明する。
【０１３２】６．２．１　　伝送データＩＦ２７でチャ
ンネル・タイムスロットにより伝送すべきデータ（「送
信データ」）は、母線３５、ＭＵＸ回路８０、およびＭ
ＩＯ区画６６を経由してＩＤＬＣに入る。ＭＵＸ８０は
、ホストシステムの記憶装置とＭＩＯ６６との間および
ホストシステムの処理装置とＳＩＯ６７との間で母線３
５を通して信号の道筋を決めるスイッチの役目をする。 伝送データ用原始データは、ホストシステムによりＤＭ
ＡＲ内に準備されたＤＣＢ（データ制御ブロック）命令
ベクトルに応じてＤＭＡＣ要素６５Ｃで制御されるＤＭ
Ａ（直接記憶アクセス）プロセスによりホスト記憶装置
から取出される。
【０１３３】本発明の特徴は、このようなＤＣＢによる
連鎖指示に応じてＤＭＡＣがＩＯＰ／ホスト記憶装置か
ら別のＤＣＢを取出すよう動作することである。これに
よりこのような別のＤＣＢに関するＩＯＰ／ホストの処
理活動が減少する。これにより主題の装置が別のＤＣＢ
およびこれらＤＣＢに関連する伝送データの双方をＩＯ
Ｐ／ホスト記憶装置に分散している区域から取出すこと
ができる。その他の利点および長所については以下に説
明することにする。
【０１３４】ＭＩＯを通過してから、伝送原始データは
、ＤＭＡＣで緩衝され、ＦＩＦＯＲ５２のチャンネルご
との待行列空間に保管される。このようなデータをホス
ト記憶装置から取出すプロセスは、伝送ＦＩＦＯ管理器
（ＴＦＭ）がＦＩＦＯＲ内のそれぞれのチャンネル待行
列を空にするよう動作するにつれてＴＦＭ要素６２Ｔか
らＤＭＡ要求待行列（ＤＭＡＲＱ）要素６５Ｑに転送さ
れる要求に応じて個々のチャンネルに対して呼出される
。
【０１３５】ＴＦＭは、伝送データをＦＩＦＯＲ内のチ
ャンネルごとの待行列空間から先入れ先出し方式で取出
し、データに関して一定の妥当性レベルの処理を行う、
伝送立証（ＴＶ）要素６１Ｔに伝える。６１Ｔによる処
理から得られるデータは、要素６１Ｌ（ＴＬ１）に伝え
られ、この要素はレベル１の処理を行い、得られるデー
タビットをＬ１回路（図３の２２）によりＩＦ２７に提
示される特定の要求に応じてＩＦ２７に直列に転送する
。データ・チャンネルに対するＴＶ６１Ｖでの処理には
、プロトコル特有フレーミング情報を挿入する操作があ
る。これは、ＤＭＡＣによる上述のＤＣＢ連鎖作成特徴
と共に、ＩＤＬＣにデータの大塊をホスト記憶装置の分
散空間から転送し、多様に形成され且つ配置されたプロ
トコル・フレーミング情報を個々のチャンネル構成に従
ってこのようなデータに導入させる。その結果、広範な
処理責任がＩＯＰおよびホストシステムから取除かれる
。
【０１３６】上述の要素６１Ｖ、６１Ｌ、６２Ｔ、６５
Ｃ、および６５Ｑに関して、図３に６１、６２、および
６５で示したそれぞれの区画が各々複数の要素を備えて
おり、或る場合には細区分されていることに注目のこと
。伝送区画６１は、送信データに関して異なる処理機能
を行う要素６１Ｔおよび６１Ｌを備えている。ＦＩＦＯ
区画６２は、伝送ＦＩＦＯ区画６２Ｔ（ＴＦＭ）および
受信ＦＩＦＯ区画６２Ｒ（ＲＦＭ）に実際に細区分され
ており、伝送データおよび受信データをのＦＩＦＯ待行
列を別々に管理する。ＤＭＡ区画６５は、機能的に自律
的な要素、総合ＤＭＡ制御用の６５Ｃ（ＤＭＡＣ）およ
び区画６２Ｔおよび６２Ｒからチャンネルごとの要求を
受取り、このような要求をＤＭＡＣに対して待行列させ
る６５Ｑ（ＤＭＡＱ）、を備えている。
【０１３７】伝送データに関しては、ＴＦＭにより６５
Ｑに転送され、６５Ｑにより６５Ｃに提示された要求は
、それぞれのチャンネル・データの待行列が減少してい
ることを示す。このような要求に応じて、且つ１Ｆ２７
にそれぞれのチャンネル・タイムスロットが現われるこ
とに同期して、要素６５ＣおよびＭＩＯは、（母線３５
に接続されているものにより）母線３５（またはホスト
システム記憶装置）を通してＩＯＰ記憶装置にアクセス
して、ＦＩＦＯＲ内のそれぞれのチャンネル待行列に転
送される伝送データを取出すように動作する。
【０１３８】ＤＭＡＣのこれらの動作は、ＤＭＡＣにあ
るレジスタＴＤＣＲ１〜４を経由して制御され、これら
レジスタは、ＦＩＦＯＲ５２のチャンネルごとのＴＤＣ
Ｒ１〜２の空間およびＤＭＡＲ５４のチャンネルごとの
ＴＤＣＲ３〜４の空間からロードされる。どれかのチャ
ンネルに対してＤＭＡＣが動作している間、レジスタＴ
ＤＣＲ１、ＴＤＣＲ３、およびＴＤＣＲ４は、外部記憶
装置にアクセスするのに必要なそれぞれのチャンネル制
御情報をロードされ、伝送データ（最大４バイトの組合
せを成す）を取出し、このようなバイトをＦＩＦＯＲに
設置する。レジスタＴＤＣＲ２は、４バイトのバッファ
であって、これに伝送データがＦＩＦＯＲへの途中で保
持される。レジスタＴＤＣＲ１、ＴＤＣＲ３、およびＴ
ＤＣＲ４は、ＤＭＡＣ（これについては後に図示し、説
明する）にある図示してない「伝送ＤＭＡ状態機械」が
サービスを必要とするチャンネル待行列に対して初期設
定されるとき、ロードされる。
【０１３９】伝送データをＩＯＰ／ホスト記憶装置から
ＦＩＦＯＲに転送するプロセスは、それぞれのチャンネ
ル・タイムスロットが（ＢＴＤＭ）インターフェース（
ＩＦ）２７に現われる時間と同期して行われる。しかし
、６２Ｔ、６１Ｖ、および６１Ｌが前記スロットの出現
に同期して行われる要素による伝送データの処理、およ
びこれら要素の活性チャンネルによる伝送プロセスに対
する状態は、それぞれのスロットの出現に同期して循環
的に交換される。先に注記したとおり、状態交換は、Ｒ
ＳＭ６３の指揮下にそれら要素とＴＳＲ５３との間で行
われる。
【０１４０】要素６１Ｖは、伝送データをチャンネルの
要求事項に従って処理し、これを要素６１Ｌに送って最
終的に直列にし、インターフェース２７に転送する。２
７での伝送データの転送はビット直列であるが、どのチ
ャンネル・タイムスロットの期間中でもデータのバイト
全部を同様に転送することができる。各ビット転送は、
レベル１の回路とＴＬ１との間で要求承認ハンドシェー
クにより行われ、転送はすべて後に説明する目的のため
にスロット内の小さな時間窓の期間に行われる。その窓
の期間中、活性チャンネルのタイムスロットで、Ｌ１回
路はビット転送用の、１から８までの、可変数の要求を
送り、ＴＬは応答して承認信号付き伝送データビットを
提示する。
【０１４１】活性データチャンネルに対し、６１Ｖによ
り処理を行う第２層（立証レベル）は、プロトコル特有
フレーミング情報の挿入、およびアドレスおよびチェッ
ク照合情報（たとえば、ＣＲＣチェックビット）の挿入
を含んでいる。先に注記したとおり、ディジタル音声信
号はクリア状態で転送され、それぞれのチャンネル・リ
ンクが確立されているときその宛先が一定である限り明
瞭な宛先アドレスを必要としない。
【０１４２】要素６１Ｖおよび６１Ｌを通過するデータ
は、インターフェース２７にそれぞれのチャンネル・タ
イムスロットが現われたことと同期してではあるが、並
列且つ同時に、パイプライン式に、処理される。パイプ
ライン化に関しては、チャンネルに対する６１Ｖおよび
６１Ｌの状態がＩＦ２７でのそれぞれのチャンネル・タ
イムスロットの遷移と同期して交換されるが、伝送デー
タはＩＦ２７にビット直列で且つＬ１回路２２（図２）
により要素６１Ｌに提示されるビットあたりの要求に応
じてのみ伝えられる（要素６１Ｌおよび６１Ｖの内部で
伝送データはビット並列組合せで処理される）ことに注
目のこと。したがって、これら要素でデータのバイトま
たは他の単位をＩＦ２７に転送するのに必要な処理は、
２７でのそれぞれのチャンネル・タイムスロットの一つ
または繰返しにわたることがあるが、一部は今述べたパ
イプライン化により（および一部は非同期部５１におけ
る待行列処理により）、このようなデータは、ＩＦ２７
にチャンネル内の定格信号速度に通常釣合った速さで「
組立ライン」的に提示される。
【０１４３】６．２．２　　受信データ径路受信データ
は、ＩＦ２７から要素６０Ｌ（ＲＬ１）でビット直列で
受信され、その要求で幾らか処理を加えて（宛先データ
を区別し、局部ノードに必要としないデータを捨てる処
理を含む）直列を解いてバイトにし、「第２レベル」の
処理のため、立証レベル要素６０Ｖ（ＲＶ）に引渡す。 この処理には、データチャンネルで受取ったデータから
プロトコル特有フレーミング情報を取除くこと、このよ
うなデータのＣＲＣチェック、および得られたデータを
ＲＦＭ（受取りＦＩＦＯ管理）要素６２Ｒに転送してそ
れぞれのチャンネルに割当てられているＦＩＦＯＲ５２
の受信データ待行列空間にロードすること、が含まれる
。ＲＡＭ５２の受信データ待行列の満杯の状態は要素６
２Ｒで監視され、処置が必要なときは、ＤＭＡＲＱ６５
Ｑに要求が提示されてＤＭＡＣ６５Ｃに待行列受信デー
タをＦＩＦＯＲからホストＩＯＰ記憶装置のチャンネル
ごとの「円形バッファ」に先入れ先出し式に転送するよ
う動作させる。
【０１４４】ＩＤＬＣ部５０で、要素６０Ｌ、６０Ｖ、
および６２Ｒは、回路網チャンネルに対して、ＩＦ２７
にそれぞれのチャンネル・タイムスロットが現われたこ
とと同期して「交換」され、すべてのチャンネルに対す
る受信データの処理がそれぞれのタイムスロットの出現
と同期して行われる。それぞれの要素とＴＳＲ５３との
間の状態交換プロセスは、資源管理要素（ＲＳＭ６３）
により行われる。ＩＤＬＣ部５１で受信データに対する
すべての操作はそれぞれのチャンネル・タイムスロット
の出現と同期関係で行われる。
【０１４５】伝送径路の場合のように、図３に６０で示
した受信要素は、ＩＦ２７で受取ったデータのそれぞれ
第１層および第２層の処理を行う自律副要素６０Ｌおよ
び６０Ｖを実際に備えている。伝送の場合のように、こ
れら要素の状態は、ＩＦ２７にチャンネル・タイムスロ
ットが現われることと同期して交換され、したがって、
これら要素によるすべてのチャンネルでのデータ処理は
、それぞれのタイムスロットの出現と同期して一定不変
に行われる（ただしこれら要素のいずれかによる受信デ
ータのバイトの転送に必要な処理は、数フレームのタイ
ムスロットの繰返しにわたることがあり、各要素および
ＴＳＲ５３による、各チャンネルに割当てられたチャン
ネルあたりの緩衝のためこのようなデータのパイプライ
ン式処理をこれら要素を通してのこのようなデータの転
送の最終的速さがＩＦ２７を横断する送信の割合と釣合
うように行うことができ、これにより正常状況の下では
オーバランが発生しない）。
【０１４６】要素６０Ｌ（ＲＬ１）は、受信データにつ
いて第１層の処理動作（直列の解消、ＨＤＬＣオープニ
ングの除去、およびフラグの閉鎖、など）を行い、要素
６０ＲＶ（ＲＶ）は、６０Ｌから伝えられたデータにつ
いて第２層（立証）の処理（アドレス認識、プロトコル
特有情報の除去、ＣＲＣチェック、など）を行う。デー
タが要素６０ＲＶから伝達するのに利用できるようにな
るにつれて、その要素により提示された要求がＲＦＭ６
２ＲにこのようなデータをＦＩＦＯＲ５２のそれぞれの
チャンネル待ち行列に転送させる。このようなチャンネ
ル待ち行列が所定の満杯状態（これはあふれを生ずる可
能性のあるより充分前である）に達するにつれ、ＲＦＭ
６２Ｒは、ＤＭＡＲＱ６５Ｑを通して、ＤＭＡＣ６５Ｃ
により処置を要求し、これにより最終的にＤＭＡＣによ
りそれぞれの待ち行列を（先入れ先出し的に）空にする
処置が取られる。
【０１４７】６．３　　割込径路 割込管理要素（ＩＮＴ）６４は、ホストシステムに報告
する必要がある状態情報（ＩＤＬＣおよびＬ１回路に関
するハードウェア状態およびチャンネル・プロセス状態
）を収集し局部的に格納する責任がある。スレーブ入出
力（ＳＩＯ）要素６７は、母線３５を経由してホストシ
ステムと接続し、状態情報が局部的に利用可能であると
き割込要求指定を発生し、またホストシステムからＲＡ
Ｍ５２〜５４、およびＩＮＴおよびＳＩＯの双方のレジ
スタへの直接アクセス径路８９を提供し、これを用いて
ホストは局部的に格納されている状態情報に直接アクセ
スすることができる。
【０１４８】径路８９は、初期要素状態および制御情報
をＲＡＭ５２〜５４に設定することにより、ホストシス
テムがＩＬＤＣの動作を直接プログラムすることもでき
るように双方向性になっている（以下のホスト制御径路
の項の径路８９の説明を参照）。ＩＮＴ６４は、他のす
べてのＩＤＬＣ要素との接続を有し、「全部」と記した
径路９０およびＬ１回路２２への同様の径路９１を通し
て事象フラグ信号および関連する事象状態情報を受取る
。ＳＩＯ６７からＬ１回路２２まで延びるチップ選択線
９２は、それらの状態情報を転送するＬ１回路を準備す
る。先に説明した線６９は、初期設定情報を直接ホスト
インターフェース３５から回路２２に伝えるのに使用さ
れる。
【０１４９】ＳＩＯ６７にあるレジスタＩＣＲ、ＨＣＲ
、およびＶＨＲ、およびＩＮＴ６４にあるレジスタＩＨ
ＥＩＳＲ（上の定義を参照）は、ＩＤＬＣチップ／装置
全体に共通である。ＩＣＲおよびＨＣＲの出力は、ＩＤ
ＬＣを通じて要素６４および径路９０を通して放送し、
動作条件を確立することができる。ＩＣＲはチップを通
じてアイドル動作モードを確立し、ＨＣＲはハイパーチ
ャンネル動作構成（ハイパーチャンネルに関する、相互
参照した同時係属中の出願書を参照）を確立することが
できる。 ＶＨＲは、径路６４、９０を経由してＩＤＬＣを通じて
収集されたチップおよびチャンネル状態のルポルタージ
ュに関連する割込ベクトルを保持する。ＩＮＴ６４のレ
ジスタＩＨＥＩＳＲは、径路９０を経由してＩＤＬＣを
通じて、および径路９１を経由してＬ１回路から、ハー
ドウェア・エラー情報を集める焦点として働く。
【０１５０】ＩＮＴ６４の他の二つのレジスタ、ＣＥＩ
ＳＲおよびＥＯＰＩＳＲ、はすべてのチャンネルに共通
であるが、実質的に「チャンネル化」（回路網上の各チ
ャンネルについて複製）されている。ＴＳＲ５３の各チ
ャンネル割当てられている空間の内部に、これらレジス
タの「像」が存在する。前に説明したタイムスロット同
期状態交換プロセスの期間中、ＲＳＭ６３はＩＮＴのレ
ジスタＣＥＩＳＲに（ＴＳＲから呼出したＣＥＩＳＲ像
情報を）ロードするので、その内容はそのタイムスロッ
トがＩＦ２７に同時に現われるチャンネルのものと同期
して対応する。ＩＮＴのレジスタＥＯＰＩＳＲは、プロ
セス終了チャンネル状態情報の収集の焦点であるが、そ
の内容がタイムスロット期間中に変っていれば、その情
報はＲＳＭによりそれぞれのチャンネルに割当てられて
いるＴＳＲ空間の１６個のＥＯＰＩＳＲバッファの一つ
に転送される。選択されるバッファは、タイムスロット
期間中にレジスタＣＥＩＳＲ内のポインタ情報により指
定されたものである。以下の時間交換径路およびＴＳＲ
の説明をも参照のこと。チャンネルに関連する１６個の
ＥＯＰＩＳＲバッファの内容は、それぞれのチャンネル
に対する深さ１６の状態待ち行列を形成する。
【０１５１】レジスタＣＥＩＳＲは、チャンネルごとの
エラー割込状態情報をホストに転送する場合の焦点とな
り、レジスタＥＯＰＩＳＲは、チャンネルごとのプロセ
ス終了状態情報をホストに提示す場合の焦点を形成する
。このような状態情報は、ＶＨＲを通過する一層一般的
な情報とは異なり、一層一般な情報を補うのに必要であ
る。チャンネルごとのプロセス終了状態情報にはタイム
スロット・フレームの速さで繰返されるチャンネルごと
のフレーム終端状態情報（したがってこの種の情報に対
する深さ１６の待ち行列の必要）がある。
【０１５２】ＩＮＴ６４の論理構成は、未決定の割込状
態／事象の相対的時間的緊急性を決定させ、このような
決定に従って関連の割込要求および状態情報の提示を命
令させるので、母線３５およびホストシステムが、重要
でない事象通信に先制的に使用されることはない。
【０１５３】６．４　　状態交換径路 ＲＳＭ６３は、ＴＳＲ５３と送受信データを処理する要
素との間の他、ＴＳＲ５３とＲＳＭおよびＩＮＴの双方
の状態レジスタとの間のタイムスロット同期状態交換活
動を指導する。状態レジスタ転送の或るものは次のとお
りＴＳＲに対して一方向的（読出し専用または書込み専
用）である。ＲＳＭのレジスタＣＣＲおよびＨＰＣＲは
、処理中個々のチャンネルに対して変らない情報を保持
している（ＴＳＲ内の支援情報は、チャンネルが構成さ
れてからチャンネルが再構成されるまでＩＯＰ／ホスト
システムからロードされる）。したがって、ＴＳＲから
のそれぞれの転送は読出し専用である。ＩＮＴのレジス
タＥＯＰＩＳＲからＴＳＲへの転送は書込み専用である
。このレジスタは、チャンネル処理中に発生する事象を
表わす状態情報を保持し、その内容をレジスタＣＥＩＳ
Ｒのポインタ情報に従ってそれぞれのチャンネルに割当
てられたＴＳＲ内の１６個の支援バッファ記憶装置の一
つに置く。支援記憶装置でのポインタおよび状態情報の
取扱いおよびＥＯＰＩＳＲに格納されている情報フィー
ルドは、ＴＳＲからそのレジスタへのローディングを決
して必要としないような性格のものである。
【０１５４】同期部内のすべての送受信要素（６０Ｌ、
６０Ｖ、６２Ｒ、６２Ｔ、６１Ｖ、６１Ｌ）に対して、
状態交換転送は双方向性である。そのタイムスロットが
終っているチャンネルに対する各要素の状態は、ＴＳＲ
内のあらかじめ割当てられている空間に保存され、その
タイムスロットが始まっているチャンネルに対する同じ
要素の状態は、ＴＳＲ内のあらかじめ割当てられている
空間にある前に保存された情報から始められる（図６を
参照）。
【０１５５】ＲＳＭは、ＩＦ２７から線９４を経由して
、フレームおよびチャンネル・タイムスロットの遷移を
進める指示を受け、これを、その状態を交換すべき要素
を考慮するタイミング許容度で状態交換活動を準備し、
現在終っているタイムスロットが次に現われたとき、処
理を明確に連続させる安定状態に整列することができる
ようにする。図４を参照すると、この準備は、次のチャ
ンネル形式を規定するＣＣＲビットをあらかじめ取出す
（Ｐ）ことから成る。
【０１５６】その後、前のおよび次のチャンネルでの送
信処理に関連する状態変数が交換され、次のチャンネル
での送受信処理に共通な全体的変数の（ＲＳＭ内のレジ
スタＣＣＲおよびＨＰＣＲへの）ローディングが続き、
前および後のチャンネルに関連する受信状態変数の交換
が続く。全体的変数のローディングは事実、予備取出し
中にロードされたチャンネル形式フィールドを再ロード
する。しかし、このフィールドは内部ＩＤＬＣ処理中は
変らないので、再ロードの処理によって変ることはない
。送受信要素に対する状態交換の交換は９５〜９７で示
した径路を通って行われる。
【０１５７】ＩＮＴに対し、チャンネル状態情報の収集
は、それぞれのチャンネル・タイムスロットの期間中に
のみ行われる。状態情報は、ＣＥＩＳＲおよびＥＯＰＩ
ＳＲで緩衝され、ＩＮＴの状態交換段階中にＴＳＲに保
存される。割込指示は、ＳＩＯに転送され、母線インタ
ーフェース３５にＳＩＯにより提示される。後に、チャ
ンネル・タイムスロットに非同期で、保存された情報が
ＩＯＰ／ホストシステムによりＳＩＯおよび径路８９を
経由するＴＳＲへの直接アクセスにより収集される。
【０１５８】６．５　　ホストプログラム制御インター
フェース ＳＩＯからＩＮＴおよびＲＡＭ５２〜５４への径路８９
は双方向性である。ＩＤＬＣからインターフェース３５
への方向で、これらの径路はＩＯＰ／ホストシステムに
状態情報をＴＳＲおよびＳＩＯおよびＩＮＴのレジスタ
（特に、ＳＩＯのレジスタおよびＩＮＴのレジスタＩＨ
ＥＩＳＲ）から収集させる。反対方向（ホスト制御イン
ターフェースと言う）で、これら径路は、ＩＯＰ／ホス
トシステムに初期状態および制御情報をＲＡＭ５２〜５
４におよびＩＤＬＣの論理要素内のレジスタに設定させ
る。
【０１５９】このようにして、たとえば、ホスト／ＩＯ
Ｐ複合体は、状態情報をＴＳＲに挿入して所定のチャン
ネルに対するＩＤＬＣの同期部内の要素に初期動作状態
を確立することができる。この別の径路を設ける長所は
、この径路がＭＩＯインターフェースで正常通信径路を
妨害しないこと、および各チャンネルを他のすべてのチ
ャンネルと無関係に作動させたり作動解除させたりする
ことができることである。また、ホスト／ＩＯＰがこの
同じ径路を通してＩＤＬＣ動作を構成しまたは制御する
個々の要素のレジスタを、或る場合には、動的に且つ通
信プロセスへの妨害をできる限り少くして設定するよう
にすることができる。たとえば、ＳＩＯのレジスタＩＣ
ＲおよびＨＣＲを修正してＩＤＬＣを一定の動作モード
に構成することができ、ＲＳＭのＨＰＣＲのようなレジ
スタを修正してＩＮＴのような要素にＴＳＲの一定の割
込状態待行列に対して取られる処置を動的に通報するこ
とができる（６．６章の割込処理動作の説明およびＲＳ
ＭおよびＩＮＴの詳細な説明を参照）。
【０１６０】所定のチャンネルに対して、ＴＳＲに要素
状態情報をロードする径路８９の上述の使用法について
は、図６を参照。ＴＳＲ５３が各チャンネルに専用の空
間のブロックを備えており、各チャンネルに割当てられ
たブロック内に「時間交換」語「ＡＢＣ−−＿ＴＳＯＮ
」を保管しておく多数の語空間があることに注目するこ
と。 ここでＡＢＣは同期処理要素（たとえば、ＲＶ、ＴＶな
ど）を表わし、ＴＳは「時間交換語」を表わし、ＮはＯ
または１である。各チャンネルブロックは、それぞれの
チャンネルに関する構成および通信プロトコルを特別作
製するための制御情報（ＣＣＲ、ＨＰＣＲ）および割込
によりホスト／ＩＯＰシステムに報告する価値のある事
象を示す状態情報（ＣＥＩＳＲ、ＥＯＰＩＳＲ）に対し
て保留してある空間を備えている。
【０１６１】図７および図８を参照すると、ＦＩＦＯＲ
５２およびＤＭＡＲ５４にアクセスするのに径路８９を
使用して、ＩＯＰ／ホストは、ＩＤＬＣから発せられた
ＤＭＡデータのインターフェース３５を横断して転送す
る処理を決定する、ＤＭＡ制御パラメータ、ＴＤＣＲお
よびＲＤＣＲ、を初期設定することができる。これらパ
ラメータは、データブロックの長さ、バイト連鎖（ＴＤ
ＣＲ１およびＲＤＣＲ１）、および個々のチャンネルに
対してＤＭＡＣ区画の動作を規定するのに使用すること
ができる制御語（ＴＤＣＲ３およびＴＤＣＲ４、ＲＤＣ
Ｒ３およびＲＤＣＲ４）がある。
【０１６２】ＴＤＣＲ３は、ＩＯＰ／ホスト記憶装置内
の、伝送データを転送すべき空間を規定するアドレス情
報を保持する。ＴＤＣＲ４は、伝送動作を規定するＤＣ
Ｂ命令アレイを保持する（連鎖インジケータにより動作
をＩＤＬＣ　　ＤＭＡＣの作用を通じて別のＤＣＢに拡
張する可能性がある）。ＰＤＣＲ３およびＰＤＣＲ４は
、受信データを転送すべきＩＯＰ／ホスト記憶装置の円
形バッファ空間の境界を規定するアドレスパラメータを
保持する。
【０１６３】６．６　　動作−中間 ＩＳＤＮの基本速度の環境で、ＩＤＬＣは各チャンネル
で最大データ速度毎秒６４，０００ビット（６４　ｋｂ
ｐｓ）全二重で、または各１２８　ｋｂｐｓ　の総合速
度で、３２チャンネルを支持する。この速さはデータま
たはディジタル音声をどのチャンネルでも全二重伝送に
適応させるのに充分であり、更に高速のデータチャンネ
ルをハイパーチャンネルに可変に組分けすることができ
る。
【０１６４】パワーオン・リセット時、ＩＯＰ／ホスト
システムでは、ＩＤＬＣおよびＬ１回路のすべてのレジ
スタ、およびＲＡＭ５２〜５４のすべての記憶装置を初
期値に設定し、ＳＩＯ内のＩＣＲ（ＩＤＬＣ構成レジス
タ）に書込むことによりＩＤＬＣを使用可能にする（以
下のそのレジスタの説明を参照）。これらの処置はすべ
て母線３５を横断しておよびＳＩＯを通して取られる。 各ＩＤＬＣ論理区画のレジスタは、径路８９の図示して
ない延長部を通してアクセス可能である。ＳＩＯは、個
々のＲＡＭユニットおよび区画レジスタのアドレスを複
号し、適切な要求信号をユニットおよび区画に伝える。 区画およびＲＡＭユニットは、これら要求を他の区画か
らの要求と共に調停し、準備が整うと、ＳＩＯに承認を
表明し、これが行われるや否や関連情報の（ＩＯＰから
ＲＡＭユニットのアドレス位置または個々の区画レジス
タへの）転送が完了する。
【０１６５】次に、ＩＯＰは径路６９を経由してＬ１論
理を初期設定し、その径路を通して動作を行い、Ｌ１回
路が回路網を横断してデータを順調に転送することがで
きることを確認する。
【０１６６】この点で、ＲＳＭは、ＢＴＤＭ　　ＩＦ２
７および接続９４を経由して、Ｌ１回路からチャンネル
・タイムスロットの遷移を表わす信号を受取り、ＩＤＬ
Ｃの同期部の他の要素とＴＳＲとの間の状態交換転送を
行っている。また、他の要素は既に作動されており、い
つでもデータを処理できるようになっている。
【０１６７】これがなされてから、ＩＤＬＣ内の個々の
チャンネルは、適切な値を関連レジスタに書込むことに
より（ＳＩＯを経由してＩＯＰから）作動することがで
きる。すべてのチャンネルを作動させてからＩＯＰは、
Ｌ１回路によるデータ転送を可能とし、これらの回路に
データをＩＤＬＣからチャンネルに転送し、受取ったデ
ータをＩＤＬＣに送るよう要求させる。データ転送はす
べてそれぞれのチャンネルのタイムスロットのＢＴＤＭ
　　ＩＦ２７を横断し、ＩＤＬＣの周期部での送受信デ
ータの処理はすべてそれぞれのタイムスロットの期間中
でのみ行われる。
【０１６８】データの伝送は、ＤＭＡＲの関連チャンネ
ル空間に格納されているＤＣＢにより規定されているＤ
ＭＡＣ動作により、ＩＯＰ記憶装置からデータを取出す
こと、これらのデータをＦＩＦＯＲのそれぞれのチャン
ネル空間に転送してデータをＴＦＭによりＴＶへ更に転
送すること、およびＴＶおよびＴＬ１でデータを処理し
て所要フォーマットを作成すること、により行われる。 データはＴＦＭ、ＴＶ、およびＴＬ１によりバイト単位
で処理され、Ｌ１回路により通報された個々のビット転
送要求に応じてＩＦ２７を横断してビット直列で伝えら
れる。１チャンネル・タイムスロット中に最大１バイト
（８ビット）までのデータを転送することができる。Ｉ
ＯＰインターフェース３５で、伝送データは４バイト単
位で転送され、ＦＩＦＯＲ内には各チャンネルが４バイ
トを保持するバッファ格納空間を備えている。
【０１６９】データの受信は、ＲＬ１およびＲＶによる
データの処理と逆に、得られたデータをＲＦＭに、およ
びＲＦＭを経由してＦＩＦＯＲのチャンネル受信空間に
転送し、データをＦＩＦＯＲからＤＭＡＲにあらかじめ
設定されている制御情報に応じてＤＭＡＣを動作させる
ことによりＩＯＰ記憶装置内の円形バッファ空間に伝え
ることにより、行われる。ＩＦ２７で、チャンネル・タ
イムスロット期間中にＬ１回路により提示された個別の
要求に応じて、ビット直列で受信される。最大１バイト
までのデータをタイムスロット期間中に転送することが
できる。ＲＬ１、ＲＶ、およびＲＦＭでは、データはバ
イト単位で扱われる。ＦＩＦＯＲは、チャンネルあたり
最大４バイトまでの受信データを保持することができる
。 ＩＯＰインターフェース３５では、受信データは４バイ
ト単位で転送される。
【０１７０】たとえばＨＤＬＣフォーマットでの伝送デ
ータに対し、ＴＶは、出フレーム用ＣＲＣを発生してデ
ータをＴＬ１に送る。ＴＬ１は、各フレームに対して開
閉フラグを発生し、必要に応じてデータにスタッフ・ビ
ットを挿入して（制御特性に関するデータを）明白にし
、ＣＲＣおよびフラグ付きデータをＩＦ２７にビット直
列で伝える。たとえばＨＤＬＣフォーマットの受信デー
タに対して、ＲＬ１は、開閉フレームフラグを探してそ
れらを捨て、データ内のスタッフ・ビットを検出してこ
れを捨て、残りのデータに関してオクテット整列チェッ
クを行い、このデータをＲＶに伝える。ＲＶは、データ
をＴＦＭへ伝える前にアドレス認識およびＣＲＣチェッ
クの機能を行う。
【０１７１】ＤＭＡＣと母線３５との間のすべての転送
はＭＩＯを通して行われる。ＭＩＯは、ＤＭＡＣからの
転送要求を母線に対して調停し、母線制御アドレス信号
およびデータ信号を整列させて転送を行うようにしてサ
ービスする。
【０１７２】臨界チャンネルプロセス条件に対する割込
要求は、ＲＳＭ、ＲＦＭ、ＴＦＭ、およびＴＬ１からＩ
ＮＴに提示される。ＲＳＭはＴＳＲＡＭのパリティエラ
ーをＩＮＴに報告する。ＲＦＭおよびＴＦＭは、チャン
ネル化ハードウェアエラー（母線エラー、ＦＩＦＯパリ
ティエラーなど）を、それぞれの区画およびＤＭＡＣ区
画での事象に対してＩＮＴに報告するための焦点である
。ＲＦＭは、ＲＬ１およびＲＶに対する割込要求の焦点
としても働き、ＴＦＭは同様にＴＶに対する割込要求の
焦点として働く。したがって、ＲＦＭからの要求は受信
パイプライン内部で発生するすべての「報告に値する」
チャンネルプロセス条件を網羅しており、ＴＦＭおよび
ＴＬ１からの要求は、伝送パイプライン（ＤＭＡＣ、Ｔ
ＦＭ、ＴＶ、ＴＬ１）で発生するこのような条件をすべ
て網羅している。
【０１７３】このような要求に応じて、ＩＮＴは、それ
ぞれのチャンネルの一つ以上のタイムスロット期間中に
ＣＥＩＳ（チャンネル化エラー割込状態）語およびＥＯ
ＰＩＩＳ（プロセス終端割込状態）語をアセンブルする
よう働く。ＣＥＩＳ語はチャンネルエラー条件を記述す
るが、ＥＯＰＩＳ語はチャンネル通信フレーム遷移事象
を記述する。ＣＥＩＳ語はＥＯＰＩＳ語の位置を示すア
ドレス情報をも含んでいる。
【０１７４】これらの語は、ＲＳＭの状態交換機構の動
作によりＩＮＴからＴＳＲに書込まれる。ＴＳＲで、こ
れらの状態語はそれぞれのチャンネルの専用の空間に保
存されている。各ＥＯＰＩＳ語は待行列としてＥＯＰＩ
Ｓパラメータに割当てられた１６空間の一つに保存され
ている。各アクセスで書込まれるＥＯＰＩＳ待行列の特
定の空間は、ＩＮＴによりＲＳＭに供給されるポインタ
情報により規定される。待行列は「循環」的に使用され
る。ポインタは、単位歩進で最後の空間まで進み、その
空間から最初の空間まで「巻付く」。ポインタ情報はま
たＲＭＳを経てＴＳＲに書込まれるＣＥＩＳ状態語にＩ
ＮＴにより格納され、これにより監視用にＩＯＰに利用
できるようになる。ＣＥＩＳ語はまた、待行列内の未解
決語の数を規定する情報を含んでおり、これは新しいエ
ントリが待行列に書込まれるにつれてＩＮＴにより更新
される。
【０１７５】ＴＳＲに書込まれたこのような各状態語に
対して、ＩＮＴは関連チャンネルを識別するベクトルを
アセンブルし、これを要求と共にＳＩＯに送る。ＳＩＯ
は、ベクトルをレジスタＶＨＲに格納し、母線３５によ
り割込信号を作動させ、ＩＯＰが承認すると、ベクトル
を母線に載せる。
【０１７６】後に、ＩＯＰは、ベクトルを複号し、どの
チャンネルが関係しているかを判定し、ＳＩＯを通して
関連のＣＥＩＳ語を取出すように動作する。この語を調
べることにより、ＩＯＰは未解決エントリがＥＯＰＩＳ
待行列に存在するか判定する。存在すれば、ＩＯＰがこ
れらパラメータを処理する態勢が整ったとき、ＳＩＯを
通して待行列エントリの一つ以上を取出すように動作す
る。アドレス情報を先に取出したＣＥＩＳにあるポイン
タ情報から得られたＳＩＯに供給し、ＴＳＲのＣＥＩＳ
情報を修正してそれぞれのＥＯＰＩＳ待行列に未解決の
ままでいるエントリの数を反映させる。
【０１７７】このようなときに、ＩＯＰは更にＳＩＯお
よびプログラム制御径路８９を通して、ＲＳＭのＨＰＣ
Ｒレジスタにアクセスし、このレジスタ内の情報を変え
て関連チャンネルのＥＯＰＩＳ待行列の内容が変ってい
ることを示し、更に除去された未解決待行列エントリを
示すように動作する。ＩＮＴはこのＨＰＣＲ情報を使用
して待行列が空であるか否かを、すなわち、待行列に対
して他の割込を発生する必要があるか否かを、判定する
。
【０１７８】ＩＮＴがＥＯＰＩＳ語を各チャンネル待行
列に書込み、関連するＣＥＩＳ語を更新して現在未解決
のエントリの数を示すにつれて、その数が１６に達する
と、ＩＮＴは１６番目のエントリにビットを設定して待
行列の満杯状態を指示する。ＩＯＰがそのエントリを取
出すと、ドグルされた全ビットを後続の幾つかのエント
リが書込まれてしまっていることがあるという指示とし
て、すなわち、それぞれのチャンネルの通信フレーム情
報に対するその情報が不完全であるかもしれぬという指
示として注目する。
【０１７９】ＩＯＰは、まづＬ１論理のそのチャンネル
によるデータ転送を停止し、次にＩＤＬＣ内のチャンネ
ルをそれぞれのチャンネル制御レジスタ（ＣＣＲ）内の
チャンネル形式ビットを不活性チャンネルを示す値に設
定することにより使用禁止にすることにより、チャンネ
ルを使用禁止にすることができる。ＩＯＰは、ＩＣＲレ
ジスタのモードフィールドを所定の値に設定することに
よりＩＤＬＣ全体を使用不能にすることができる（これ
以上の事項に関しては、今後のＳＩＯ要素の詳細説明を
参照）。
【０１８０】ここに注記する一定の例外事項を除き、Ｉ
ＤＬＣとその外部インターフェースとの間、およびＩＤ
ＬＣ内部の要素間、の情報転送は要求および承認の信号
を交換することにより行われる。データの送受信に関す
る例外ばＢＴＤＭインターフェースおよびＲＬ１とＲＶ
との間のインターフェースにある。
【０１８１】ＢＴＤＭインターフェースでは、ＴＬ１は
、ビット転送のためＬ１回路からの要求が現われてから
所定時間内に１ビットの伝送データを提示しなければな
らず、ＲＬ１は、Ｌ１が受信ビットを送っていることを
示してから所定時間内に受信ビットを受取らなければな
らない。ビット転送の要求が２７に現われたとき、ＴＬ
１のデータバイト・バッファ（二つある）が二つとも空
であれば、アンダーランの指示がＴＶに与えられ、ＴＶ
は割込指示をＩＮＴに提示する。同様に、ＲＬ１の（一
つの）データバイト・バッファが受信ビットの転送が２
７に示されたとき満杯であれば、ＲＬ１は、オーバラン
指示を表明し、これがＲＶおよびＲＦＭを経由してＩＮ
Ｔに伝えられる。ＩＮＴは次に関連状態情報を収集、格
納し、関連割込要求をＳＩＯを経由してＩＯＰに発する
。
【０１８２】ＲＬ１とＲＶとの間のインターフェースに
同様の同期転送制約が現われる。すなわち、ＲＶは、Ｒ
Ｌ１がそのバイトを提示していることを示してから所定
時間内にＲＬ１により提示された受信データのバイトを
受取らなければならない。この時間はＢＴＤＭインター
フェースにおける現在のスロット段階により変る可能性
がある。一般に、この時間はＢＴＤＭインターフェース
で他のビットを受取ることができた最も早い時間、また
は、ＲＶの状態を保存した時間より少い（この後のＲＳ
Ｍの説明中の「終了」指示の説明を参照）。
【０１８３】他のすべてのＩＤＬＣ転送は、完全ハンド
シェーク要求承認である。ＴＦＭは、伝送チャンネルデ
ータをＦＩＦＯＲのそれぞれの４バイト・バッファから
一度に１バイトづつＴＶに移動する。各転送は、ＴＶか
らの要求により開始され、ＴＦＭからの承認で終了する
。最後の４バイトがＦＩＦＯＲバッファから転送される
や否や、その転送により終結しない動作により、ＴＦＭ
は別のデータをＤＭＡＲＱに送る要求を送る。非同期的
に、ＤＭＡＲＱによる要求は、ＭＩＯと相互作用して母
線３５を調停し、ＩＯＰ記憶装置に直接アクセスし、４
バイトの別の伝送原始データをＦＩＦＯＲに転送するＤ
ＭＡＣによりサービスされる。母線３５の大きさにより
、４バイトの転送は一つ以上の段階で行うことができる
が、ＤＭＡＣに対しては転送は単一動作として現われる
。各伝送データバイトのその処理を完了すると、ＴＶは
転送要求をＴＬ１に表明し、ＴＬ１は、準備が整ってい
れば、バイトを受取り、承認を表明する。
【０１８４】同様に、受信データ処理時、ＲＶは、受信
バイトの処理を完了するにつれてＲＦＭからの転送処理
を要求して、ＲＦＭは、準備が整っていればバイトを受
取り、承認を表明する。バイトは、それぞれのチャンネ
ルに割当てられている４バイトの受信データ格納空間内
のＦＩＦＯＲに格納され、その空間が最後の４バイトで
一杯になると、ＲＦＭは要求をＤＭＡＲＱに送る。非同
期的に、ＤＭＡＣは、その要求にサービスし、ＭＩＯに
よる母線３５に対する中間調停の後、４バイトをＦＩＦ
ＯＲからＩＯＰ内の直接アクセスされる指定円形バッフ
ァ空間に移動させる。
【０１８５】ＩＤＬＣ構成は、単にＭＩＯおよびＳＩＯ
の構成を変えることにより、他の区画のいずれをも変え
ずにまたは装置の総合回路カウントを大して変えずに、
多様な異なる母線インターフェース３５に適応するよう
に変えることができる。
【０１８６】７．時間交換ＲＡＭ（ＴＳＲ）および資源
管理器（ＲＳＭ） 時間交換ＲＡＭ（ＴＳＲ）は、ＢＴＤＭインターフェー
ス（ＲＬ１、ＲＶ、およびＲＦＭ）からデータを受取り
、データをＢＴＤＭ（ＴＦＭ、ＴＶ、およびＴＬ１）に
伝送する責任のあるＩＤＬＣの同期部の個別処理要素に
割当てられた空間のブロックを備えている。各ブロック
は、ＩＤＬＣ同期処理要素によりサービスされる時分割
多重（ＴＤＭ）処理時間チャンネル専用の空間を備えて
いるが、これはＢＴＤＭの関連するタイムスロット位置
でサンプルされＬ１回路で接続される回路網通信チャン
ネルに対応する。
【０１８７】各チャンネル空間は、それぞれの回路網チ
ャンネル／スロットの通信状態を示し、活性チャンネル
に対してそれらのチャンネルに対する「時間交換」状態
語および割込状態情報を備えている。時間交換状態は、
ＢＴＤＭインターフェースに関連タイムスロットが最後
に現われてからのそれぞれのチャンネルに対する関連Ｉ
ＤＬＣ要素の処理状態を規定する。割込状態情報は、そ
れぞれのチャンネルで発生する事象を規定し、ＴＳＲに
格納されて最終的にＩＯＰ／ホスト複合体に転送される
。
【０１８８】割込状態情報は、割込処理要素（ＩＮＴ）
の指揮のもとに集められ、格納される。このような情報
に割当てられているＴＳＲ空間は、異なる時間に発生す
る複数の事象に対し各チャンネルの状態を待たせ、ＩＯ
Ｐ／ホスト複合体による取出し処置を複数の事象に対し
て効率良く行うことができるようにするに充分である。 ＩＮＴ要素はこれら待行列を管理する責任がある。
【０１８９】活性で且つ現在通信に使用可能になってい
る処理チャンネルは、ＩＤＬＣ処理要素によりＢＴＤＭ
インターフェースにそれぞれのタイムスロットに現われ
ることに同期してサービスされる。活性チャンネルに関
連する各スロットの終りに、それぞれの処理要素は、資
源管理器ＲＳＭと協同してその最後の処理状態をそのチ
ャンネルおよびそれぞれの要素に関連するＴＳＲ空間に
保存し、次の活性チャンネルと関連するタイムスロット
の始まりに、要素はＲＳＭと協同してその最後のサービ
ス／スロットの出現期間中にその次のチャンネルに対し
て保存されている状態を再ロードする。
【０１９０】各活性チャンネル処理スロットの期間中に
、且つＲＳＭからの信号に関して、ＩＤＬＣ処理要素は
、関連するチャンネル内の要素を通して送受信されるデ
ータに対する処理および緩衝の動作を協同して行う。 データは、ＢＴＤＭインターフェースでビット直列に扱
われ（複数のビットをどのスロット期間中でも転送する
ことができる）、且つビット並列、バイト直列で処理要
素間で転送される。
【０１９１】ＢＴＤＭに直接接続される要素（ＴＬ１、
ＲＬ１）は、データに関して直列化および直列解除の機
能を行い、その他に要素は、処理の各段階でフレーム化
フォーマットで運ばれるデータに対して（たとえば、Ｈ
ＤＬＣプロトコル構成に対して構成されたチャンネルに
対して）処理機能を行う。これら機能には現在のところ
フォーマット化チャンネルに対する境界画定フラグおよ
び充填パターンの挿入および削除、スタッフ・ビットの
プロトコル・チャンネル内のデータへの挿入および削除
（制御特性に対する明瞭さを維持するため）、ＩＤＬＣ
／ＩＯＰの局部ノードに対して適切にアドレスされたデ
ータに対して選択的に限定する処理を受ける際のアドレ
ス認識、ＣＲＣ（循環式冗長性チェック）の挿入および
チェック、などがある。
【０１９２】ＴＳＲは、要素およびチャンネルに対する
初期設定情報のＩＯＰによるプログラム可能エントリの
ため、およびチャンネルに対する割込状態情報の取出し
のため、スレーブ入出力要素ＳＩＯを経由してＩＯＰに
アクセスすることもできる。エントリのため、およびチ
ャンネルに対する割込状態情報の取出しのため、スレー
ブ入出力要素ＳＩＯを経由してＩＯＰにアクセスするこ
ともできる。
【０１９３】７．１．ＴＳＲの組織図９は、ＴＳＲの物
理的および論理的構成を示し、図６は、ＴＳＲの空間を
通信チャンネルに割当てる方法および各チャンネルの空
間を使用する方法を示す。
【０１９４】図９を参照すると、ＴＳＲは２０４８×３
６静的ＲＡＭ１０１を備えている（個々のチャンネル・
パラメータに割当てられる空間に関しては以下の図６の
説明を参照）。ＲＡＭ障害の許容度が重要な場合には、
２個の２０４８×３６ＲＡＭを設け、どれが全体として
エラーが無いかにより一方または他方を使用すべきであ
る。最小限、ＴＳＲは受入れ可能な保留空間が少い場合
１０２４×３６の容量を必要とする。
【０１９５】アクセス制御器は、論理１０２、マルチプ
レクサ回路１０３、およびレジスタ１０４を備えている
。ＲＡＭ内部の格納空間へのアドレス動作は、アドレス
・マルチプレクサ回路１０５およびアドレス・レジスタ
１０６により制御される。データは、データ・マルチプ
レクサ回路１０７およびバッファレジスタ１０８を通し
てＴＳＲに入力され、バッファレジスタ１０９を通して
ＴＳＲから出力される。レジスタ１０９の出力は、選択
に応じて区画の一つを指定する承認信号（ＴＳ＿ＲＳＭ
＿ＡＣＫまたはＴＳＲ＿ＳＩＯ＿ＡＣＫ）と共にＲＳＭ
およびＳＩＯの入力に加えられる。
【０１９６】回路１０２、１０３、１０５、および１０
７への入力の他、回路１０２からの出力も、記号「Ａ＿
Ｂ＿Ｃ」で表わしてあることに注目する。ここでＡおよ
びＢは区画の略号であり、Ｃを機能を示す。すべての区
画に関する下記の説明を通じて広範に使用されるこの記
法では、最初に指定される区画は、それぞれの信号の源
を表わし、２番目に指定される区画は、図示回路内のそ
の信号の宛先を表わす。或る場合には宛先の区画は省略
されるが、少くとも図示した区画のものであることを理
解すべきである。
【０１９７】したがって、図９では、「ＲＳＭ＿ＡＤＤ
Ｒ＿ＥＳＳ」は「ＲＳＭ＿ＴＳＲ＿ＡＤＤＲＥＳＳ」を
表わすものとして且つマルチプレクサ１０５を経由して
レジスタ１０６へ転送し得るＲＳＭからの一組のアドレ
ス信号を示すものとして理解される。同様に、図９の、
指示源としてＲＭＳを有するすべての入力は、ＴＳＲに
排他的に向けられると理解される。ＳＩＯからのＴＳＲ
入力は、ＳＩＯがＲＡ区画ＴＳＲ、ＦＩＦＯＲ、および
ＤＭＡＲＱのすべてにアクセスするから、上記規則の例
外である。この図のＳＩＯ入力に関しては、アドレス、
データ、およびパリティの各機能の宛先は、ＩＤＬＣの
すべてのＲＡＭ区画である。排他的宛先としてＴＳＲを
選定する機能は、（図示のＳＩＯからの明白な宛先を有
する信号である）「ＳＩＯ＿ＴＳＲ＿ＲＤ」または「Ｓ
ＩＯ＿ＴＳＲ＿ＷＲ」のうちの活性のものである。
【０１９８】マルチプレクサ回路１０３、１０５、およ
び１０７は、ＲＳＭおよびＳＩＯにより提示されたそれ
ぞれの入力の間の選択を行う。マルチプレクサ１０５は
、これら区画により提示されたアドレス入力間の選択を
行い、マルチプレクサ１０７は、これら区画により提示
されたデータ入力間の選択を行い、マルチプレクサ１０
３は、これらの区画により提示されたパリティ入力間の
選択を行う。選択された入力データは、対応する入力パ
リティと共に対応するアドレス入力により指定されたＴ
ＳＲのアドレス部分に書込まれる。入力データは、実際
データの個別８ビット・バイト・サブセットに関連する
４ビット並列組合せの入力パリティが後に付いた「実際
データ」の３２ビット並列組合せで提示される。その結
果バッファ１０９への出力はそれぞれ４個のパリティビ
ットの付いた４出力データバイトから構成されることに
なる。
【０１９９】制御論理１０２は、図示のような制御入力
、図示のようなＲＳＭおよびＳＩＯへの承認出力、およ
びＲＡＭへのアクセス有効化およびアクセスの方向（読
出または書込）を制御するＲＡＭ制御出力１０２Ａを有
する有限状態機械回路である。読出および書込アクセス
は以下ではそれぞれ取出し動作および格納動作とも言う
。状態機械回路は、下記の可能な状態を備え、下記の状
態連鎖規則に従って動作する。
【０２００】１．リセット状態−「ＳＩＯ＿ＲＥＳＥＴ
」が活性である場合にのみ考えられ、次の状態（「ＳＩ
Ｏ＿ＲＥＳＥＴ」が不活性になるとき）は状態０である
。
【０２０１】２．状態０（ＲＳＭ所有権状態）−以下の
動作を行う。「ＲＳＭ＿ＬＯＣＫ＿ＵＰ」が活性であれ
ば、「ＴＳＲ＿ＲＳＭ＿ＡＣＫ」がＳＩＯ入力に対して
ＲＳＭ入力を先制的に選択するよう表明される。この機
能は、マルチプレクサ１０３、１０５、１０７でおよび
図示しない論理１０２の中の選択回路で、「ＲＳＭ＿Ｒ
Ｄ＿ＷＲ」およびＲＳＭ＿ＲＥＱに対するＲＳＭ入力選
択の有効化を必要としているものとして理解される（前
者は動作が読出であるか書込であるかにより一方の状態
か他方の状態かにあり、後者は読出か書込かについて表
明されている）。最後のアクセスが読出であり且つＲＳ
Ｍが書込を要求していれば、制御器１０２Ａによるチッ
プ選択機能がＲＡＭ１０１に対して待たされる。この付
加サイクルは、チップ外ドライバの周回時間を適当にす
るのに必要である。現在のアクセスが読出であれば、内
部ＬＡＳＴ＿ＡＣＣＥＳＳ＿ＲＥＡＤラッチ１０２Ｌを
セットし、そうでない場合はリセットする。このラッチ
動作は、先に行ったアクセスの形式のトラックを維持す
るのに必要である（下の状態３の説明を参照）。ＲＳＭ
＿ＬＯＣＫ＿ＵＰが不活性であれば、ＳＩＯ要求を調査
する。ＳＩＯ＿ＴＳＲ＿ＷＲが活性であれば、ＳＩＯデ
ータおよびパリティをＲＡＭ１０１に転送し（ＳＩＯ＿
ＡＤＤＲＥＳＳにより指定されたアドレスで）、ラッチ
１０２Ｌをリセットする。 ＳＩＯ＿ＴＳＲ＿ＲＤが活性であれば、すべての制御信
号をアサートするが、ＲＡＭ１０１へのアクセスを待た
せる（下の状態１の説明を参照）。
【０２０２】下記に従って状態０、１、または３に進む
。次の状態は、ＲＳＭ＿ＬＯＣＫ＿ＵＰが活性で且つ状
態３に進む他の条件が存在しなければ、または未決定の
要求が無ければ、状態０である。次の状態は、未決定に
なっている唯一の要求がＳＩＯ読出し（ＳＩＯ＿ＴＳＲ
＿ＲＤが活性でＲＳＭ＿ＬＯＣＫ＿ＵＰが不活性である
）であれば、１である。次の状態は、ＲＳＭ＿ＬＯＣＫ
＿ＵＰおよびＬＡＳＴ＿ＡＣＣＥＳＳ＿ＲＥＡＤが活性
であり、ＲＳＭ＿ＲＤ＿ＷＲが書込要求を示していれば
、３である。
【０２０３】３．状態１（ＳＩＯ読出し所有権）−ＳＩ
Ｏ＿ＴＳＲ＿ＲＤが活性であれば、ＳＩＯ＿ＡＤＤＲＥ
ＳＳで指定された記憶装置への読出アクセスを有効にす
る。次の状態は無条件に状態２である。
【０２０４】４．状態２（ＳＩＯ承認）−ＳＩＯ要求に
対してＴＳＲ＿ＳＩＯ＿ＡＣＫを表明する。ＳＩＯ＿Ｔ
ＳＲ＿ＲＤが活性であれば、且つその場合に限りＴＳＲ
＿ＤＡＴＡが有効である。次の状態は無条件に状態０で
ある。
【０２０５】５．状態３（ＲＳＭ警察状態）−この状態
は、ＲＳＭにより背中合せの読書きアクセスに対して介
在時間を不充分にして防護し、ＲＡＭ入出力を安定にす
る。この状態には、ＬＡＳＴ＿ＡＣＣＥＳＳ＿ＲＥＡＤ
が活性であるときにＲＳＭが書込アクセスをしようとす
るときに入る（上の状態０を参照）。第２の要求動作が
書込であれば、書込をこの状態で遅れなく行うことがで
きる。次の状態は０である。読出アクセス時のＲＡＭ１
０１の出力、ＴＳＲ＿ＤＡＴＡ、は区画の一つを選択す
る承認と共にＲＳＭおよびＳＩＯに提示される。ＲＳＭ
がＴＳＲにアクセスすると、ＲＳＭ＿ＬＯＣＫ＿ＵＰを
表明し、ＳＩＯアクセスを先制的に妨げる。ＲＳＭが読
出アクセスしようとしていれば、対応するＲＳＭ入力で
ＴＳＲ＿ＤＡＴＡの受取りを自動的に可能にし、その他
の場合にはその入力を無視する。ＳＩＯおよびＲＳＭが
同時に読出アクセスしようとしていれば、ＳＩＯは、Ｔ
ＳＲ＿ＳＩＯ＿ＡＣＫが不活性であるから、そのＴＳＲ
データ入力を無視する。次の状態は状態０である。
【０２０６】７．２　　ＴＳＲ空間の割当図６を参照す
ると、基本速度ＩＳＤＮ環境において、ＴＳＲの２０４
８個の３６ビット幅の「語」空間が（望ましいＴＳＲの
大きさが２０４８Ｘ３６　であるという先の説明を想起
すること）３２チャンネルに同等に割当てられているの
で、各チャンネルには６４語の空間が割当てられている
。このような各空間は、４個の１８ビット・データバイ
トを４個の関連パリティビットと共に格納するのに使用
することができる。チャンネル０に対する特定の語空間
の割当をすべてのチャンネルに対するものの代表として
図示してある。アドレスの境界は１６進法で示してある
。 チャンネル空間に対するものを左に示し、代表チャンネ
ル０の中の語空間に対するものを右に示してある。
【０２０７】各チャンネル空間には特定の語パラメータ
用の２７語空間および３７予備空間（拡張および用途の
変化に利用できる）がある。各チャンネルに対する特定
の語空間には、全体のチャンネル構成および特定のＨＤ
ＬＣプロトコル構成（ＣＣＲ、ＨＰＣＲ）を規定する２
語、時間交換（ＴＸ＿ＴＳ１）時に伝送要素状態を保存
する３語、時間交換時に受信要素状態を保存する５語（
３ＲＸ＿ＴＳ１、２ＲＸ＿ＴＳ２）、および１７のチャ
ンネル状態語（ＣＥＩＳＲおよびＥＯＰＩＳＲ０１〜Ｅ
ＯＰＩＳＲ１６）がある。これら各語の特定ビットおよ
び機能については後に説明することにする（ＲＭＳ要素
の説明中構成語ＣＣＲおよびＨＰＣＲ、個々の送受信要
素の説明中の時間交換語およびＩＮＴおよびＳＩＯ要素
の説明中の状態語）。
【０２０８】７．３　　ＲＳＭ 資源管理器区画（ＲＳＭ）は、ＴＳＲの専用記憶位置に
対する送受信処理要素状態の時間交換の他に、ＩＮＴと
ＴＳＲとの間のチャンネル割込状態処理の管理に必要な
情報の双方向転送を管理する。ＲＭＳはまた、ＩＤＬＣ
チップおよびＬ１回路のすべての部分に対するハードウ
ェア・エラー状態を検出し、記録する焦点としても働く
。
【０２０９】ＲＳＭは、インターフェースでの１タイム
スロットの終りおよび他のタイムスロットの始まりを意
味する「スロットの始まり」（ＢＯＳ）指示についてＢ
ＴＤＭインターフェースを監視し、ＩＤＬＣの伝送要素
（ＴＶ、ＴＬ１）、受信要素（ＲＬ１、ＲＶ）、ＦＩＦ
Ｏ待行列管理要素（ＲＦＭ、ＴＦＭ）、およびＩＮＴに
対して必要な時間交換活動を準備する。ＲＳＭはまた、
状態保存および再ロード機能を特別に作り出して不活性
チャンネルに対してこれらが行われないようにする。た
だし、ＲＳＭはそれぞれのチャンネルが活性であるか否
かを判定するために各チャンネル（活性または不活性）
に関連するＣＣＲ（チャンネル構成レジスタ）語の一部
を取出す予備ロード動作を行う。
【０２１０】不活性チャンネルに対する要素状態を保存
しない（このような処置の不用な局面を無視して）理由
は、ホスト／ＩＯＰ／ＳＩＯがＴＳＲのそれぞれのチャ
ンネル状態格納域に独立に書込みアクセスするので、Ｒ
ＳＭによる保存活動は不正状態情報を有するＩＯＰ／Ｓ
ＩＯにより新しく書込まれた状態情報をオーバライトす
る可能性があるからである。不活性チャンネルに対する
要素状態をロードしない（再びこのようなものの不用局
面を無視して）理由は、ＴＳＲと要素との間を通る状態
情報がＲＳＭによりパリティチェックされ、したがって
、不確定形態の状態情報を含む不活性チャンネルに対す
るローディング・プロセスが不必要なパリティ・エラー
指示／割込みを生ずることがあるからである。
【０２１１】状態保存するその準備の一部として、処理
は活性チャンネルに対して終結するが、ＲＳＭは、各同
期処理要素によるそのチャンネルに対する処理が保存に
適切な安定終結状態に達していることを確認する。
【０２１２】状態交換を受ける同期処理要素（ＲＬ１、
ＲＶ、ＲＦＭ、ＴＬ１、ＴＶ、ＴＦＭ、およびＩＮＴ）
は、活性チャンネルに対して処理しながらＲＳＭに状態
信号を連続的に提示する。このような状態信号は、保存
のためＲＳＭによりＴＳＲに書込むことができるが、Ｒ
ＳＭは、正常環境のもとで、保存された状態が有効なデ
ータを表わす処理／スロット・サイクルの所定の段階ま
でこのような転送を行わない。
【０２１３】活性チャンネルに対する処理期間中に、同
期要素は、ＲＳＭから早期に「スロット終了」指示（Ｅ
ＯＳ）を受取り、したがってこれら要素内の状態機械は
所定の時間を有するが、その時間はそれぞれのチャンネ
ルスロットが再び現われたとき処理をそこから明確に再
開することができる安定状態に達するには不足である。 この時間は、要素ごとに異っている。正常動作中、これ
ら要素は、ＥＯＳが明示されるとき瞬間的に安定状態に
なければ、所要時間内にこのような状態に達することに
なり、一旦このような状態になれば、これら要素はそれ
ぞれの終了指示をＲＳＭに表明する。
【０２１４】今記した所定時間の終りに、ＲＳＭはそれ
ぞれの要素状態をＴＳＲに書込む（保存する）が、それ
ぞれの終了指示についてもチェックする。当然の時期に
終了指示が戻っていなければ、ＲＳＭは、内部的に論理
的タイムアウト指示を発生するが、これはＳＩＯ／ＩＯ
Ｐに対して関連状態記録および割込処理を必要とするハ
ードウェア・エラー状態としてＩＮＴにより検出される
。
【０２１５】ＲＳＭはまた、ＢＴＤＭインターフェース
による信号転送活動を監視して信号転送がＩＤＬＣの状
態交換活動に対して正しい段階にあることを確認する。 ＲＳＭが状態がロードまたは保存されている間に転送処
理を検出すれば、ＩＮＴに対してタイミング・エラー指
示、ＲＳＭ＿Ｌ１Ｌ２＿ＥＲＲＯＲ、を発生し、処理を
続ける。この指示により指定されるデータ変造の可能性
は、最終的にＩＯＰ／ホストに報告され、必要ならホス
トシステムにより更に適切なレベルの周期を維持するＬ
１回路の動作を調節する処置が取られる（今後のＢＴＤ
Ｍの説明を参照し、そこでＬ１とＩＤＬＣとの間の「バ
ースト」データ転送が許容される時間窓期間の規定に注
目すること）。
【０２１６】ＴＳＲからの同期要素の状態に関して、こ
れら要素が出現または再出現するチャンネルスロットに
対する処置を準備するについて、ＲＳＭは「開始」信号
をＥＯＳの後適切な瞬間に要素に提示することにより処
理の開始をそのチャンネルに対して同期させる。これら
開始信号はデータを交換する要素がすべて状態をロード
されてしまうまで提示されない。
【０２１７】模範的な基本速度ＩＳＤＮ環境では、スロ
ット時間の最小持続時間は３．８マイクロ秒であり、Ｉ
ＤＬＣは、２０ＭＨｚのクロックで動作し、これに対す
る最小スロット時間は７６クロックサイクルである。Ｒ
ＳＭでは、その各種機能に対する時間の割当は、オーバ
ヘッド時間（すべてのＴＳＲが格納し、取出すのに必要
な時間）を最小スロット時間から差引き、残ったクロッ
ク時間を他のすべての時間交換機能に均等に分配するこ
とによって決まる。オーバヘッド時間はＴＳＲの利用可
能性により影響されるので、ＳＩＯ／ホストのＴＳＲへ
のアクセス（割込状態取出しおよび／またはデータの初
期設定のため）は、どんなタイムスロット期間中でも他
の機能に考慮される時間を減らすことがある。オーバヘ
ッド時間の追跡は以下に記すサイクルカウンタ１２１を
使用して行われる。
【０２１８】図１０を参照すると、ＲＳＭは、構成レジ
スタ１１５および１１６、マルチプレクサ回路１１７お
よび１１８、パリティ発生回路１１９、パリティチェッ
ク回路１２０、サイクルカウンタ１２１、スロット発生
回路１２２、および状態機械１２３から構成されている
。状態機械１２３は、以下に説明するが、ＴＳＲチャン
ネル空間のアドレッシングを決定し、このようなアドレ
ッシングを動的に変化するハイパーチャンネル・マッピ
ングに対して支持するアドレス発生論理を備えている。
【０２１９】レジスタ１１５および１１６は、構成規定
語のバッファとして働く３２ビット幅のレジスタである
。レジスタ１１５は、構成制御レジスタ（ＣＣＲ）であ
るが、それぞれのチャンネルに時分割で割当てられたタ
イムスロットを処理する期間中に個々のチャンネル構成
を規定する構成制御語を受取る。レジスタ１１６は、Ｈ
ＤＬＣプロトコル構成レジスタ（ＨＰＣＲ）であるが、
プロトコル様式化通信を行っているチャンネルに割当て
られたタイムスロットを処理する期間中にプロトコル構
成を規定する制御語を受取る。
【０２２０】これらレジスタに転送可能な構成語は、Ｔ
ＳＲ（図６を参照）の、個々のチャンネルに割当てられ
た空間に格納されているかまたは格納可能であり、各語
の内部での特定のビット・フィールドの割当については
図１１（ＣＣＲに対して）および図１２（ＨＰＣＲに対
して）図示してある。レジスタ１１５および１１６の出
力は、３２ビットの並列ケーブルバンク（１本の線で示
してある）でマルチプレクサ１１７およびＩＤＬＣ同期
部のすべての自律要素の関連入力まで延びている。図１
０〜図１２を参照して、これらレジスタ内のビット・フ
ィールドの定義および用法は次のとおりである。
【０２２１】ＣＣＲ（チャンネルあたり１個）ＲＥＳ（
予備）−１３ビット（左に１０、右に３）−拡張または
将来の用途のため取ってある。
【０２２２】チャンネル形式（ＣＴ）−３ビット−Ｂ／
Ｄ（最大６４ｋｂｐｓまで、層１に依存）、ＨＯ番号１
、２、３、４、または５、Ｈ１１、またはＨ１２の一つ
としてチャンネル形式を区別する。
【０２２３】プロトコル・コード（ＰＣ）−４ビット−
１６の規定可能な値を有し、その内１２は予備用であり
、４は以下のプロトコルの個々の一つを指定する。ＳＤ
ＬＣ、ＬａｐＢ、ＬａｐＤ、クリア（プロトコル無し、
たとえば、音声チャンネル用）。
【０２２４】伝送ＤＭＡ使用可能化（ＴＤＥ）−１ビッ
ト−ＤＭＡＣにより伝送ＤＭＡ制御動作を使用可能にし
たり使用禁止にしたりする。ビットはＴＤＣＲ１〜ＴＤ
ＣＲ４が正しく初期設定された（以下のＤＭＡＣ区画の
説明を参照）後にのみ使用可能状態に設定すべきである
。
【０２２５】受信ＤＭＡ使用可能化（ＲＤＥ）−１ビッ
ト−受信ＤＭＡ動作（ＦＩＦＯＲからＩＯＰ／ホスト記
憶装置への受信データの転送）を使用可能にしたり使用
禁止にしたりする。ＰＤＣＲ１〜ＰＤＣＲ４が正しく初
期設定された（以下のＤＭＡＣの説明を参照）後にのみ
使用可能状態に設定すべきである。
【０２２６】受信器使用可能化（ＲＥ）−１ビット−指
定されたプロトコルに従って受信データの処理を可能に
したり禁止したりする。データチャンネル（たとえば、
ＳＤＬＣ／ＬａｐＢ／ＬａｐＤ）に対しては、フラグの
検出、打切、アイドル、ビットの詰込み解除、ビットか
らバイトへの組立、ＦＩＦＯＲでのバイト待合せ、宛先
アドレスの認識、ＣＲＣチェック、および語（４バイト
）を一度にＩＯＰ記憶装置に転送すること。クリア・チ
ャンネルに対しては、ビット直列からバイトへの組立、
バイトのＦＩＦＯＲへの格納、および一度に１語（４バ
イト）をＩＯＰ記憶装置に転送すること。データの処理
は最上位ビットが最初に到着するという仮定のもとに行
われる。
【０２２７】打切り要求（ＡＲ）−２ビット−下記処置
の一つを呼出す。（受信）データのオーバラン状態時に
のみ打切る、打切データパターン（７個の１の後に所定
のパターンが続く）を送る、アイドル・パターン（１５
個の１の連続）を送る、逆アイドル・パターン（１５個
の０の連続）を送る。フィールドはプロトコル・コード
がＳＤＬＣ、ＬａｐＢ、またはＬａｐＤに対するもので
あるときのみ有効である。ＡＲが最後の３つの処置のど
れかを指定するときは、ＴＤＥビットを０に設定（使用
禁止）しなければならず、ＴＥビットを１に設定（使用
可能）しなければならない。
【０２２８】打切り割込マスク（ＡＩＭ）−１ビット−
フレーム間に発生する打切りに対し、ビット値に応じて
、割込を発生させるか処置を取らないかする。
【０２２９】連鎖間詰込み選択（ＩＣＳ）−１ビット−
伝送ＤＣＢ連鎖の期間中にＤＭＡＣの動作に影響する。 ビット値に応じて、ＤＭＡＣに連鎖データ間に一連の「
詰込み」フラグ（「０１１１１１１０」）を挿入させる
か終結フラグと新しい連鎖データとの間に「アイドル・
パターン」（「１１１……１１１」、少くとも１５個の
１）を挿入させる。ビット機能はＰＣがＳＤＬＣ、Ｌａ
ｐＢ、またはＬａｐＤに対する値に設定されているとき
のみ有効である。
【０２３０】フレーム間詰込み選択（ＩＦＳ）−１ビッ
ト−データ・プロトコル・フレーム間に終結フラグに続
く詰込みフラグまたはアイドル・パターンとして挿入す
べき詰込みパターンを選択する（ＩＣＳの定義を参照）
。
【０２３１】アドレス認識オプション（ＡＲＯ）−２ビ
ット−オプションのフィールド値に応じて受信データフ
レームを選択的に進めさせる。オプションには、使用禁
止（すべてのフレームが進んでいる）、前進１（放送フ
レームおよび単一バイトの宛先アドレスを有するフレー
ムのみを進める）、前進２（放送フレームおよび２バイ
トの特別の宛先アドレスを有するフレームのみを進める
）、前進３（ＳＤＬＣおよびＬａｐＤに対する放送アド
レスを備えたフレームのみを進める（ＬａｐＢおよびク
リア・チャンネルには放送アドレスが存在しないから、
このようなチャンネルのフレームはすべて進められる）
）、がある。オプションの値はＰＣ値がＳＤＬＣ、Ｌａ
ｐＢ、またはＬａｐＤに対するものであるときにのみ有
効である。認識される放送アドレスは、（ＳＤＬＣに対
しては）開始フラグが１６進の「ＦＦ」である後の最初
のバイトであり、（ＬａｐＤに対しては）開始フラグが
１６進「ＦＦ」である後の２番目のバイトであり、（Ｌ
ａｐＢに対しては）無い。
【０２３２】伝送可能化（ＴＥ）−１ビット−ＦＩＦＯ
Ｒからの伝送データの転送を可能にしたり禁止したりす
る。禁止されると、ＢＴＤＭ　　ＩＦからフラグ、打切
り、アイドル、またはＣＲＣチェック記号が伝送されな
い。可能であると、データおよびフレーミング記号が層
１ハードウェアの要求があると直ちにＢＴＤＭ　　ＩＦ
から伝送される。
【０２３３】逆データ流れ（ＩＤＳ）−１ビット−この
ビットが活性であると、データばＢＴＤＭインターフェ
ースで逆の形で（その他の場合には真の形で）送受信さ
れる。このビットの可能状態の目的は６４ｋｐｂｓの制
限動作を支持することである。ＩＣＳおよびＩＦＳは共
に、このビットがリンク上で８個以上の連続する０が伝
送されるのを回避するように使用可能になっているとき
は、使用禁止状態にあるべきである。
【０２３４】ＨＰＣＲ（チャンネルあたり１個）トグル
−１ビット−ＳＷＲＣ値が有効であることを示すのに使
用される。ＩＯＰは、ＴＳＲからの割込状態の取出しに
関連してＳＷＲＣフィールドが更新されるごとにこのビ
ットの値をトグルする。ビットはＩＣＲ（以下のＳＩＯ
の説明を参照）のＱＭビットが使用可能であるときに限
り有効である。
【０２３５】状態語読出しカウント（ＳＷＲＣ）−５ビ
ット−割込の後ＴＳＲ内の関連チャンネルの１６語のＥ
ＯＰＩＳＲ待行列から読出された状態語の数をＩＯＰが
ＩＮＴ区画に示すのに使用される。ＩＮＴはこのカウン
トを使用して待行列の現在の内容に対して他の割込を発
生する必要があるか判断する。フィールドは、ＩＣＲの
ＱＭビットが使用可能であるときに限り有効である。
【０２３６】リンク・ステーション・アドレス（ＬＳＡ
）−１６ビット−ＣＣＲのＡＲＯフィールドが１または
２バイトのアドレス認識を要求する値を有するとき認識
すべき特定のアドレスをプログラムするのに使用される
。１バイトの認識の場合、このフィールドの上位８ビッ
トをステーションのアドレス値に設定し、下位８ビット
を０に設定すべきである。２バイトの認識の場合、フィ
ールド全体をステーション・アドレス値にプログラムす
る。フィールド値は、ＣＣＲのＰＣパラメータがＳＤＬ
Ｃ、ＬａｐＢ、またはＬａｐＤのプロトコルを指定して
いるときに限り有効である。ＬａｐＤを受信するときは
、命令／応答ビット（フレームの最初のバイトの最下位
ビットの次のビット）が受信区画要素により自動的にマ
スクされ、フレームは（１バイト認識モードでは）同じ
バイト内の残りの７ビットまたは（２バイト認識モード
では）それらのビットと次のバイトのビットとを合せた
ものがＬＳＡ値に合っているか、または放送パターンが
検出される場合にのみ進められる。
【０２３７】レジスタ１１５および１１６からのその入
力に加えて、マルチプレクサ１１７は、別に３２ビット
幅の並列入力の１０個のバンク、すなわち全体で１２個
の入力バンクを備えている。マルチプレクサ１１７は、
状態論理１２３により一度に一つの入力バンクを、論理
１２３からの図示しない選択制御入力に従って、その出
力１２５に選択的に接続するように動作する。他の１０
入力バンクは、保存する（ＴＳＲに書込まれる）時間交
換語を、伝送処理要素（ＴＬ１、ＴＶ、ＴＦＭ）から３
、受信要素から５（ＲＬ１から１、ＲＶおよびＲＦＭか
ら２づつ）、およびＩＮＴ（ＣＥＩＳＲおよびＩＮＴ＿
ＥＯＰ）から２、転送する働きをする。
【０２３８】マルチプレクサの出力１２５は、ＴＳＲ、
パリティ発生器１１９、およびＳＩＯのＲＳＭ＿ＤＡＴ
Ａ入力に接続される。パリティ発生器１１９の出力は、
ＴＳＲおよびＳＩＯのＲＳＭ＿ＰＡＲＩＴＹ入力に接続
される。 ＲＳＭがＴＳＲへの書込選択を表明されていれば（ＲＳ
Ｍ＿ＴＳＲ＿ＲＤ＿ＷＲ）およびＲＳＭ＿ＬＯＣＫ＿Ｕ
Ｐは活性であるがＲＳＭ＿ＴＳＲ＿ＲＥＱは不活性）、
ＲＳＭ＿ＤＡＴＡおよびＲＳＭ＿ＰＡＲＩＴＹにより形
成される総合３６ビット幅の表現が論理１２３の関連Ｒ
ＳＭ＿ＡＤＤＲＥＳＳ出力により指定されたＴＳＲの記
憶位置に書込まれる。このようにして、どんなタイムス
ロット期間中でも、論理１２３は、マルチプレクサ１１
７およびＴＳＲのアクセス制御器を繰返し動作させてマ
ルチプレクサに入力することができるパラメータの幾つ
かまたは全部を順次格納し、これにより要素状態交換に
関連する各種状態保存動作を行うことができる。
【０２３９】ＲＳＭ自身はＴＳＲに対して状態交換を受
けるのではなく後続のチャンネルスロットを準備するに
つれて、読出専用の文脈でＣＣＲおよびＨＰＣＲを呼出
すだけであることに注目すべきである。関連レジスタに
格納されている値は、タイムスロットの始めから終りま
で変化しないのでＴＳＲには書込まれない。しかし、こ
のような値は、一定の時間にはＩＯＰ／ホスト複合体に
とって関心のあるものであり、したがってマルチプレク
サ１１７および母線１２５を経由してＳＩＯにアクセス
可能にされる。
【０２４０】マルチプレクサ１１８は、ＲＳＭのＴＳＲ
への読出しアクセスから生ずるＴＳＲ＿ＤＡＴＡ出力を
受取り、これらをその時間交換状態ローディング母線（
ＲＳＭ＿ＴＳ＿ＢＵＳ）１２６に選択的に接続する。こ
の母線１２６はすべての時間交換要素の入力に接続され
ている。個々の出力を受取る特定の要素は、論理１２３
のＲＳＭ＿ＸＸＸ＿ＬＯＡＤ出力により指定される（こ
こでＸＸＸは宛先要素の略号を表わす）。したがって、
ＴＳＲから読出される状態語をそれぞの要素に分配する
ことができる。
【０２４１】ＴＳＲからマルチプレクサ１１８への入力
は、パリティチェック回路１２０にも加えられ、これに
よりチェックされる。パリティエラーが検出されると、
回路１２０は、エラーが検出されたチャンネルに割当て
られた数の奇／偶値の関数として二つのエラー指示出力
（ＴＳＲ＿ＰＡＲＩＴＹ＿ＯＤＤまたはＴＳＲ＿ＰＡＲ
ＩＴＹ＿ＥＶＥＮ）の一つを作動させる。この値は回路
１２２および１２３により得られる。これらパリティエ
ラー指示は、エラー割込処置を呼出すためＩＮＴ区画に
送られ、ＩＮＴの活動により連続スロットが送受信要素
の活動に関連して連結されるので、二つの出力により可
能となる奇／偶の区別がＩＮＴをエラーを正しいチャン
ネルに関連させることができるようにするのに必要とな
る。
【０２４２】マルチプレクサ１０８はまた、ＳＩＯのＳ
ＩＯ＿ＤＡＴＡ出力から入力を受け、これら出力を時間
交換要素に分配する。この機能は、状態ローディングの
通常の源がＴＳＲであるから、診断用にのみ設けられて
いる。ＳＩＯ＿ＤＡＴＡの作動に関連して、ＳＩＯは状
態制御入力ＳＩＯ＿ＲＥＳＥＴを論理１２３に供給して
ＲＳＭを適切な初期状態に調節し、ＳＩＯ＿ＤＡＴＡの
分配を指揮する入力ＳＩＯ＿ＲＳＭ＿ＲＤ、ＳＩＯ＿Ａ
ＤＤＲＥＳＳ、およびＳＩＯ＿ＲＳＭ＿ＷＲをＲＳＭマ
ルチプレクサ１１８を経由して時間交換要素に供給する
。後者のＲＤおよびＷＤ入力に応じて、ＲＳＭはアドレ
スを復号し、適切な制御入力をマルチプレクサ１１７お
よび宛先要素に送る（ＲＳＭ＿ＸＸＸ＿ＬＯＡＤを宛先
要素に）。これはＲＳＭがＴＳＲと要素との間でリアル
タイム・チャンネル状態交換を行っていないときにのみ
許容される。
【０２４３】サイクルカウンタ１２１は、各スロットの
現在の状態を判断するのに使用される。このカウンタは
利用できるスロット時間（最小３．８マイクロ秒）を、
前のスロットの後処理、可変のＴＳＲアクセス時間、次
スロットの前処理、およびデータ転送時間の各区間に分
割する。論理１２３の状態機械部の警察機構は、データ
の転送がそれぞれの区画が準備されているときのみ行わ
れるようにする。カウンタ１２１は、ＢＴＤＭインター
フェースからＬ１＿ＬＳＯＦ（フレームの最後のスロッ
ト）またはＬ１＿ＢＯＳ（スロットの始まり）指示を受
取ると直ちにリセットされる。Ｌ１＿ＢＯＳ指示は現在
のスロットの終りおよび次のスロットの始めに近付いて
いることを示す。（ＩＤＬＣの別の用途環境で）持続時
間の異なるタイムスロットの範囲に適応させるには、カ
ウンタ１２１がその範囲内であふれないようにする。
【０２４４】スロット発生論理１２２は、２個のレジス
タおよび１個の６ビット・カウンタから構成されている
が、ＢＴＤＭインターフェースに現われるタイムスロッ
トとＩＤＬＣの処理チャンネルとの間の関連を決定する
。ＩＤＬＣにおけるハイパーチャンネルのマッピングが
可変であるため、ＢＴＤＭでの個々のタイムスロットは
個々のチャンネルに対して同一にマップしないことがあ
る（すなわち、或るチャンネルに対してスロット・マッ
ピングは多数体１である）。論理１２２は、ＢＴＤＭイ
ンターフェースから状態論理１２３からのマッピング制
御入力と共にＬ１＿ＬＳＯＦおよびＬ１＿ＢＯＳ指示を
受取り、現在のチャンネル／スロット関係を示す出力を
論理１２３に供給する。論理１２２におけるカウンタの
歩進および関連するハイパーチャンネルのマッピングは
、少くとも部分的にはＣＣＲ１１５のＣＴ（チャンネル
形式）フィールドで調節される論理１２３の内部のアド
レス発生機能により決定される。
【０２４５】スロット発生論理１２２はまた、５ビット
のタイムスロット指示子ＲＳＭ＿ＴＳＩ、５ビットのＨ
０指示ＲＳＭ＿ＤＭＡＲＱ＿Ｈ０、および１ビットのＨ
１指示ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１を含む三つの指示をＤ
ＭＡＲＱ区画に提示する。ＴＳＩ指示は、同期部で現在
処理されているチャンネルと関連するＢＴＤＭタイムス
ロットを識別する。Ｈ０およびＨ１の指示は、論理１２
３とＣＣＲ１１５のチャンネル形式フィールドＣＴ（図
１１）の出力との接続を通して論理１２３から得られる
が、現在のスロットのＨ０形式とＨ１形式とのハイパー
チャンネル関連を識別するのに使用される（上のＣＣＲ
フィールドの説明および次のＤＭＡＲＱおよびハイパー
チャンネルの説明を参照）。
【０２４６】７．３．１　　ＲＳＭアドレス論理および
状態機械 状態機械論理１２３は、説明するような関連出力効果を
有する下記状態を通して一連の動作をする。ＴＳＲ呼出
し動作に対して、呼出されたデータにはそれぞれの呼出
しを開始した状態から２状態サイクル後にアクセス可能
であることに注目すべきである。
【０２４７】状態３０（初期状態） ＢＴＤＭ　　ＩＦからのスロット遷移指示（Ｌ１＿ＢＯ
ＳまたはＬ１＿ＬＳＯＦ）を待ち、内部モード値（ＲＳ
Ｍの現在の動作モードを規定する値）を更新すべきか否
か判断する。モード値は次のスロット・カウントが０で
あるときサンプルされ更新されるだけであるから、ＲＳ
Ｍは、ＩＳＤＮフレームの中間でリセットモード（ＳＩ
Ｏ／ホストにより設定されている）を動作し終ることは
ない。この状態サイクルで、カウンタ１２１がリセット
され、ＲＳＭレジスタおよびＴＳＲへのＳＩＯのアクセ
スが可能になる。Ｌ１指示の後、次の状態遷移は、現在
モードの機能である。「リセット」モードにあれば、遷
移は行われない。「診断モード」にあれば、次の状態は
状態２である。「通常モード」（リセットモードでもな
く診断モードでもない）にあれば、次の状態は状態０で
ある。
【０２４８】状態０（ＣＣＲの読出し）ＴＳＲへのアク
セス制御が作動されて次のタイムスロットに関連するチ
ャンネルに対するＣＣＲを呼出す。これは実際には、Ｃ
ＣＲの小さな部分だけ、特に３ビットのチャンネル形式
フィールドＣＴ、がラッチされてＲＳＭに使用される予
備呼出しである。この情報は、次のチャンネルが活性で
あるか否かを判定する論理を使用可能にするためだけに
使用される。先に注記したとおり、このおよび他の呼出
し動作で、呼出された情報は呼出しが開始されてから２
状態サイクルまたは２内部クロックサイクル後までＲＳ
Ｍで利用することができない。ＴＳＲへのこのおよび他
のＲＳＭアクセス、ＲＳＭ＿ＬＯＣＫ＿ＵＰ、はＴＳＲ
へ先制アクセスすることを表明される。ＲＳＭは、ＴＳ
Ｒ＿ＡＣＫが戻るとＴＳＲへのそのインターフェースを
効果的に総合制御し、ＲＳＭはＳＩＯインターフェース
無しで必要なアクセス動作を行うことができる。ＴＳＲ
へのこのおよび他の呼出しアクセスで、ＲＳＭ＿ＴＳＲ
＿ＲＤ＿ＷＲおよびＲＳＭ＿ＲＥＱが表明され、後者は
動作を呼出／読出として区別する。この状態はＴＳＲ＿
ＡＣＫが活性になるまで保持され、その時点で次の状態
、状態２３、に入る。
【０２４９】状態２３（ＣＣＲ読出を待つ状態）これは
ＴＳＲの単独読出しを待つ状態であり、この期間中に、
サービスされるべき次のチャンネルに対するＣＣＲがＴ
ＳＲからＴＳＲ＿ＤＡＴＡ母線に読出される（再び、呼
出されたデータが利用できるには、現在のところ呼出し
開始から２状態サイクル遅らせることに注目のこと）。 次の状態は状態３１である。
【０２５０】状態３１（予備ＣＣＲレジスタにロードす
る） ＴＳＲ＿ＤＡＴＡに現われるＣＣＲ語のＣＴフィールド
が状態機械論理の内部「予備ＣＣＲ」レジスタにラッチ
される。ＴＳＲからのすべてのデータ呼出しの場合のよ
うに、パリティがパリティチェック回路１２０でチェッ
クされる。回路１２０からのパリティエラー出力はＩＮ
Ｔ区画に入力され、奇数または偶数のスロット時間（Ｔ
ＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ＿ＯＤＤまたはＴＳＲ
＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ＿ＥＶＥＮ）中に発生した
ものとして区別される。ＩＮＴの活動により連続スロッ
トの部分が他の区画の関連活動に対して接続されるので
、この区別は、ＩＮＴを正しいチャンネル／スロットで
エラーと関連づけることができるようにするのに必要で
ある。次の状態は状態２５である。
【０２５１】状態２５（ハイパーチャンネル・マッピン
グ状態） 予備ＣＣＲラッチが調査され、ＲＳＭは予備ＣＣＲのチ
ャンネル形式（ＣＴ）ビットに従ってＴＳＲをアドレス
するようにそれ自身を調節する。たとえば、或るチャン
ネルは一つのＢＴＤＭタイムスロット（通常ＢおよびＤ
形式のチャンネルおよび音声チャンネル）で処理される
が、他のチャンネル（ハイパーチャンネル）は複数のタ
イムスロットにわたる。このようにして、予備ＣＣＲの
調査によりＲＳＭはＴＳＲのどのチャンネル・アドレス
・ブロックに現在アクセスしなければならないかを判断
することができる。このことは以下のＳＩＯの説明中の
ＨＣＲレジスタの説明から更に理解されよう。更に、予
備ＣＣＲの使用可能ビットはチャンネルを活性か不活性
か区別し、不活性チャンネルに対して状態パラメータを
保存しロードする動作が抑制され、これによりＴＳＲが
他の目的（たとえばＳＩＯデータのＩＯＰ／ホスト複合
体との間の転送）でアクセスされることができる。この
状態で、論理はサイクルカウンタ１２１から供給された
情報に基き、Ｌ１＿ＢＯＳまたはＬ１＿ＬＳＯＦを受取
ってから２９内部クロックサイクルが経過するまで待ち
、次の状態、状態２、に入る。
【０２５２】状態２（ＴＦＭ＿ＴＳ０１状態の格納）前
のチャンネル（ＢＴＤＭ指示の前に有効であったスロッ
トに関係するチャンネル）が活性であれば、ＴＳＲへの
書込みアクセスに対する制御器が作動され（ＲＳＭ＿Ｌ
ＯＣＫ＿ＵＰおよびＲＳＭ＿ＴＳＲ＿ＲＤ＿ＷＲ）、Ｔ
ＦＭの最初の状態語が提示され、前のチャンネルに関連
するＴＳＲ内のチャンネル・アドレス空間に対して保存
される。この、および他の「時間交換」要素状態語に関
しては、各語内のフィールドの詳細およびそれぞれの要
素およびＩＮＴに対するそれぞれの使用法についてそれ
ぞれの要素の下記説明を参照されたい。状態論理は、Ｔ
ＳＲからの承認（ＴＳＲ＿ＲＳＭ＿ＡＣＫ）の出現を待
ち、ＴＦＭ、ＴＶ、およびＴＬ１からの終了信号がすべ
てその時間により表明されていることをチェックする。 表明されていなければ、エラー指示子ＲＳＭ＿ＬＯＧＩ
Ｃ＿ＴＭがＩＮＴに対して表明される。要素状態語の格
納は、現在のＢＴＤＭ　　ＩＦスロットの異なる段階で
動的に行われる。ただし、そのスロットは活性チャンネ
ルと関連しており、関連ＣＣＲのそれぞれのＴＤＥビッ
トは使用可能になっている場合である。ＴＦＭ状態語の
保存に関しては別の条件は、ＤＣＢ連鎖状態の終りまた
はＦＩＦＯパリティエラーがＴＦＭに発生していないと
いうことである。次の状態は状態４である。
【０２５３】状態４（ＴＶ＿ＴＳ０１状態の保存）この
状態および次の状態ではＴＳＲ＿ＲＳＭ＿ＬＯＣＫ＿Ｕ
Ｐへの書込みアクセスの呼出しが表明されており、ＴＳ
Ｍが（ＳＩＯを除くＲＳＭに対して）完全に先制してい
る。前のチャンネルが活性であり且つ関連ＣＣＲのビッ
トＴＥが有効であれば、伝送要素ＴＶの最初の状態変数
が保存される。ＣＣＲのビットＴＥおよびＴＤＥは特に
、ＩＯＰの指揮下で動作するＳＩＯがそれぞれのＴＳＲ
記憶位置にある値をＲＳＭに更新された値を送受信要素
からの時期はずれの状態情報でオーバライトさせないよ
うにして更新することができるように設けられている。 次の状態は状態６である。
【０２５４】状態６（ＴＬ１＿ＴＳ０１の格納）第３の
伝送変数、ＴＬ１＿ＴＳ０１、が関連ＣＣＲのＴＥビッ
トが使用可能である場合に格納される。次の状態は状態
７である。
【０２５５】状態７（ＴＳＲ＿ＴＬ１＿ＴＳ０１の呼出
）次のチャンネルが活性であれば、ＴＳＲの適切なアド
レッシングにより、ＲＳＭ＿ＬＯＣＫ＿ＵＰおよびＲＳ
Ｍ＿ＲＥＱが表明され、そのチャンネル（ＴＬ１＿ＴＳ
０１）に対してＴＬ１の最初の状態変数を呼出すプロセ
スがＴＳＲに対して開始される。ＴＳＲの読出での現在
許容されている２サイクルの遅れのため、呼出プロセス
はこの状態で開始されるが、それぞれのデータは、この
状態から２状態後まではＴＳＲ＿ＤＡＴＡ母線上で有効
にならない。次の状態は状態５である。
【０２５６】状態５（ＴＳＲ＿ＴＶ＿ＴＳ０１の呼出）
これは、次のチャンネルが活性であれば、ＴＳＲに対し
て次のチャンネルに関連するＴＶの状態変数を呼出すプ
ロセスを開始する。次の状態は状態３である。
【０２５７】状態３（ＴＦＭ＿ＴＳ０１の呼出／ＴＳＲ
＿ＴＬ１＿ＴＳ０１のロード） 次のチャンネルが活性であれば、これは、２状態サイク
ル前に呼出された状態変数をロードするロード信号をＴ
Ｌ１に対して表明しながら、そのチャンネルに対するＴ
ＦＭの最初の状態変数の呼出を開始する。ロードされて
いるデータは母線１２６に現われ、そのデータのパリテ
ィチェックがＲＳＭ論理１２０により行われる。パリテ
ィエラーに関し、適切な指示が前に説明したようにＩＮ
Ｔに提示される。次の状態は状態９である。
【０２５８】状態９（ＨＰＣＲの呼出、ＴＶのロード）
次のチャンネルのＨＤＬＣプロトコル構成項をＨＰＣＲ
レジスタに呼出し、ＴＶに状態５（ＲＳＭ＿ＴＶ＿ＬＯ
ＡＤの表明）で呼出した状態変数をロードする。ＴＶ＿
ＴＳ０１のパリティがチェックされ、受信側終了信号（
ＲＦＭ、ＲＶ、ＲＬ１）が確認される。発生するすべて
の除外事項がＩＮＴにより同期して確実に記録されるよ
うにするためＩＮＴが各スロット内の送受信要素より早
く始動し、長く動作することに注目のこと。次の状態は
状態１である。
【０２５９】状態１（ＣＣＲの呼出、ＴＦＭのロード）
二つの理由でＣＣＲが再読出しされる（状態０を参照）
。第１は、所要のハイパーチャンネル・マッピングを処
理することであり、第２は、予備ＣＣＲレジスタで利用
できないビットを呼出すことである（上に注記したとお
り、先の予備ＣＣＲ呼出しにはチャンネル形式フィール
ドのみの呼出しおよび使用が含まれているので、効率を
良くするため予備ＣＣＲレジスタを完全なＣＣＲ表現で
はなく形式フィールドに合せて特別製作する。ハイパー
チャンネルの再マッピングに関して、ハイパーチャンネ
ルは、複数のＢＴＤＭタイムスロットに広がっており、
このようなチャンネルに関連するＣＣＲは、最初のスロ
ットの時刻に予備呼出しされたものではないことがある
。前のチャンネルが活性であれば、ＴＦＭに（前にアク
セスされたＴＦＭ＿ＴＳ０１を）ロードする信号ＲＳＭ
＿ＴＦＭ＿ＬＯＡＤが表明され、ロードされている変数
のパリティがチェックされる。次の状態は状態２８であ
る。
【０２６０】状態２８（待ち状態／ＨＰＣＲのロード）
これは周回すべきチップ外ドライバを考慮に入れる待ち
状態である。総合変数ＨＰＣＲをＲＳＭレジスタ１１６
にロードする信号が表明され、そのパラメータのパリテ
ィがチェックされる。次の状態は状態２２である。
【０２６１】状態２２（ＥＯＰＩＳＲの格納／ＣＣＲの
ロード） この状態により、ＩＮＴは、その終了信号（ＩＮＴ＿Ｄ
ＯＮＥ）を表明しているべきであり、もしこのような表
明をしていれば、ＩＮＴがＳＩＯを経由するＩＯＰアク
セスに利用できるようになる関連チャンネルの深さ１６
の待行列（図６を参照）に対して、新しいＥＯＰＩＳ状
態（プロセス終端割込状態）を提示しているべきである
。 終了が表明されていなければ、論理タイムアウト・エラ
ーが掲示され、処理が続く。前のチャンネル（現在終っ
ているチャンネル）が活性であったとすれば、且つ関連
するＥＯＰ有効ビットが設定されていれば、ＥＯＰＩＳ
が掲示される（以下のＩＮＴの説明を参照）。パリティ
がチェックされている前の状態のいずれかでは、エラー
が検出されるとパリティエラーの発生がＩＮＴに知らさ
れることに注目のこと。それぞれの宛先要素の関連チャ
ンネルに関する処理区間に先行するか一致することのあ
る時間、およびこの時間関係がそれぞれのＰＡＲＩＴＹ
＿ＥＲＲＯＲ＿ＯＤＤまたはＰＡＲＩＴＹ＿ＥＲＲＯＲ
＿ＥＶＥＮの指示を表明することになりＩＮＴに示され
る。 このような方法でのＥＯＰＩＳＲの掲示は、ハードウェ
アエラーに関連する割込状態ベクトルＣＥＩＳＲ（チャ
ンネル化エラー割込状態ベクトル）がすべて（ホストシ
ステムへの冗長なエラー報告を避けるため）すべてのチ
ャンネルに対して確実に１回且つ１回だけ掲示するのに
必要である。ＣＣＲをＲＳＭのレジスタ１１５にロード
する信号が表明され、ＣＣＲ変数のパリティがチェック
される。次の状態は状態１２である。
【０２６２】状態１２（ＩＮＴ＿ＴＳ０１の格納）ＩＮ
Ｔに対する状態変数は、前のチャンネル（終っている）
が活性であったかまたはパリティエラーがそのチャンネ
ルに対して発生しているかすれば、格納される。これは
、要素内のハードウェアの故障に関連するがパリティエ
ラーにより繰返し示される割込がホストシステムに対し
て確実に１回且つ１回だけ発生するのに必要である（状
態２２を参照）。次の状態は状態１３である。
【０２６３】状態１３（ＴＳＲ＿ＩＮＴ＿ＴＳ０１の呼
出）新しいチャンネルが活性であるかまたはそのチャン
ネルに対する予備ＣＣＲ呼出し操作で先にパリティエラ
ーが発生しているかすれば、ＩＮＴに対する関連状態変
数が呼出される。再び、これは、ＩＮＴがスロット連鎖
期間中に繰返されるエラーに対して確実に一つだけの割
込を登録するようにする。次の状態は状態２９である。
【０２６４】状態２９（待ち状態） チップ外ドライバを周回させる待ち状態。次の状態は状
態１４である。
【０２６５】状態１４（ＲＶ＿ＴＳ０１の格納／ＴＳＲ
＿ＩＮＴ＿ＴＳ０１のロード） これは、前のチャンネルに対する受信要素状態を保存す
る第１の状態である。そのチャンネルが活性であり且つ
受信がそのＣＣＲで有効であった（ＲＥビットがオン）
とすれば、ＲＶのそれぞれの状態が適切なアドレスおよ
び選択機能と共にＴＳＲに送られる。この状態には（以
下のＲＶの説明を参照）、前のチャンネルに対してＲＶ
により保存されたＣＣＲビットＲＥおよびＲＤＥの状態
を示すビットがある（これは次のチャンネルのＣＣＲが
ロードされているので必要である）。ＩＮＴ状態語に対
するロード信号が表明され、その語のパリティがチェッ
クされる。次の状態は状態１６である。
【０２６６】状態１６（ＲＬ１＿ＴＳ０１の格納）この
状態では、次のチャンネルが活性かまたは現在の状態連
鎖の前の状態でパリティエラーが発生している場合には
、ＩＮＴ区画に対する開始パルスが表明される。最後の
チャンネルに対するＲＬ１の状態語は、チャンネルが活
性であり且つそのＣＣＷに有効受信ビットＲＥがある場
合には、ＴＳＲに格納される。次の状態は状態１８であ
る。
【０２６７】状態１８（ＲＦＭ＿ＴＳ０１の格納）前の
チャンネルが活性であった場合且つそのＣＣＲ　　ＲＤ
Ｅビットが有効であった場合に前のチャンネルに対する
ＲＦＭ状態を格納する。次の状態は状態２０である。
【０２６８】状態２０（ＲＦＭ＿ＴＳ０２の格納）前の
チャンネルが活性であり且つＲＤＥが有効であった場合
、ＲＦＭに対する第２の状態語を格納する。次の状態は
状態１０である。
【０２６９】状態１０（ＲＶ＿ＴＳ０２の格納）前のチ
ャンネルが活性であり且つＲＥビットが有効であった場
合、ＲＶに対する第２の状態語を格納する。次のチャン
ネルが活性であり且つパリティエラーが発生していなけ
れば要素を伝達する開始パルス（ＲＳＭ＿ＸＭＩＴ＿Ｓ
ＴＡＲＴ）が表明される。次の状態は状態１１である。
【０２７０】状態１１（ＴＳＲ＿ＲＶ＿ＴＳ０２の呼出
）次のチャンネルが活性であればＲＶに対する次の状態
が呼出される。次の状態は状態２１である。
【０２７１】状態２１（ＴＳＲ＿ＲＦＭ＿ＴＳ０１の呼
出）次のチャンネルが活性であれば、ＲＦＭに対する第
１の状態語が呼出される。次の状態は状態１９である。
【０２７２】状態１９（ＴＳＲ＿ＲＦＭ＿ＴＳ０２の呼
出／ＲＶにＴＳ０１を格納） 次のチャンネルが活性であればＲＦＭに対する第２の状
態語が呼出され、チャンネルが活性であれば第２の状態
語がＲＶにロードされ、パリティがチェックされる。次
の状態は状態１７である。
【０２７３】状態１７（ＲＬ１状態の呼出／ＲＦＭのロ
ード） 次のチャンネルが活性であれば、ＲＬ１に対する状態語
を呼出され、ＲＦＭに対する第１の状態語がＲＳＭにロ
ードされ、パリティがチェックされる。次の状態は状態
１５である。
【０２７４】状態１５（第１のＲＶ状態の呼出／第２の
ＲＦＭ状態のロード） 次のチャンネルが活性であれば、ＲＶに対する第１の状
態語（ＴＳＲ＿ＲＶ＿ＴＳ０１）が呼出され、第２の状
態語がＲＦＭにロードされ、そのパリティがチェックさ
れる。次の状態は状態２６である。
【０２７５】状態２６（ＲＬ１のロード）次のチャンネ
ルが活性であれば、ＲＬ１に対する第１の状態語がロー
ドされ、パリティがチェックされる。次の状態は状態２
７である。
【０２７６】状態２７（ＲＶ１のロード）チャンネルが
活性であれば、第１の状態語（ＴＳＲ＿ＲＶ＿ＴＳ０１
）をＲＶにロードし、その語のパリティをチェックする
。次の状態は状態２４である。
【０２７７】状態２４（受信開始） これは連鎖の最後の状態である。Ｌ１＿ＬＳＯＦまたは
Ｌ１＿ＢＯＳを受取ると直ちに次のスロットが前のスロ
ットになるので、スロット発生論理が、そのレジスタを
それらの一つが現われたとき更新するように調節される
。現在のチャンネルが活性であり且つパリティエラーが
呼出し時に発生していなければ受信開始（ＲＳＭ＿ＲＣ
Ｖ＿ＳＴＡＲＴ）が表明される。次の状態は初期状態３
０である。
【０２７８】状態虚偽（エラー状態） これは、状態論理にハードウェアエラーが発生したこと
によってのみ入ることができる禁止状態である。この状
態に達すると、ハードウェアエラー指示ＲＳＭ＿ＥＲＲ
ＯＲ＿ＳＴＡＴＥがＩＮＴに対して表明され、状態３０
に続いて動作することにより回復の試みが行われる。
【０２７９】８．ＢＴＤＭインターフェースバースト時
分割多重（ＢＴＤＭ）インターフェース（ＩＦ）での線
路、信号交換、および動作の方法について次に図１３〜
図１５のタイミング図に関して説明する。このインター
フェースに関連はするが、現在権利を主張している主題
事項に関連するとは考えられない特定のＬ１回路の詳細
は先に引用した「統合データリンク制御器に対するバー
スト時分割多重インターフェース」と題する同時係属中
の相互参照出願書に述べられている。前記出願書および
その開連開示の詳細をここにそれらを参照することによ
り取入れてある。今後は、簡単のため、ＢＴＤＭインタ
ーフェースを簡単に「ＢＴＤＭ」および「インターフェ
ース」と称することにする。
【０２８０】ＢＴＤＭは、国際標準機構（ＩＳＯ）の開
放システム相互接続（ＯＳＩ）仕様により規定されてい
る、層１のプロセスと層２のプロセスとの間を正確に機
能的および論理的に遮断する。層２のプロセスは、全体
としてまたは一部をこの発明のＩＤＬＣ装置の内部で行
うことができる（ＩＳＤＮの基本速度環境に対する現在
説明中の実施例においては、多数ではあるが全部ではな
い層２機能がＩＤＬＣで行われるが、他の層２の機能的
責任はＩＯＰまたはホストシステムで考えなければなら
ない）。
【０２８１】ＢＴＤＭそれ自身は、ＯＳＩにより規定さ
れてもいなければまたは考えられてもいない。むしろ、
ＢＴＤＭは、層１のハードウェアと層２のハードウェア
との間で、ＩＤＬＣの現在必要とする処理量をＩＤＳＮ
の代表的な基本速度環境の範囲内およびそれを超えて達
成することができるように、機能を転送するタイミング
を形成する独特の方法を構成するのに現在考えているも
のを表わしているのである。
【０２８２】ＢＴＤＭは、ＩＤＬＣとＬ１回路との間で
データを高速で（最大毎秒２．０４８メガビット全二重
で）転送するどちらかといえば少数の線路を使用してい
る。 ＢＴＤＭは、このような転送に模範的なＩＤＳＮ基本速
度環境で適応するのに必要な柔軟性を備えている。たと
えば、３２個の全二重Ｂ形式チャンネルに対して、各チ
ャンネルでのデータ転送速度は各方向に最大６４ｋｂｐ
ｓである。勿論、Ｌ１回路が結合している特定の回路網
または媒体により、このような回路は多様な形態を取る
ことができることが理解される。現在関連するものの中
には、ＢＴＤＭの特定の信号、信号タイミング、および
信号位相特性を支持するのに必要なこれら回路の一般的
構成がある。その一般的構成については、上述の同時係
属中の特許出願書に完全に説明されており、現在権利請
求する事項には関係していない。したがって、関連する
回路機能についてのみここで説明する。
【０２８３】このインターフェースは、Ｌ１ハードウェ
アにチャンネルあたり０から６４ｋｂｐｓ全二重のスロ
ットによりデータ速度を制御させ、これにより音声／ク
リア・チャンネル、Ｂ形式チャンネル、および更に低速
のＤ形式チャンネル（チャンネルあたり１６ｋｂｐｓ全
二重）、Ｍ形チャンネル、およびＳ形チャンネルの他に
、複数のＢ形チャンネルのタイムスロット容量を集合し
て形成したハイパーチャンネルにも適応させるようにす
る（ハイパーチャンネルについての後の説明を参照のこ
と）。更に、インターフェースの転送タイミングの柔軟
性にはスロットおよびフレームの持続時間の変動を動的
に考慮して必要な通信トラフィックの変動に耐えるよう
になっている。
【０２８４】Ｌ１プロトコルとしてＩＳＤＮの基本速度
およびＩＳＤＮの基礎速度の両者を、および主要Ｌ２プ
ロトコルとしてＨＤＬＣを、支持するのに好適であるよ
うに実施されているが、ＢＴＤＭはこれらプロトコルに
限定されるものではない。それ故ＢＴＤＭは、ＯＳＩま
たはＩＢＭにより規定された他のＬ１、Ｌ２プロトコル
（たとえばＡｓｙｎｃまたはＢｉｓｙｎｃ）を支持する
のに使用することができ、どんなチャンネルによる符号
化音声の転送に適応させるにも好適な速さおよび特性を
備えている。
【０２８５】インターフェース・データ転送信号は、各
チャンネル・タイムスロット内に時間の短い持続時間窓
を占有する鋭く時間圧縮されたバーストで行われる。伝
送および受信の転送は同時に行われる。バースト間の「
無効時間」は、セットアップ時間とも呼ばれるが、ＩＤ
ＬＣで行われるチャンネル処理および状態交換機能の効
率を最適化するよう設計されており、マルチチャンネル
通信サービスに必要なＬＳＩ回路のセル・カウントを本
質的に最少にすると共にＩＤＬＣでチャンネルあたり必
要なバッファ記憶装置の容量を最少にすると信ぜられて
いる。
【０２８６】このインターフェースは、成層プロトコル
（ＯＳＩおよびＳＮＡ）のもとで局部と遠隔とのチップ
モジュールの間でデータを転送するのに使用することが
できる方法において高度な柔軟性を備え、ＩＤＬＣと多
様なＬ１回路とのような層２装置の間でＨＤＬＣフォー
マットによる時分割多重（ＴＤＭ）チャンネル化データ
の転送を容易にする。
【０２８７】このインターフェースは、各々が持続時間
「Ｚ」のチャンネルごとのＴＤＭタイムスロットにより
全二重データの「Ｙ」ビットを転送することができる、
「Ｘ」ＴＤＭデータチャンネルを支持する。ここで、「
Ｘ」は１から３２までの範囲とすることができ、「Ｙ」
は０から８までの範囲とすることができ、「Ｚ」は最小
３．８マイクロ秒であり、「Ｘ」×「Ｚ」は１２５マイ
クロ秒以下である。上の特徴はＩＳＤＮヨーロッパ仕様
に合せて特別に設計されたものであり、特にＩＳＤＮ北
米仕様に特に設計された実施例では、「Ｘ」は１から２
５までの範囲とすべきであり、「Ｙ」はＢ形およびＤ形
のチャンネルに対して０から８までの範囲とすべきであ
り、「Ｚ」は同じく最小３．８マイクロ秒にすべきであ
ることに注目。
【０２８８】上述のパラメータに関して、これらは現在
企図しているＩＳＤＮ環境に合せて特別設計されている
ものであることに注意。他の環境では、ＸおよびＹの指
示限界に対してＹ（スロット窓あたり転送可能なビット
）の範囲は、困難無く１６まで増加することができる。 現在のＢＴＤＭ実施例は単一Ｌ１回路ユニットを単一Ｉ
ＤＬＣ型の装置と結合するため特に設計されているもの
であるが、同様なインターフェース設計を複数のＬ１回
路モジュールを単一のＩＤＬＣ装置にまたは複数のＩＤ
ＬＣ装置にさえ結合させるのに使用することができると
考えられていることにも注目すべきである。
【０２８９】関連特許出願書に更に詳細に説明されてい
るインターフェースの特徴は、すべてのチャンネルでの
「積極滑り」といわれているものである。インターフェ
ースのタイミングは現在のところ、Ｌ１回路内の特定の
要素により正常動作条件下で、内部Ｌ１クロックと遠隔
回路網ノードとの間のクロックのドリフトによる、オー
バランおよびアンダーラン（Ｌ１からＩＤＬＣへの受信
データの転送に関するオーバランおよびＩＤＬＣからＬ
１への伝送データに関するアンダーラン）の可能性が効
果的に除去されるかまたは少くとも可能最小限になるよ
うに調節されている。他の時間依存インターフェースで
は、時々予想され且つ掲示されたエラー指示およびホス
ト起源のクレーム再伝送により処理されるように間欠滑
り効果を生ずるのはクロックのドリフトにとっては正常
と考えられている。このようなエラーの掲示および再伝
送は、明らかにホストシステムの処理時間にとって無駄
であり、インターフェースの帯域幅を浪費し、またはそ
の使用を制限し勝ちであるが、積極滑り動作により効果
に除去し、または可能な限り少くすることができる。
【０２９０】ＢＴＤＭは、図１３および図１４に示す相
対信号タイミングを有するデータ線および制御線を備え
ている。単独線路、ＲＤＡＴＡおよびＴＤＡＴＡは、そ
れぞれ受信データおよび伝送データ（Ｌ１からＩＤＬＣ
への受信データ、ＩＤＬＣからＬ１への伝送データ）を
運ぶ。制御線ＬＳＯＦおよびＢＯＳは、ＴＤＭタイムフ
レームおよびタイムスロットに対するそれぞれ「フレー
ムの最後のスロット」および「時間のスロット点の始ま
り」を示す、基準タイミング・パルスを転送する。ＬＳ
ＯＦは、最後のフレームスロットに対するスロット指示
の始まりであると共にフレーム指示の前進端である。Ｌ
ＳＯＦおよぼＢＯＳに関するパルスの持続時間は、５０
＋１秒すなわち１（ＩＤＬＣ、Ｌ１）機械クロックサイ
クルである。各フレームスロットは、通信チャンネルに
割当てることができ、各通信チャンネルにはフレームに
つき一つ以上のスロットを動的に割当てることができる
。 活性のＢ、Ｄチャンネルおよびクリア／音声チャンネル
は、各々フレームあたり１スロットを割当てられ、数ス
ロット（必らずしも時間的に連続していない）を一つの
ハイパーチャンネルにまとめて割当てることができる（
下のハイパーチャンネルの説明を参照）。
【０２９１】各スロット期間中、送受信データの転送は
８００＋１秒の「窓」の中でビット直列に発生する。受
信データ用窓は、次のスロットの始まりを示すＢＯＳパ
ルスより８００＋１秒前に始まり、そのパルスより５０
＋１秒前に終る。伝送データ用窓は、受信窓と同じ時刻
に始まるが、伝送要求および対応する伝送ビットの転送
の位相のため、次のＢＯＳ指示とほとんど一致して終る
。
【０２９２】各ビットは、Ｌ１側からのそれぞれのパル
ス（Ｌ１により送られる各受信ビットに伴うＲＤＡＴＡ
＿ＶＡＬＩＤパルスおよびＩＤＬＣ要素ＴＬ１により送
られる各伝送ビットに対して表明されるＴＤＡＴＡ＿Ｒ
ＥＱパルス）により規定される１００＋１秒の時間間隔
内に転送される。どんなスロット期間中でも、各方向に
転送されるビットの数（Ｌ１回路により提示される「Ｒ
ＤＡＴＡ＿ＶＡＬＩＤパルスおよびＴＤＡＴＡ＿ＲＥＱ
パルスの数）は可変である（現在のＩＳＤＮの環境では
０から８までである）、この可変性によりＬ１はその送
受信バッファを上述の積極滑り動作を達成するように調
整することができる。
【０２９３】スロット間隔の残り、接続時間で少くとも
２．９５マイクロ秒、は「セットアップ」時間であり、
ＩＤＬＣに前のスロット（それぞれの転送に続くＢＯＳ
パルスの前のスロット）で受取ったデータの必要最少限
のすべての処理を完了させ、次のスロット（転送窓後の
次のＢＯＳと共に始まるもの）に対してチャンネル状態
交換を行わせ、次のスロットに関連するチャンネルおよ
び転送窓に対して伝送データの必要最少限のすべての処
理を完了させる。
【０２９４】ヨーロッパＩＳＤＮ速度（毎秒２．０４８
メガビット）に対する理論的（公称）スロット接続時間
は３．９１マイクロ秒であるが、この発明のインターフ
ェースでの持続時間はわずか短い時間（最小限３．８マ
イクロ秒）に保持されている。すなわち、ＢＴＤＭでの
スロット速度は局部Ｌ１クロックと遠隔クロックとの間
の「最悪の場合のドリフト」を考慮して回路インターフ
ェースで予想される公称スロット速度よりわずかに大き
い。この「前進スロット速度」に維持すること、および
スロットあたり転送されるビット数のＬ１レベルに調整
することにより積極滑り動作が効果的に行われる。すな
わち、Ｌ１側での送受信バッファ（チャンネルあたり２
バイトの各々に最少限の容量を有する）が内部Ｌ１クロ
ックと回路網側クロックとの間のクロックのドリフトに
よるオーバーフローおよびアンダーフローが確実に発生
しないようにする。ＩＤＬＣ側では、送受信パイプライ
ン内の処理の速度およびＤＭＡＣのＩＯＰ記憶装置への
アクセスの最悪の場合の予想速度は、積極滑り制御のた
めにＬ１によって設定された歩調に合わせるのに適当な
能力以上を確保するように設計されている。
【０２９５】図１５は、ＢＴＤＭデータビット・クロッ
ク機能ＴＤＡＴＡ＿ＲＥＱおよびＲＤＡＴＡ＿ＶＡＬＩ
Ｄの発生に関連する内部Ｌ１クロック、Ｃ１＿ＣＬＯＣ
ＫおよびＢ２＿ＣＬＯＣＫ、のタイミングを示す。Ｃ１
はマスタクロックであり、Ｂ２は（Ｃ１から得られる）
スレーブクロックである。各内部クロックパルスの持続
時間は２０＋１秒（ｎｓ）である。連続するＣ１パルス
およびＣ２パルスは重なり合わず、Ｂ２の始まりは約５
ｎｓの「防護」スペースで直前のＣ１の終りに続く。Ｌ
１での各機械サイクル（５０ｎｓ）はＢ２パルスの立上
りと共に始まり、４クロック位相から構成されている。 一つはＢ２パルスの持続時間に関連し、もう一つはその
Ｂ２の終りから次のＣ１の立上りまでの時間間隔に関連
し、第３はそのＣ１パルスの持続時間に関連し、第４は
そのＣ１から次のＢ２の立上りまでの防護スペースと関
連する。
【０２９６】送受信ビットの転送には受取り承認が出さ
れない。ＩＤＬＣは、「＊＊＊＊」で示されるＲＤＡＴ
Ａ＿ＶＡＬＩＤの所定の位相で受信データビットをラッ
チすることを、および「＊＊＊＊」で示されるＴＤＡＴ
Ａ＿ＲＥＱの所定の位相でビット転送のＬ１要求をラッ
チすることを要求される。Ｌ１は、ＩＤＬＣにより提示
される伝送データビットを「＃＃＃＃」で示されるＴＤ
ＡＴＡの所定の位相でラッチしなければならない。
【０２９７】上記データ線および制限線の他に、多数の
線がＢＴＤＭに関連するとして示されているが、実際に
はＬ１回路をＩＯＰ／ホストシステムに結合する線であ
り、或るものはＩＯＰ母線に直接接続し、他のものはＩ
ＤＬＣのＳＩＯ要素を通して間接的にＩＯＰ母線に接続
する。これらの線によりＩＯＰはＬ１回路の始動を直接
制御し、これら回路から直接割込状態情報を取出すこと
ができる。これら線の名称および機能を以下に示す。
【０２９８】ＣＨＩＰ＿ＳＥＬＥＣＴ　　　　ＳＩＯか
らＬ１への入力で、Ｌ１アドレス空間にある有効ＩＯＰ
起源アドレス（およびＩＯＰにより要求される動作が書
込みであれば、ＩＯＰ起源データ）の検出を示す。この
信号は、その有効状態が線：ＲＥＡＤ／ＷＲＩＴＥ、Ａ
ＤＤＲＥＳＳ、ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ、および
書込動作：ＤＡＴＡおよびＤＡＴＡ＿ＰＡＲＩＴＹに関
連することをも示す。この線はアドレスが除去されるま
で活性のままになっている。
【０２９９】ＲＥＡＤ＿ＷＲＩＴＥ　　　　ＳＩＯから
Ｌ１への入力で、指定アドレスに対して行われるデータ
転送動作を指定する。この線上の２進数１および０のレ
ベルはそれぞれ読出しおよび書込の機能を指定する。線
の信号状態はＣＨＩＰ＿ＳＥＬＥＣＴが活性であるとき
有効である。
【０３００】ＡＤＤＲＥＳＳ　　　　ＳＩＯからＬ１へ
の１２ビットの入力で、ＣＨＩＰ＿ＳＥＬＥＣＴが活性
であるときデータを転送すべきＬ１内部のアドレス（Ａ
１２〜Ａ０。Ａ１２が最上位ビット）を指定する。ＡＤ
ＤＲＥＳＳは、ＣＨＩＰ＿ＳＥＬＥＣＴが活性であれば
いつでも有効である。ＳＩＯは実際にＩＯＰから２４ビ
ットのアドレス（Ａ２３〜Ａ０）を受取り、高次ビット
（Ａ２３からＡ１２）を複写してＣＨＩＰ＿ＳＥＬＥＣ
Ｔを発生すると共にＬ１に（必要に応じて更にＬ１によ
り複写するために）低次ビットを転送する。
【０３０１】ＤＡＴＡ　　　　ＩＯＰ母線とＬ１との間
のＴＴＬ３状態双方向１６ビット（２バイト）母線。読
出動作中、Ｌ１側はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除
後２０＋１秒以内にそのデータ・ドライバを使用禁止に
しなければならない。
【０３０２】ＤＡＴＡ＿ＰＡＲＩＴＹ　　　　書込動作
中ＩＯＰから入力されるＬ１パリティで、ＤＡＴＡのそ
れぞれ高および低バイトに関連する高（Ｈ）および低（
Ｌ）のパリティビットから成る。Ｌ１がパリティエラー
を検出すると、−ＤＴＡＣＫを表明せずに、エラーをデ
ータと関係づける状態ビットを設定する。そのビットは
ＩＯＰ／ＳＬＯにより読取られ、関連するＤＴＡＣＫ時
間切れの原因をつきとめることができる。
【０３０３】ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ　　　　Ｓ
ＩＯからのＬ１入力（２ビット）で、ＡＤＤＲＥＳＳの
関連（全および半）バイトのパリティを示す。Ｌ１がア
ドレス・パリティエラーを検出すれば、データ・パリテ
ィエラーに関する限り−ＤＴＡＣＫの表明を禁止し、エ
ラーをアドレスに関連づける状態ビットを設定する。Ｉ
ＯＰ／ＳＩＯはそのビットを読取って関連するＤＴＡＣ
Ｋタイムアウトの原因をつきとめることができる。
【０３０４】−ＤＴＡＣＫ　　　　データ転送の承認に
使用されるＬ１からの３状態出力。読出動作中有効デー
タがＤＡＴＡに静置されてからのみ、または書込み動作
時データがラッチされてから、且つ関連するデータおよ
びアドレスの各パリティが正しいときに限り表明される
。信号はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除後２０＋１
秒以内に除去されるべきである。
【０３０５】−ＣＨＩＰ＿ＩＮＴＥＲＲＵＰＴ　　　　
ＩＤＬＣのＩＮＴ要素へのＬ１出力で、ＩＮＴによりＬ
１ハードウェア障害手動割込ベクトルの要求発生に使用
される。ＩＮＴ／ＳＩＯはＩＯＰ母線インターフェース
でＩＯＰによりあらかじめ指定されたレベルで関連割込
を発生する。この線は、Ｌ１の内部状態レジスタから状
態読出動作を要求することによりＩＯＰがＩＤＬＣ割込
要求に応答するまでＬ１により活性に保持すべきである
。この線はその後少くとも１００ｎｓ不活性に保持して
連続動作を完了させるべきである。ＩＮＴはＬ１の手動
割込要求を待合わせないので、Ｌ１回路は、それら回路
の局部状態レジスタ内の複数のＬ１事象に対する状態の
収集に責任がある。更に、ＩＮＴによる手動ベクトル発
生は他の割込状態交換活動に対して遅らせることができ
るので、このような遅れに対する許容差をＬ１プロセス
に設けなければならない。
【０３０６】−ＣＨＡＮＮＥＬ＿ＩＮＴＥＲＲＵＰＴ　
　　　ＩＮＴによりＬ１チャンネル割込手動ベクトルの
発生を要求するのに使用されるＬ１出力。この割込は、
上のチップ割込と同じに処理される。唯一の差違は、Ｉ
ＤＬＣにあってそこではこの割込にチップ割込より低い
パリティが与えられる。また、この割込は、チップ割込
ベクトルとは異なる独特のベクトルを発生させる。
【０３０７】−ＲＥＳＥＴ　　　　ＳＩＯからＬ１への
入力で、すべてのＬ１回路をリセット状態にマスタリセ
ットさせる。−ＲＥＳＥＴは、何時でも作動させること
ができ、ＣＨＩＰ＿ＳＥＬＥＣＴで遮断されることはな
い。 これは最小１００ミリ秒だけ活性のままでいる。
【０３０８】９．受信レジスタおよび受信論理要素本章
では要素ＲＬ１およびＲＶについて述べ、且つ各要素内
のレジスタおよび状態機械の論理について説明する。
【０３０９】９．１　　ＲＬ１の機能 この副章ではＲＬ１の機能および論理組織について述べ
る。
【０３１０】ＲＬ１の機能は次のとおりである。 １）受信データの直列解消。ＲＬ１はデータをＢＴＤＭ
で、チャンネル・タイムスロットあたり０から８ビット
のバーストでビット直列で受取り、データを８ビット・
バイトに直列を解き、この８ビット・バイトを更にビッ
ト並列処理のためＲＶに送る。
【０３１１】２）ＲＶに送られたデータからプロトコル
特有の文字および制御信号パターンを検出し削除する。 たとえば、ＨＤＬＣフラグパターン（０１１１１１１０
）、アイドルパターン（１５以上連続する１）、および
打切パターン（７から１４までの１の連続）。このよう
な文字およびパターンが検出されるにつれて、これらは
捨てられる（ＲＶに送られない）。
【０３１２】３）透明のため伝送ノードに挿入されるビ
ットの除去。たとえば、フラグ文字または特殊パターン
（アイドルまたは打切）のシミュレーションを防止する
よう「メッセージ・データ」に挿入されている詰込み０
ビットのＨＤＬＣからの除去。
【０３１３】４）ＩＮＴ要素にフレーム受信状態を、お
よびＨＤＬＣ打切りパターンおよびアイドルパターンの
ようなプロトコル特有パターンの受信を、警報する指示
子を設定すること。受取ったＨＤＬＣデータに対して、
ＲＬ１は、フラグ文字、アイドルパターン、および打切
パターンを検出すると直ちに指示子を設定する。フラグ
文字を検出すると直ちに、ＲＬ１のパターン検出論理は
、その文字がフレームの始まりまたは終りを表わしてい
るか否か見分ける動作をする。フレームの始まりを表わ
していれば、ＲＬ１は、そのことを示す内部フレーム状
態指示子を設定する。フレームの終りを表わしていれば
、ＲＬ１は、そのことを示す内部フレーム状態指示子を
設定し、フレームの終りの指示、ｅｏｆ＿ｉｎｄ、をＲ
Ｖに提示し、ＲＶはこれを処理してＩＮＴに送る。フレ
ーム状態の内部開始の設定に続いて非フラグ・バイトが
検出されれば、フレームの中間を示す内部フレーム状態
が設定される。アイドルパターンが検出されれば、ＲＬ
１は、アイドル指示子、ｉｄｌｅ＿ｉｎｄ、をＲＶに提
示し、ＲＶはこれをＩＮＴに送る。打切パターンが検出
されれば、ＲＬ１は打切指示子、ａｂｏｒｔ＿ｉｎｄ、
をＲＶに提示し、ＲＶはこれをＩＮＴに送る。
【０３１４】５）打切陰蔽。ＲＬ１は（ＳＩＯ、ＲＳＭ
、およびＴＳＲを介してホスト／ＩＯＰにより）フレー
ムの外側の打切パターンの検出を選択適に陰蔽するよう
動的に調節することができ、これによりこのような検出
に関連する不必要な割込を除去する柔軟なホストプログ
ラムを作ることができる。
【０３１５】オクテット整列チェック。フレーム閉鎖フ
ラグを検出すると直ちに、ＲＬ１はオクテット整列チェ
ックを行ってフレーム期間中に受取ったビットの数（デ
スタッフされた数より少い）が８の倍数を表わしている
ことを確認する。
【０３１６】７）プロトコル特有パターン内の共有記号
の検出／削除。連続するフラグ（０１１１１１１０１１
１１１１０）の間に共有０を使用して伝送するビットの
総数を減らすようにしているＨＤＬＣの源に対して、Ｒ
Ｌ１はこのようなフラグを検出し、削除する責任がある
。また、フレーム間に一つの共有フラグを使用し（一つ
のフレームの終りおよび他のフレームの始まりを表わし
）ているＨＤＬＣの源に対して、ＲＬ１はまた、このよ
うなフラグを区別し、適切な内部フレーム状態およびフ
レームの外部終端指示を設定する責任を有する。
【０３１７】８）データの反転。ＲＬ１は、反転データ
プロトコル（たとえば、反転ＨＤＬＣ）の受取りを支持
するが、反転形態で受取ったフラグ文字、アイドルパタ
ーン、および打切パターンの検出、削除、および指示の
責任を有する。
【０３１８】９．２　　ＲＬ１の論理 図１６〜図１８を参照すると、ＲＬ１は、ＲＬ１のすべ
ての動作を制御する他に、受信データに対して一定のパ
ターン検出機能を行う状態機械論理１５０を備えている
。ＲＬ１はまた８ビットのチェックレジスタ１５２、８
ビットのデータレジスタ１５３、および６ビットのサー
ビスレジスタ１５４を備えている。論理１５０およびレ
ジスタ１５４の出はＲＬ１状態語、ＲＬ１＿ＴＳ０１、
を形成するが、これは状態交換保存のためＴＳＭに提示
される。
【０３１９】図１８を参照すると、時間交換状態語、Ｒ
Ｌ１＿ＴＳ０１、はＲＬＣＲおよびＲＬＤＲと言う２個
の８ビット・フィールド、ＲＬＴＣという名の４ビット
・フィールド、ＲＬＤＣという名の３ビット・フィール
ド、ＲＬＦＳという名の２ビット・フィールド、および
ＲＬＳＴＡＴという名の７ビット・フィールド、から構
成されている。それぞれのフィールド名称の意味および
各フィールドに提示されている情報について次に示す。 ＲＬＣＲ−はＲＬ１チェックレジスタ状態を表わす。こ
れはチェック・シフトレジスタ１５２の内容を絶えず反
映する。
【０３２０】ＲＬＤＲ−　　　　ＲＬ１データレジスタ
の状態を表わす。これはデータレジスタ１５３の内容を
絶えず反映している。
【０３２１】ＲＬＴＣ−　　　　ＲＬ１の透明度カウン
トの状態を表わす。これは透明度カウント、すなわち、
フラグ文字、アイドルパターン、および打切パターンの
検出の他に、ＨＤＬＣの規則に従うデスタッフィング動
作の必要性の認識に使用される連続的に受信される１の
ビット、の状態に絶えず対応している（下の状態機械の
説明を参照）。
【０３２２】ＲＬＤＣ−　　　　ＲＬ１データ・カウン
ト、受取った有効データ・ビットの数のカウント（モジ
ュロ８）、を表わす。これはオクテット整列を決定する
有効フレーム閉鎖フラグの検出後に使用される。このカ
ウントは、打切、アイドル、またはフラグが検出される
とリセットされる。
【０３２３】ＲＬＦＳ−　　　　ＲＬ１フレーム状態カ
ウントを表わす（以下の状態機械の説明中のフレーム状
態０、１、２、および３の説明を参照）。その値は、Ｈ
ＤＬＣのフレーム受信の位相を区別するもので、受信デ
ータがＲＶに伝えるメッセージデータを何時表わすかを
確認するのに使用される。
【０３２４】ＲＬＳＴＡＴ−　　　　図１７に示すよう
にＲＬ１状態レジスタ１５４の状態を表わす。そのビッ
トは、ビット０〜６で示してあるが、以下のようにそれ
ぞれのチャンネルで受信した最も最近の状態を示す。 ビット０−アイドルパターンを受信。 ビット１−フレームパターンの終りを受信。 ビット２−打切パターンを受信。 ビット３−予備。 ビット４−オクテット整列エラーを検出。 ビット５−予備。 ビット６−予備。
【０３２５】ＢＴＤＭにより提示されたデータビット（
ＢＴＤＭ＿ＤＡＴＡ＿ＶＡＬＩＤの付いたＢＴＤＭ＿Ｄ
ＡＴＡ）は、その提示のクロックサイクル（５０ｎｓ）
内にチェックレジスタ１５２に移される。チャンネルプ
ロトコルに応じて、このようなデータはデータレジスタ
１５３に選択的に移され、異なる処置がそれに続く。
【０３２６】クリアチャンネルに対して、ビットは特別
なパターンチェック無しでレジスタ１５３に移され、（
状態機械１５１で決定されるのであるが）連続の第８ビ
ットが受信されるについて、データレジスタ１５３の並
列出力、ＲＬ１＿ＲＶ＿ＤＡＴＡ、が準備完了指示、Ｒ
Ｌ＿ＲＶ＿ＤＡＴＡ＿ＲＤＹと共にＲＶに提示される。 このような指示が示されると、ＲＶは、その提示のクロ
ックサイクル内に８ビットをラッチしなければならない
（すなわち、転送は同期しており、承認は発せられない
）。
【０３２７】ＨＤＬＣ、または所定のビットパターンの
選択的検出、このようなパターンの選択的削除、および
このようなパターンの検出に関連する指示の転送、を必
要とする特別にフレームされた伝送プロトコルに対して
構成されたデータチャンネルに対しては、ＲＬ１は次の
ような動作を行う。
【０３２８】ビットは、チェックレジスタ１５２および
データレジスタ１５３の双方に直列に移され、各ビット
が到着するにつれて論理１５０は、そのビットおよび前
に受取った７ビットがフラグ（０１１１１１１０）を表
わしているか判定するように動作する。これらビットが
フラグを表わしていれば、データレジスタ１５３はＲＶ
への転送を行わずにクリアされ、更にフレーム開閉状態
の判断が成され、該当すればＲＶへの指示がレジスタ１
５４に設定される。
【０３２９】各ビットを受信するにつれて、論理１５０
はまた、そのビットおよびその先行６ビットがアイドル
パターンまたは打切パターン（１が７個以上連続してい
るパターン）の一部を形成しているか判定する。これが
検出されれば、データレジスタはＲＶへの転送を行わず
にクリアされ、アイドル状態または打切状態の指示がＲ
Ｖに対して設定される。打切またはアイドルパターン（
これは事実、新しい開放フラグが到着するまで後続デー
タを無効にする）を検出してから、論理１５０は、到着
ビットを検査してフラグを探し続け、フラグを検出され
るまで、ＲＶへの転送を行わずにデータレジスタをクリ
アすることにより、受信した８ビット群を捨て続ける。
【０３３０】開放フラグを検出してから、論理１５０は
、上述のようにフラグ、アイドルパターン、および打切
パターンをチェックし続けるが、各受信ビットをその６
個の先行ビットと共にチェックしてそのビットが「詰込
み」ビット（０の後に１が５個連続したものに続く０ビ
ット）であるかの確認も行う。各詰込みビットは（デー
タレジスタの、およびそのビットのデータレジスタへの
移行を防止することにより）捨てられ、このように捨て
てから残っている各８ビット群は同期転送によりＲＶに
転送される（上述のクリアデータの説明を参照）。
【０３３１】開閉フラグ、アイドルパターン、および打
切パターンを検出すると、論理１５０は、サービスレジ
スタ１５４に関連指示を設定し、新しい指示をレジスタ
１５４に設定するにつれて、論理１５０は、レジスタの
内容をＲＶに提示する。レジスタ１５４のビット配置を
図１７に示し、以下に説明する。
【０３３２】図１７を参照すると、レジスタ１５４は、
ＩＤＬＥ、ＥＯＦ、ＡＢＯＲＴ、ＲＥＳ、およびＯＣＴ
ＥＴという名の５個の１ビット・フィールドおよびＲＥ
Ｓという名の２ビット・フィールド１個を含む７ビット
を備えている。３個のＲＥＳビットは予備に取ってあり
、他のビットは、活性のとき、それぞれの名に関連する
指示機能を行う。すなわち、ＩＤＬＥおよびＡＢＯＲＴ
はそれぞれアイドルパターンおよび打切パターンの検出
を指示し、ＥＯＦは閉鎖（フレームの終り）フラグの検
出を指示し、ＯＣＴＥＴはオクテット整列不良の検出を
指示する。
【０３３３】反転形態で伝送されたＨＤＬＣに対して動
作するときは、レジスタ１５２および１５３の入力に配
設された図示しないインバータ・ゲートがすべての受信
ビットを反転するように作動される。したがって、この
ような信号に対する論理１５０の動作は、事実上非反転
ＨＤＬＣ信号に対する動作と同じである。
【０３３４】９．３　　ＲＬ１状態機械の状態状態機械
論理１５０には次のようにリセット状態と名付けられた
状態および状態０から５がある。
【０３３５】リセット状態 ＳＩＯ＿ＲＥＳＥＴが活性のときに入る。内部状態レジ
スタがすべてリセットされ、出力制御および状態指示は
デアサートされる。次の状態は状態０である（ＳＩＯ＿
ＲＥＳＥＴが不活性になると直ちに）。
【０３３６】状態０および１ ＢＴＤＭからのＲＤＡＴＡ＿ＶＡＬＩＤ指示を待つ。こ
のような指示を受取ると直ちに下記処理の一つを取る。
【０３３７】−クリアチャンネル・モードでは、ＲＤＡ
ＴＡ線にあるビットを単にデータレジスタに移す。
【０３３８】−ビット志向プロトコル・モードでは、Ｒ
ＤＡＴＡビットをチェックレジスタに移し、（内部）透
明度カウントを検査して受信ビットが詰込み０であるか
判定する。詰込み０でなければ、そのビットをデータレ
ジスタに移し、受信ビットのカウントを増す。デスタッ
フィングが必要であれば、データレジスタの（したがっ
て受信したばかりのビットのそのレジスタへの）移行を
禁止し、ビット・カウントは増さない。次の状態は状態
２である。
【０３３９】状態２ クリアチャンネル・モードでは、データレジスタへ移し
たビットの内部カウントをチェックする。このチェック
によりレジスタが満杯であることが示されると、データ
準備完了信号（ＲＬ１＿ＲＶ＿ＤＡＴＡ＿ＲＤＹ）をＲ
Ｖに表明する（上に注記したように、これは同期転送で
あり、ＲＶはデータを５０ｎｓクロックサイクル内に受
取るかまたはエラー指示を掲示しなければならない。ビ
ット志向プロトコルモードでは、チェックレジスタを検
査してフラグ（０１１１１１１０）が受取られているか
確認する。フラグが検出されてと、（ＲＶに伝えられる
信号の流れからフラグを効果的に下ろして）データレジ
スタをクリアし、必要に応じて下記によりフレーム変数
を更新する。
【０３４０】−フレーム状態０は有効プロトコルフレー
ム（「開放フラグの探索」）の外側での受信を示す。
【０３４１】−フレーム状態１は、フレームの可能な始
まりを示すが、フレーム状態が０または１（連続するフ
ラグが伝送可能）である間にフラグが検出されると設定
される。フラグを検出すると直ちに、データレジスタを
クリアし、ビットカウントをリセットする。
【０３４２】−フレーム状態２は、開放フレームを示す
が、フレーム状態が１である間に非フラグバイトが検出
されれば設定される。このフレーム状態では、ビットカ
ウントが検査され、データカウントが満杯であることが
示されれば、準備完了指示がＲＶに対して設定され、バ
イトが、クリアチャンネル・モードの動作時のようにデ
ータレジスタからＲＶに移される。
【０３４３】−フレーム状態３は、フレームの終りを示
すが、フレーム状態が２である間にフラグが検出されれ
ば設定される。データレジスタがクリアされ、フレーム
終端指示子がＩＮＴに対して表明される。このフレーム
状態では、ビットカウントがオクテット整列について検
査され、８の倍数でなければ、オクテット整列エラー指
示子がＩＮＴに対して設定される。フラグが検出されな
ければ、チェックレジスタをアイドルパターンまたは打
切パターン（１が７個以上連続する）について検査する
。このようなパターンが検出されれば、適切なアイドル
または打切の指示子をＩＮＴに対して設定し、データレ
ジスタをクリアし、ビットカウントをリセットする。 ＲＤＡＴＡ＿ＶＡＬＩＤが不活性であれば、次の状態は
状態１であり、そうでなければ、次の状態は状態３であ
る。
【０３４４】状態３ＲＤＡＴＡ＿ＶＡＬＩＤが不活性に
なるのを待つ。次の状態は状態１である。
【０３４５】９．４　　ＲＶの機能 ＲＶは、データおよび状態情報をＲＬ１から受取り、Ｃ
ＲＣ（循環冗長チェック）の計算を行い、あふれ状態を
チェックし、別の状態情報を付加してデータをＲＦＭに
伝える。フレーム終端の指示をＲＬ１から受取ると、Ｒ
Ｖは、ＣＲＣチェック結果をＲＬ１およびＲＶの双方の
状態と共にＲＦＭに送る。ＲＶはまた、受取ったデータ
フレームについてＣＲＣのアドレス認識オプション・ビ
ットＡＲＯ（上のＲＳＭの説明を参照）に基き、アドレ
ス認識を行い、このような認識に基きフレームを選択的
に捨てることができる。許容可能なオプションは、全フ
レームの受信、所定の宛先アドレスバイトまたは所定の
放送アドレスを有するフレームのみの認識／転送、所定
の２バイトの宛先アドレスまたは放送アドレスを有する
フレームのみの認識、および放送アドレスを有するフレ
ームのみの認識、である。
【０３４６】９．５　　ＲＶ論理 図１９を参照すると、ＲＶの主要回路要素は、レジスタ
１７０および１７１、ＣＲＣ計算器回路１７２、および
状態機械論理１７３である。
【０３４７】レジスタ１７０および１７１は、ＲＬ１か
ら受取った通信データおよび状態のパイプライン式記憶
装置に対する深さ２の待行列を形成する。各レジスタは
、データおよび関連状態情報のバイトの記憶装置となる
。ＲＬ１により提示されるデータ、ＲＬ１＿ＲＶ＿ＤＡ
ＴＡ、の各バイトは、ＲＬ１指示レジスタ１５４（フレ
ーム終端、打切、アイドル、およびオクテット整列の各
状態を示す）からの関連フレーム状態、ＲＬ１＿ＲＶ＿
ＳＴＡＴＵＳ、と共にレジスタ１７０にラッチされ（Ｄ
ＡＴＡ＿ＳＴＡＴＵＳ＿Ａ）、続いてレジスタ１７１に
並列に移される（ＤＡＴＡ＿ＳＴＡＴＵＳ＿Ｂ）。
【０３４８】このようにして、ＲＶは、ＢＴＤＭで支持
可能な見掛けのバースト速度を支持する。ＲＬ１は１チ
ャンネル・タイムスロットでデータの１バイトまでを受
取ることができるので、ＲＬ１にとってはそれぞれのタ
イムスロットの連続出現時に１チャンネルに対して２バ
イトのデータを受取ることが可能であり、それ故ＲＶに
２バイトの待行列容量が必要である。
【０３４９】ＣＲＣ計算器１７２は、ＣＲＣチェック機
能をこれを必要とするデータに対して累積計算し、結果
を、有効なフレーム終端フラグ検出指示を受取ると直ち
にＲＦＭに伝える。
【０３５０】ＲＶは、同期時間多重で動作する。各活性
チャンネルに対するその状態は、それぞれのチャンネル
スロットが終結するにつれてＲＳＭを経由してＴＳＲに
保存され、そのスロットが再出現するとＲＳＭを経由し
て再ロードされる。各チャンネルに対する処理は、開始
指示、ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴ、がＲＳＭにより作
動されると始まり、スロット終端指示、ＲＳＭ＿ＲＣＶ
＿ＥＯＳ、がＲＳＭにより示されると終る。その状態は
１活性チャンネルに対して保存され、他の活性チャンネ
ルに対して再ロードされるが、ＲＶ（論理１７３）は、
休止状態に置かれる。
【０３５１】開始指示を受取ると直ちに、ＲＶ処理が、
同じチャンネルスロットに対する処理が最後に終結した
とき保持された状態で始まる。ＲＳＭからスロット終端
指示を受取ると直ちに、ＲＶ状態論理１７３は、安定終
結状態になければ、休止する前にそのように動作を続け
る（たとえば、データをＲＬ１から受取らなければなら
ない状態にあれば、データは休止状態を取る前にレジス
タ１７０にラッチされる）。このような状態に達すると
直ちに、論理１７３は、区画の終了指示、ＲＶ＿ＤＯＮ
Ｅ、をＲＳＭに表明する。
【０３５２】データおよび状態指示は、それぞれの準備
完了指示、ＲＬ１＿ＲＶ＿ＤＡＴＡ＿ＲＤＹおよびＲＬ
１＿ＲＶ＿ＳＴＡＴＵＳ＿ＲＤＹ、と共にＲＬ１により
提示される。後者は論理１７３を、それぞれのデータお
よび状態のラッチを制御するように調節する。前に注記
したように、ＲＬ１からＲＶへの転送は同期しており、
ＲＶはその提示の５０ｎｓ機械サイクル周期以内にデー
タおよび状態をラッチしなければならない。ＲＶからＲ
ＦＭへの転送は非同期要求承認動作である。ＲＶ状態論
理１７３はＲＶ＿ＲＦＭ＿ＲＥＱを提示し、ＲＦＭはＲ
ＦＭ＿ＲＶ＿ＡＣＫを返送する。
【０３５３】ＲＶ交換状態は、それぞれ図２０および図
２１に示す二つの時間交換状態語、ＲＶ＿ＴＳ０１、お
よびＲＶ＿ＴＳ０２、から構成されている。ＲＶ＿ＴＳ
０１はレジスタ１７０および１７１の混合内容を表わし
、ＲＶ＿ＴＳ０２はチェック回路１７２の状態を表わす
。再ロード時、対応する交換状態情報がＲＳＭによりＴ
ＳＲから呼出され、ＲＳＭ＿ＤＡＴＡによりＲＶ内のす
べての主要回路ユニットのレジスタに提示される。
【０３５４】図２０を参照すると、ＲＶ＿ＴＳ０１のフ
ィールドは下記の名称および機能の意味を有している。
【０３５５】ＲＶＤ０　　　　ＲＶデータレジスタ０（
８ビット）。レジスタ１７０のデータバイト部（データ
Ａ）に対応し、最も最近に受取ったデータバイトを表わ
す。一方このレジスタではデータはＣＲＣ計算処理を受
ける。
【０３５６】ＲＶＤ０Ｐ　　　　ＲＶデータ０のパリテ
ィ（１ビット）。ＲＶＤ０のバイトに対する奇数パリテ
ィ。
【０３５７】ＲＶＤ１　　　　ＲＶデータレジスタ１（
８ビット）。レジスタ１７１のデータバイト部（データ
Ｂ）に対応し、必要なら（たとえば、アドレス認識のた
め）更に処理してＲＦＭに伝えるべきデータを表わす。 準備完了しているときは、データはＲＶＤ０からこのレ
ジスタに移される。
【０３５８】ＲＶＤ１Ｐ　　　　ＲＶデータレジスタ１
にあるデータの奇数パリティ（１ビット）。
【０３５９】ＲＶＡＲＳ　　　　アドレス認識オプショ
ンを受けるデータフレームに対するＲＶアドレス認識状
態（２ビット）。４状態の中の一つを指示する。　　１
．アドレス認識を行うデータを待つ。　　２．アドレス
が認識されているかまたは認識が禁止されている（フレ
ーム内のすべてのデータがＲＦＭに送られ、フレーム終
端指示を受取ると直ちに割込が発生する）。３または４
、アドレスが認識されず、このフレームは無視される。
【０３６０】ＲＶＤＦ　　　　ＲＶデータレジスタ満杯
（２ビット）。４状態の中の一つを指示する。　　１．
ＲＶＤ０およびＲＶＤ１が共に空。　　２．ＲＶＤ１だ
けが有効データを備えている。　　３．ＲＶＤ０だけが
有効データを備えている。　　４．ＲＶＤ０およびＲＶ
Ｄ１が共に有効データを備えている。
【０３６１】ＲＶＬＢＦ　　　　フレーム指示の最後の
バイト（２ビット）。次の状態の中の一つを指示する。 　　１．ＲＶＤ０およびＲＶＤ１が共に現在フレームの
最後のバイトそ備えていない。　　２．ＲＶＤ１が現在
フレームの最後のバイトを備えている。３．ＲＶＤ０が
現在フレームの最後のバイトを備えている。　　４．Ｒ
ＶＤ０およびＲＶＤ１が共に現在フレームの最後のバイ
トを備えている（すなわち、レジスタ１７０および１７
１が共にフレーム終端指示を備えている）。
【０３６２】ＲＶ１　　　　ＲＶ初期設定指示（１ビッ
ト）。ＩＯＰ／ＳＩＯにより設定され、現在のチャンネ
ルスロットに対するＲＶの状態交換変数の初期設定を示
し、ＲＶによりリセットされてこれを検知し且つチャン
ネルに対する正常処理状態に移ったことを知らせる。
【０３６３】ＲＶＬＡＲ　　　　ＲＶの最後アドレス認
識オプション（２ビット）。このチャンネルに関連する
ＣＣＲのＡＲＯフィールド内の最後の値。各ＲＳＭ始動
時に、ＲＶ論理はこのフィールドを現在のＡＲＯと比較
し、ＡＲＯ値が（ＩＯＰ／ＳＩＯにより）変えられてし
まっているか判定する。変更が検出されれば、ＡＲＯの
新しい値がこのフィールドに移される。フレームの次の
開始が検出されると直ちに、ＲＶはこのフィールドの新
しいＡＲＯ値に従ってアドレス認識処理を始める。
【０３６４】図２１を参照すると、ＲＶ＿ＴＳ０２のフ
ィールドが下記の名称および機能の意味を有している。
【０３６５】ＲＶＣＲＣ　　　　ＲＶ　　ＣＲＣの残部
（１６ビット）。ＲＬ１からフレーム終端指示を受取る
と、このフィールドをチェックしてフレームの受信が正
しいことを確認し、全部１にリセットする。
【０３６６】ＲＶＳ０　　　　ＲＶ状態レジスタ０（７
ビット）。ＲＬ１から最も最近に受取った状態。３ビッ
トは使用せず、他はフレーム状態（ＥＯＦ、アイドル検
出、中絶検出、オクテット整列状態）を示す。
【０３６７】ＲＶＳ１　　　　ＲＶ状態レジスタ１（８
ビット）。ＲＦＭに伝えるべき次の状態。準備完了する
と、状態はＲＶＳ０からこのレジスタに移される。この
レジスタの４ビットはフレーム状態を示し、他のビット
はＣＲＣチェック状態を示し、もう一つのビットはＲＬ
１　　ＲＶパイプラインにおけるバッファあふれ状態を
示し、２ビットは使用しない。
【０３６８】ＲＶＩＯ　　　　ＲＶ内部あふれ指示（１
ビット）。レジスタがＲＶの内部にあれば内部あふれ状
態を示す。このビットが設定されると、データがＲＦＭ
に伝えられない。
【０３６９】９．６　　ＲＶ状態機械 論理１７３は、２個の状態機械、およびＲＬ１に接続し
て先に述べた同期クロックの制約のもとにＲＬ１データ
および状態をレジスタ１７０に通す別の複合論理回路か
ら構成されている。複合論理は、ＲＬ１からデータおよ
び状態を、それぞれの準備完了指示（ＲＬ１＿ＤＡＴＡ
＿ＲＤＹおよびＲＬ１＿ＳＴＡＴＵＳ＿ＲＤＹ）と共に
単に受取り、レジスタが満杯か空かをチェックして確認
し、レジスタが満杯と示されなければ転送を終了する。 転送が完了すれば、ラッチが設定されてこのことを指示
する（そのラッチはレジスタ１７０の内容がレジスタ１
７１に移されるとＭＯＶＥ状態機械の動作によりリセッ
トされる）。データまたは状態の準備完了指示を受取っ
たときレジスタ１７０が満杯であれば、データまたは状
態は捨てられ、レジスタ１７０の中にあるビットがあふ
れ状態を指示するように設定される。
【０３７０】ＭＯＶＥおよびＰＲＯＣＥＳＳと名付ける
二つの状態機械は、他のすべてのＲＶ機能を制御する。 ＭＯＶＥは、「Ａ」レジスタ１７０（ＤＡＴＡ＿ＳＴＡ
ＴＵＳ＿Ａ）から「Ｂ」レジスタ１７１（ＤＡＴＡ＿Ｓ
ＴＡＴＵＳ＿Ｂ）へのデータおよび状態の転送を制御し
、ＰＲＯＣＥＳＳは、データの処理（ＣＲＣチェック、
アドレス認識など）およびＲＦＭとの接続を制御する。 これら状態機械について次に説明する。
【０３７１】ＭＯＶＥ状態機械 状態０（アイドル状態） −この状態では、ＲＳＭは、ＲＶ＿ＤＯＮＥ指示子が活
性であれば、状態状態および状態データを安全に交換す
ることができる。新しい状態状態およびデータが活性チ
ャンネルに対してロードされてしまってから、ＲＳＭは
ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴを表明し、ＭＯＶＥが状態
１に進む。
【０３７２】状態１（処理状態） −データおよび状態はレジスタＡからレジスタＢまで条
件付きで移動し、データはレジスタＡからＣＲＣ計算器
１７２に条件付きで移動する。ＲＳＭからスロット終端
指示（ＲＳＭ＿ＲＣＶ＿ＥＯＳ）を受取れば、ＭＯＶＥ
は、同時ＲＬ１データまたは状態準備完了機能の処理が
レジスタＡに対して終了してから、状態０に戻る。
【０３７３】−休止していず且つデータ／状態がレジス
タＡで利用可能であれば、次の処置はレジスタＢの状態
およびＣＲＣ計算によって決まる。
【０３７４】−レジスタＢがフレーム終端状態だけを備
えていれば、ＭＯＶＥは、レジスタＢがＰＲＯＣＥＳＳ
状態機械により空にされるまで周回する。
【０３７５】−レジスタＢがフレーム終端状態およびフ
レームの最後のデータバイトを共に備えていれば、ＭＯ
ＶはＣＲＣの残りについて有効性をチェックする（１６
進「１Ｄ０Ｆ」倍でなければならない）。残りが有効で
なければ、ＭＯＶＥはレジスタＢにＣＲＣ無効ビットを
設定し（状態２を参照）、レジスタＢがＰＲＯＣＥＳＳ
により空にされるまでこの状態で周回する。
【０３７６】−レジスタＢが有効データのみを備え、レ
ジスタＡがフレーム終端状態のみを備えていれば、フレ
ーム状態はレジスタＡからレジスタＢに移動し、レジス
タＢにあるデータがフレームの最後のバイトとして指示
され、レジスタＡをＲＬ１からデータおよび状態を受取
るのに利用できるようになる。
【０３７７】−レジスタＢが有効データもフレーム終端
状態も備えていず、レジスタＡが双方を備えている場合
には、有効データおよびフレーム終端状態が共にレジス
タＡからＢに移動する。この事態において、データはＣ
ＲＣ計算器に同時に入り、レジスタＡは更に多くのデー
タおよび状態を受取るのに利できるようになり、レジス
タＢはフレームの最後のバイトを保持しているとしてマ
ークされ、ＭＯＶＥは状態２に進む。
【０３７８】ーレジスタＢがデータおよびフレーム終端
状態を共に備えていず、レジスタＡがフレーム終端状態
だけを備えていれば、状態はレジスタＢに移動する。Ｃ
ＲＣの剰余（下の状態２および３を参照）が有効性につ
いてチェックされる。ＣＲＣの剰余の比較が不合格であ
れば、レジスタＢにＣＲＣ無効ビットが設定される。レ
ジスタＡが有効ビットだけを備えていれば、データはレ
ジスタＢおよびＣＲＣ計算器に同時に送られ、ＭＯＶＥ
は状態３に進む。
【０３７９】状態２（フレームの最後のバイトに関する
ＣＲＣ計算を待つ） −ＣＲＣ計算は１ビットを計算するのに１機械サイクル
かかり、データ移動は一度に８ビットであるから、全計
算には８機械サイクルかかる。ＭＯＶＥは内部カウント
を連続機械サイクルで８から０に減らして状態１に戻り
、ＣＲＣの剰余をフレームの最終のＣＲＣ剰余として有
効性についてチェックする（上述のこの状態の入り方に
注意）。
【０３８０】状態３（最後のバイト以外についてＣＲＣ
計算を待つ） −機械サイクルが上述のように８から０までカウントダ
ウンされ、ＭＯＶＥは状態１に戻る。
【０３８１】ＰＲＯＣＥＳＳ状態機械 状態０（アイドル状態） −ＭＯＶＥにおける状態０（ＲＳＭ＿ＲＣＶ＿ＳＴＡＲ
Ｔ）に同じ。開始指示を受取ると、ＰＲＯＣＥＳＳは状
態３に進む。
【０３８２】状態１（アドレス認識処理）−ＲＳＭ＿Ｒ
ＣＶ＿ＥＯＳにより休止すれば、状態０に戻る。休止せ
ず且つＡＲＯがすべてのフレームが受信可能であること
を示し、認識状態（ＲＶ＿ＴＳ０１のＲＶＡＲＳフィー
ルド）が無効アドレスが認識されていることを示してい
れば、レジスタＢ（レジスタ１７１）の中のデータは、
フレーム終端指示がレジスタＢを通過してしまうまで捨
てられる。この状況（すべてのフレームが受信可能で且
つ無効アドレスが認識されている）に対するシナリオは
、現在のフレームが始まっているのでＡＲＯが変ってし
まっており、現在のフレームが無効になることであるこ
とに注目。
【０３８３】−レジスタＢがデータかまたは終了フレー
ム状態かを備えており且つ認識状態が有効状態が認識さ
れていることを示せば、ＰＲＯＣＥＳＳは状態２（デー
タまたは終了フレーム状態をＲＦＭに伝える）に進む。
【０３８４】−ＡＲＯがアドレスが認識可能であること
を示し、認識状態が無効アドレスが認識されていること
を示せば、レジスタＢにあるデータは、新しいフレーム
の開始まで捨てられる。レジスタＢがデータかまたはフ
レーム終端状態かを備えており且つ有効アドレスが認識
されていれば、ＰＲＯＣＥＳＳは状態２（データまたは
フレーム終端状態をＲＦＭに送る）に進む。アドレスを
現在認識しなければならないようなフレーム状態である
場合、レジスタＡおよびＢにあるデータは、ＲＳＭのＨ
ＤＬＣレジスタのＬＳＡ部に保持されているアドレスパ
ターンと比較される。パターンが合致すれば、認識状態
が設定されて有効アドレスが認識されていることを示し
、アドレス認識がこのフレームに対して終結し、ＰＲＯ
ＣＥＳＳは状態２に進んでデータを伝える。比較したア
ドレスが合致しなければ、状態は無効アドレスを認識し
たことを示すように設定され、ＰＲＯＣＥＳＳは状態１
に留まって後に続くすべてのデータを捨てさせる。
【０３８５】状態２（データ／状態をＲＦＭに転送する
） −ＲＶ＿ＲＦＭ＿ＲＥＱがＲＦＭに表明される。承認、
ＲＦＭ＿ＲＶ＿ＡＣＫ、を受取ると直ちに、レジスタＢ
が（Ｂのどの部分が満杯かにより）データまたは状態の
転送に利用できることの指示が設定され、ＰＲＯＣＥＳ
Ｓは状態１に戻る。フレーム終端状態が転送されれば、
状態１に戻ったとき、ＰＲＯＣＥＳＳは単にＲＳＭから
のスロット終端指示を待ち、次いで状態０に戻る。デー
タだけが転送されれば、状態１に戻ったとき、ＰＲＯＣ
ＥＳＳは別のデータが送られるのを待ち、次いでこの状
態に戻る。
【０３８６】状態３（ＡＲＯにおけるプロセスの動的変
化） −ＲＳＭによりロードされた状態が新しく初期設定され
たチャンネル（ＲＶ＿ＴＳ０１セットにあるＲＶＩビッ
ト）を示せば、ＰＲＯＣＥＳＳは、新しく初期設定され
た指示をリセットし、最後のアドレス認識オプション（
ＡＲＯ）ビット（ＲＳＭ＿ＣＣＲの）を前のＡＲＯ状態
（ＲＶ＿ＴＳ０１のＲＶＬＡＲフィールド）と比較して
ＡＲＯ状態が変っているか判定する。変っていれば、最
後のオプションが次の保存されたＲＶ＿ＴＳ０１のＲＶ
ＬＡＲフィールドの状態位置に複写される。次の状態は
状態１である。
【０３８７】−ロードされた状態が新しく初期設定され
たチャンネルを示さなければ、最後のＡＲＯおよび現在
のＡＲＯが更に比較され、これらが合致しなければ、現
在のＡＲＯが最後のＡＲＯフィールド位置に書込まれる
。次ぎの状態は状態１である。
【０３８８】−ＡＲＯがアドレスを認識することからす
べてのフレームを認識することに変っており且つ認識状
態が現在のところ無効アドレスの認識を示さなければ、
認識状態が設定されて有効アドレスが認識されたことを
示すので、フレームの残りが通常どおり受信される。次
の状態は状態１である。
【０３８９】１０．　伝送レジスタおよび伝送論理要素
１０．１　　伝送層１（ＴＬ１）の機能ＴＬ１は、伝送
有効化要素ＴＶと伝送データをＴＶから回路網に転送す
るＢＴＤＭとの間を接続する。ＴＶは伝送データをＦＩ
ＦＯＲ（ＦＩＦＯ　　ＲＡＭ）から、伝送ＦＩＦＯ管理
要素ＴＦＭを経由して受取り、このようなデータをＴＦ
ＭからＤＭＡＲＱ（ＤＭＡ要求要素）に表明された要求
に応じてＤＭＡＣの非同期部を経由してＦＩＦＯＲにロ
ードされることを想起すること。
【０３９０】ＴＬ１は、ＲＬ１で行われるものと逆の機
能を行う。これには次の動作が含まれる。 −データバイトの直列化。 −フラグ、打切、およびアイドルの発生。 −透明度−０ビットの詰込み。 −アンダーランの検出。 −フラグの分配。 −データの反転。 −データを出力するためレジスタを交互に使用。
【０３９１】ＴＬ１は、データバイトをＴＶから受取り
、Ｌ１回路によりＢＴＤＭに提示されたビット要求ＴＤ
ＡＴＡ＿ＲＥＱに応じてデータビットをＢＴＤＭに直列
に転送する。ＴＬ１では、データは１対のバイトレジス
タ、ＴＬＤ１およびＴＬＤ２（以下のＴＬ１論理の説明
で説明する）、を通して送り込まれるので、どんなスロ
ットタイム期間中でもＴＬ１は、次にサーブされるチャ
ンネルに対して最大２バイトまでのデータを格納するこ
とができ、これによりＢＴＤＭの速度範囲内でのどんな
速度のＬ１要求をも処理するように準備することができ
る。これにより最大八つまでの要求をスロット内でバー
ストさせることができ、これにより（伝送は一般にオク
テット整列しないので）１スロット期間中に２連続バイ
トのビットを送ってしまうことがあると考えられる。
【０３９２】これにもかかわらずアンダーランが発生す
れば、ＴＬ１は、割込処理用の適切なアンダーラン指示
を発生し、続いて打切パターンを伝送し、続いてアイド
ル詰込みパターンを送り、打切パターンが送られてしま
ってからその事象の適切な指示を発生する。その他に、
ＴＬ１は、ＣＣＲの打切制御ビット（ＡＲおよびＡＩＭ
）に生じた変化に迅速に反応し、打切パターンを伝送し
始めるようになっている。したがって、ＴＬ１は、ＳＩ
ＯおよびＴＳＲを通して働くＩＯＰ／ホストによりいつ
でも効果的に制御されて伝送を打切ることができ、これ
によりたとえばエラーとわかっている伝送を続ける回路
網チャンネルの無用の使用を減少することができる。
【０３９３】ＨＤＬＣプロトコルで通信するチャンネル
に対して、ＴＬ１は、非区切データ（フラグでなく、ア
イドルでなく、打切でない）を表わす５個連続する１の
伝送を検出し、０ビットを挿入してこのようなデータを
区切として受取らないようにする。更に、ＴＬ１は、プ
ロトコル・メッセージ・フレームの始めと終りとを区別
して伝送のそれぞれの段階に開閉フラグを挿入する。プ
ロトコルがビット反転を必要とすれば、ＴＬ１はそれを
処理する。
【０３９４】ＴＬ１は、時分割多重同期で動作し、これ
により活性チャンネルに対するその状態が関連するＢＴ
ＤＭタイムスロット出現期間中に（ＴＳＲからＲＳＭを
経由して）ロードされ、（ＲＳＭを経由してＴＳＲに）
スロット端として保存される。その時間交換状態は、図
２４を参照して以下に説明する一つの語、ＴＬ１＿ＴＳ
０１、から構成される。ＴＬ１は、図２３を参照して以
下に説明する９ビットの情報指示レジスタを備えており
、その内容は、ＴＬ１＿ＴＳ０１の一部として時間交換
により保存される。
【０３９５】１０．２　　ＴＬ１状態指示図２３に示す
ＴＬ１状態指示は、８個の使用指示子ビット（ビット０
〜６および８）および１不使用ビット（ビット７）から
構成されている。
【０３９６】「サービス打切」ビット（ビット０）は、
打切パターン（または反転ＨＤＬＣが有効である場合に
は反転打切パターン）が伝送されていることを示す。こ
のビットは、ハードウェアにより設定され、状態交換中
保存され、伝送される打切パターンをＢＴＤＭフレーム
を横断して思い出すことができる機構を作る。フレーム
終端ビット（ビット１）は、ＴＶから要求されたバイト
がＴＶによりフレームの最後のデータバイトであると示
されたとき設定される。このビットがオンであると、Ｔ
Ｌ１は、最後のデータバイトの後閉鎖フラグを自動的に
送り、ＴＬ１は、そのフラグが送られてしまったときこ
のビットをリセットする。閉鎖フラグが送られてしまっ
たら、一連のフラグまたはアイドルから成る詰込みパタ
ーンが必要に応じて伝送される。詰込みパターンは、Ｔ
Ｖが特定の終了指示、ＴＶ＿ＥＮＤＦＲＡＭＥまたはＴ
Ｖ＿ＥＮＤＣＨＡＮ、を送るとき必要である。パターン
の形態は、ＣＣＲ内のビットにより決まる。ＥＮＤＦＲ
ＡＭＥが指示されていればＩＦＳ（フレーム間詰込み選
択）ビット、またはＥＮＤＣＨＡＮが指示されていれば
ＩＣＳ（連鎖間詰込み選択）。
【０３９７】データ・レジ順序ビット（ビット２）は、
データ・レジ１およびデータ・レジ２空き指示子ビット
（ビット３および４）の状態と関連して、上述のデータ
レジスタＴＬＤ１およびＴＬＤ２に対するデータ転送の
順序を決定する。ＴＶに対すデータ呼出し動作は、ビッ
ト３または４がオンであるとき呼出され、それぞれのレ
ジスタが空であることを示す。これらビットが二つとも
オフであるときは、データはＢＴＤＭに転送するため順
序ビットで指示された順序でレジスタから取出される。 二つのビットが共にオンであれば、順序ビットはレジス
タへのデータのローディングの順序を決める。
【０３９８】アンダーラン指示ビット（ビット５）は、
データのアンダーランが発生したことを思い出させるの
に使用される。この状態が発生すると、ビット０（サー
ビス打切）も設定される。ＴＶにフレームの最終バイト
の後に送る新しいフレームデータが無く且つ閉鎖フラグ
が送られてしまっていれば、アンダーラン指示子が設定
されてＴＬ１に詰込みパターンを発生するよう要求する
。フレーム間詰込み選択ビット（ＲＳＭ＿ＣＣＲのＩＦ
Ｓ）のオン／オフ状態は、パターンの形態を決定する。 オンならばアイドル、オフならばフラグである。
【０３９９】打切掲揚ビット（ビット６）は、打切がＩ
ＮＴに対して指示されていることを示すのに使用される
。このビットはＴＦＭによる関連要求が行われていると
き設定され、ＩＮＴによりリセットされる。
【０４００】ＴＦＭリセットビット（ビット８）は、Ｔ
ＦＭがリセット（不活性化、再初期設定、および再作動
）されていることを示すのに使用される。このビットは
打切状態をリセットするのに使用される。
【０４０１】１０．３　　ＴＬ１論理 ＴＬ１論理を図２２に概略示してある。詳細について以
下に示す。この論理は、３個の個別状態機械ユニット１
７６Ａ、１７６Ｂ、および１７６Ｃから成る状態機械論
理１７６、それぞれ１７７および１７８で示してあるデ
ータレジスタＴＤ１およびＴＤ２、打切／アイドル／フ
ラグ発生器１７９、マルチプレクサ回路１８０、図２３
に示す状態ビット指示を保持する状態指示レジスタ１８
１（ＴＬＳＩ）、ＴＤＢＰ（伝送データ・ビット・ポイ
ンタ）とも呼ばれるビット・ポインタ・レジスタ１８２
、ＴＬＤＳＳ（伝送層１データ源セレクタ）とも呼ばれ
る源セレクタ・レジスタ１８３、およびＴＬＴＣ（伝送
層１透明度カウンタ）とも呼ばれる透明度カウンタ１８
４、を備えている。
【０４０２】状態機械ユニット１７６Ａ（ＴＬ１状態機
械と云う）は、ＴＶからの伝送データバイトの受取りお
よび状態指示レジスタ１８１による順序および空きの指
示に従うデータレジスタ１７７および１７８への前記伝
送データバイトのローディングを制御する。データがレ
ジスタ１７７および１７８に転送されるにつれて、ユニ
ット１７６Ａは、レジスタ１８１による順序および空き
の指示を適切に調節する。このユニットの状態の詳細に
ついては後に１０．３．１で示す。
【０４０３】状態機械ユニット１７６Ｂ（リセット状態
機械と云う）は、伝送ＦＩＦＯ管理器ＴＦＭの状態を監
視し、データ伝送がＴＦＭの初期設定状態と確実に正し
く調整されているようにする。ＲＳＭからの入力ＲＳＭ
＿ＣＣＲおよびユニット１７６ＡからのＴＬ１＿ＤＯＮ
Ｅ出力のＴＤＥ（伝送データ有効化）ビットを観察する
ことにより、ユニット１７６Ｂは、ＴＦＭがＳＩＯを介
するＩＯＰの外部行動を通して何時作動解除され、再初
期設定され、再作動されるかを判断する。これら外部行
動は、データの各後続ブロックに対する動作をＤＭＡＣ
によりその転送命令（下記ＤＭＡＣの説明を参照）に対
して行われる連鎖機能と調整するためにデータブロック
の各単位の回路網への転送が完了するにつれて必要にな
る。この状態機械ユニットの状態の詳細については後に
１０．３．２で示す。
【０４０４】状態機械ユニット１７６Ｃ（Ｌ１転送状態
機械とも云う）は、レジスタ１７７および１７８からＢ
ＴＤＭインターフェースへの伝送データの転送、および
このような転送に関連する動作を監督する。これら動作
には直列化、ゼロビット挿入、および特殊文字挿入（フ
ラグ、アイドル、打切、など）がある。このユニットの
状態および動作の詳細については後に１０．３．３で示
す。その機能を遂行するにあたり、このユニットは、マ
ルチプレクサ１８０、および１７９、１８０ａ、および
１８２〜１８４で示した補助論理ユニットを使用し、制
御する。マルチプレクサ１８０および論理ユニット１７
９、１８０ａ、および１８２〜１８４については１０．
３．３のこのユニットの状態の説明のところで述べる。
【０４０５】１０．３．１　　ＴＬ１状態機械ＴＬ１状
態機械１７６Ａは、ＴＶから通信伝送データを、一度に
１バイトづつ受取り、これをどちらが空であるかにより
レジスタ１８１および１８２に交互にロードする（二つ
とも空であれば最も長く空いているものにロードする）
。 これらレジスタの空き状態は、状態指示レジスタ１８１
による「レジ順序」および「レジ空き」指示（図２３）
から決まり、このような指示は、各レジスタがロードさ
れてそれぞれのレジスタが空ではないことが示され、次
のロードの宛先として他のレジスタが指されるにつれて
、修正される。空き指示子は各データレジスタにある最
後のデータビットがＢＴＤＭインターフェース（下の１
０．３．３を参照）に送られるとＬ１転送状態機械ユニ
ット１７６Ｃによりオンにされる（空状態を示す）。外
部リセット指示、ＳＩＯ＿ＲＥＳＥＴ、を受取ると、こ
の状態機械は、状態指示レジスタをクリアし、その状態
０を取る。 この状態機械の状態を次に要約する。
【０４０６】状態０（開始を待つ） −ＲＳＭから開始信号、ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴ
、を受取ると直ちに、このユニットはＴＬ１＿ＤＯＮＥ
の表明を解除し、状態１に移る。ＴＬ１＿ＤＯＮＥの表
明には、ＴＬ１＿ＤＯＮＥがＲＳＭにＴＬ１が全体とし
て状態時間交換動作の準備が整っていることを示してい
るかぎり、このユニット１７６ＡおよびＬ１転送ユニッ
ト１７６ＣによるＤＯＮＥの表明が一致する必要がある
ことに注意。このような一致表明は図において１７６ａ
で論理的ドット・アンド接続を表わすドットにより表わ
してある。
【０４０７】状態１（データを待つ） ・休止指示（ＲＳＭ＿ＸＭＩＴ＿ＥＯＳ）、または打切
指示（状態５を参照）に対処する場合には、ユニットは
状態０に移る。
【０４０８】・ＴＶからのフレーム終端指示（ＴＶ＿Ｔ
Ｌ１＿ＥＮＤＦＲＡＭＥ）に対処する場合には、フラグ
が（レジスタ１８１のフレーム終端指示ビットをクリア
することにより示してあるように、Ｌ１転送ユニット１
７６Ｃにより）送られてしまうまで待ち、状態１に留ま
る。
【０４０９】−前述の条件が関係せず、且つ一方または
両方のデータレジスタ１７７および１７８が空でデータ
をロードするのに利用できる（ＴＶ＿ＤＡＴＡ＿ＲＤＹ
が表明されている）場合には、ユニットは状態２に移る
。この動作と関連して、ユニットは先づＴＶからのデー
タにフレーム終端指示が付いているか確認し、もし付い
ていれば、ユニットはフレーム終端指示子をレジスタ１
８１に設定してから状態２に移る。
【０４１０】−その他すべての状況では、ユニットは状
態１に留まっている。
【０４１１】状態２（ＴＶからバイトを受取る）−ユニ
ットは、レジスタ１８１に打切掲揚状態指示があるかチ
ェックする。打切掲揚指示が存在しなければ、ユニット
は、データを適切な空データレジスタ１７７または１７
８にラッチし、そのレジスタに対する空指示ビットをリ
セットし、データ受取りの承認をＴＶに表示し（ＴＬ１
＿ＴＶ＿ＤＡＴＡ＿ＡＣＫを発生することによる）、状
態０に移る。データ転送を行う前に打切についてチェッ
クすることにより、ユニットが、ＤＭＣおよびＴＦＭが
適切に再初期設定されるまでＴＶにより提示されるデー
タを受取ることのないようにする。
【０４１２】その他の場合（ハードウェア・エラー状態
） −この状態は、破滅的ハードウェアエラーが検出された
ときに限り取られる。ＤＯＮＥが表明され、エラー状態
指示、ＴＬ１＿ＩＮＴ＿ＥＲＳＴＡＴＥ、がＩＮＴに表
明される。ユニットはこの状態から状態０まで連鎖動作
することにより絶えず回復しようとする。
【０４１３】１０．３．２　　ＴＦＭリセット状態機械
（１７６Ｂ）このユニットは、ＲＳＭ＿ＣＣＲおよびＴ
Ｌ１＿ＤＯＮＥ指示のＴＤＥ（伝送ＤＭＡ有効化）ビッ
トを監視し、伝送ＦＩＦＯ管理器ＴＦＭが何時外部作用
（ＳＩＯ／ＩＯＰ）により作動解除され、再初期設定さ
れ、再作動されたかを確認する。この機構は、アンダー
ラン、パリティエラー検出、または特定の外部要求によ
り打切が発生してから動作を再開するのに必要である。 この機構により、それぞれのチャンネルが再初期設定さ
れるまでは新しいデータが送出されない。
【０４１４】リセットモード −（このユニットが下記の番号の付いた状態のどれかに
ある間に）ＳＩＯ＿ＲＥＳＥＴが作動されると直ちに、
ユニットはＴＦＭ＿ＲＥＳＥＴ指示ビットをレジスタ１
８１に設定し、レジスタ１８１の打切掲揚指示ビットま
たは打切対処指示ビットをリセットし、状態０に移る。 これはＴＦＭが前の打切の後外部作用により適切に再初
期設定されていることを示す。
【０４１５】状態０（ＴＦＭの作動解除を待つ）−ＴＬ
１＿ＤＯＮＥが表明されず、ＣＣＲのＴＤＥビットが活
性でなければ（ＴＦＭが使用禁止になっていることを示
す）、状態１に移る。
【０４１６】状態１（ＴＦＭの再作動を待つ）−ＴＬ１
＿ＤＯＮＥが表明されていないがＴＤＥが活性である（
ＴＦＭが再作動されていることを示す）場合には、ユニ
ットは、状態レジスタ（図２３）のＴＦＭ＿ＲＥＳＥＴ
ビットの他に活性打切指示子（打切掲揚または打切対処
）をもすべてリセットし、状態０に戻る。
【０４１７】１０．３．３　　Ｌ１転送状態機械（１８
０Ｃ）このユニットは、ＢＴＤＭ母線にビット直列に接
続すること、および関連機能（直列化）、ゼロビット挿
入、フラグ発生）を行うことに責任がある。外部リセッ
ト（ＳＩＯ＿ＲＥＳＥＴ）が検出されると、このユニッ
トは状態指示レジスタの関連部分をリセットし、状態０
を取る。
【０４１８】このユニットは、マルチプレクサ１８０、
および補助論理１７９、１８０ａ、および１８２〜１８
４を使用し且つ制御することによりその動作を行う。マ
ルチプレクサ１８０は、必要に応じてデータレジスタ１
７７および１７８に対してデータ直列化機能を行ってこ
れらレジスタの内容をビット直列でＢＴＤＭインターフ
ェースを経由して回路網に転送する。マルチプレクサ１
８０をこれらレジスタに対して制御するにあたり、ユニ
ット１７６Ｃはカウンタ・レジスタ１８２〜１８４に設
けられているポインタ指示を使用してマルチプレクサ１
８０への入力のバイト源を判定し、所定の源からの特定
のビットを選択する。ユニット１７６Ｃは、これらポイ
ンタ指示を、使用するにつれて調節する。
【０４１９】レジスタ１８３（伝送層１データ源セレク
タレジスタ）は、転送すべき次のバイトの源（レジスタ
１７７、レジスタ１７８、または特殊文字発生器１７９
）を指示し、レジスタ１８２（伝送データビット・ポイ
ンタ・レジスタ）は、所定のバイト源から転送すべき次
のビットを指示する。ビットが源レジスタから転送され
るにつれて、ビット・ポインタは歩進してその源にある
次のビットを指し、ビット・ポインタが最後のビットの
位置に対応する値に達するにつれて、そのビットの転送
に続いて指示レジスタ１８１に対し適切な状態指示（た
とえば、レジスタ１７７または１７８に対する空状態の
指示）が設定される。
【０４２０】カウンタ・レジスタ１８４（伝送層１透明
度カウンタ）は、ビット志向プロトコルのもとで動作す
るチャンネルに対してデータを伝送している間にゼロビ
ット挿入を決定するのに使用される。このようなチャン
ネルでは、伝送データは特殊な（フラグ、アイドル、ま
たは打切）文字として現われないようにしなければなら
ない。この目的で、伝送データの流れに６個以上論理１
が連続する信号が現われないようにすることが必要であ
る。カウンタ１８４を使用してレジスタ１７７および１
７８に対する論理１の連続するデータ信号の転送をカウ
ントし、カウント値が５に達したら、マルチプレクサ１
８０にゼロビットを挿入させ（その源として０発生器１
８０ａを使用して）、カウント値を０にリセットする。 回路１７９は、打切、アイドル、およびフラグの各文字
を発生するが、その個々のビットは、出て行く信号ビッ
トの流れに打切、アイドル、またはフラグ（フレーム終
端）の各状態を示す必要のあるとき回路網に転送するた
めマルチプレクサ１８０により選択される。
【０４２１】ユニット１７６Ｃの状態を要約すれば下記
のとおりである。
【０４２２】ユニットが或る状態にある間にＳＩＯ＿Ｒ
ＥＳＥＴが表明されれば、ユニットはレジスタ１８１の
状態指示子をクリアして状態０に移る。
【０４２３】状態０（開始を待つ） −ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴを検出すると直ちに、
ユニットは状態１に進む。その他の場合にはユニットは
状態０に留まる。この状態では信号が表明されず、状態
指示は修正されない。この状態では、ＴＬ１時間交換状
態、ＴＬ１＿ＴＳ０１、がＲＳＭによる時間交換記憶装
置について、およびＲＳＭからの次のチャンネル・ロー
ディングについて有効である。
【０４２４】状態１（現在の状態の決定）−ＲＳＭ＿Ｃ
ＣＲのプロトコルコードを評価して現在のチャンネルが
「クリア」（プロトコル無し）であるかまたはビット志
向プロトコル（ＨＤＬＣ／ＬＡＰＢ／ＬＡＰＤ）で動作
しているかを判定する。
【０４２５】−ビット志向であれば、ユニットは打切要
求オプション（ＲＭＳ＿ＣＣＲのＡＲフィールド）をチ
ェックし打切を強制すべきか否か判定する。打切はデー
タパリティエラー指示、ＴＶ＿ＰＡＲＩＴＹＥ、を受取
った場合にも強制される。打切パターンを送らなければ
ならない場合には、ＴＬ１＿ＴＳ０１のビットポインタ
・フィールドＴＬＤＢＰを７（反転ＨＤＬＣで動作して
いる場合には８）にリセットし、状態指示ビットを設定
して打切が行われていることを示す。また、源選択指示
子（ＴＬ１のレジスタ１８３にあるように示してあるが
実用上はＴＶのレジスタにあってＴＬ１への入力として
提示される）がＴＬ１により設定されてマルチプレクサ
回路１８０に、ＢＴＤＭに送るべき信号の現在のバイト
源として打切発生論理（特殊文字発生論理１７９の一部
）を選択すべきことを指示する。ＴＤＢＰ値が０まで整
列すると（所要パターンが完全に送られてしまったこと
を示す）、ＴＬＤＳＳおよびＴＤＢＰが更新されて次の
データ源としてＲＳＭ＿ＣＣＲにより指定された（これ
はチャンネル初期設定の始まりでのみ発生する）フレー
ム間詰込みパターンの源（論理１７９の他の部分）を指
す。次の状態は状態４である。
【０４２６】・クリア・チャンネルの場合には、次の状
態は状態２である。
【０４２７】状態２（Ｌ１がデータを取るのを待つクリ
ア・チャンネル） −伝送データ要求、ＢＴＤＭ＿ＴＤＡＴＡ＿ＲＥＱ、が
活性であれば、ビットポインタおよびレジスタポインタ
により指定されたデータビットを提示し、ビットポイン
タ（ＴＬＤＢＰ）を歩進させると共にアンダーランエラ
ーについてチェックする。アンダーラン指示子が設定さ
れていれば、内部指示をクリアし、（源ポインタＴＬＤ
ＢＳを経由して）送られた最後のバイトのレジスタ源を
つきとめ、源ポインタを設定してそのバイを（不法なオ
クテットを伝送させないようにする詰込みパターンとし
て）絶えず送出する。次の状態は状態３である。
【０４２８】状態３（Ｌ１がデータを取ってからのクリ
ア・チャンネル） ・伝送データ要求が不活性であれば、データポインタＴ
ＤＢＰおよび指示子をチェックしてアンダーランエラー
が発生している（両データレジスタが空で、ＴＬＤＢＰ
値が０である）か確認する。もしアンダーランであれば
、ポインタＴＬＤＢＰをリセットし、源レジスタの指示
を保持し、割込指示をＩＮＴに表明する。アンダーラン
ではないがＴＬＤＢＰ値が０であれば、ＴＬＤＳＳを設
定して他のデータレジスタを源として指し、ＴＬＤＢＰ
値を８に設定する。伝送データ要求が不活性になってい
なければ、次の状態は状態２である（伝送データ要求が
不活性になっている場合には状態３に留まり、前記要求
が不活性になるのを待つ）。
【０４２９】状態４（ビットプロトコル、Ｌ１がデータ
を取るのを待つ） −伝送データ要求が活性であれば、ビットポインタおよ
びレジスタポインタにより指定されたビットを提示し、
ビットポインタを歩進させる。透明度カウンタ（ＴＬ１
＿ＴＳ０１のＴＬＴＣ）をチェックし、必要なら、詰込
みビットを提示する（カウントは５であり、ＴＬＤＳＳ
はデータレジスタの一つを指している）。１データビッ
トが送出されていればＴＬＴＣを歩進させ、０データビ
ットが送出されていればＴＬＴＣをリセットする。ＲＳ
Ｍによりスロット終端指示が表明されていなければ、次
の状態は状態５である（表明されている場合には、次の
状態は状態０である）。伝送データ要求が不活性であり
且つ未処置中絶要求またはパリティエラーが未解決であ
れば、次の状態は状態５であり、その他の場合は状態４
に留まる。
【０４３０】状態５（ビットプロトコル、Ｌ１がデータ
を取ってから） −伝送データ要求が不活性であれば、打切およびパリテ
ィエラーの指示子およびデータポインタをチェックする
。指示子が打切またはパリティエラー処置を要求してい
れば、ＴＬＤＢＰを７（反転ＨＬＤＣの場合は８）にリ
セットし、ＴＬＤＳＳを設定して打切パターンを源とし
て選択する。打切が必要でなければ、ＴＬＤＢＰは０で
あり、データはなおも送られ（フレーム終端指示無し）
どのレジスタを次に送る必要があるかを決定し、ＴＬＤ
ＳＳを設定してこの旨を指示する。データを利用できな
ければ、閉鎖フラグまたは詰込みパターンを選択する（
ＴＶ＿ＴＬ１＿ＥＮＤＣＨＡＩＮは送るべき詰込みパタ
ーンを決定する際フレーム終端指示をすべて無視する）
。両データレジスタが空であり且つＴＶからのフレーム
終端指示が無ければアンダーランが発生する。アンダー
ランを検出すると直ちに適切な指示子ビットが設定され
、ＴＬＤＳＳが次の源として打切パターン発生器を指す
ように設定される。次の状態は状態４である。
【０４３１】１０．４　　ＴＬ１時間交換語ＴＬ１＿Ｔ
Ｓ０１ＴＬ１時間交換語ＴＬ１＿ＴＳ０１は、図２４に
図示してあり、以下に説明するが、２個の８ビット・フ
ィールドＴＬＤ１およびＴＬＤ２、４ビット・フィール
ドＴＬＤＢＰ、３ビット区画ＴＬＴＣ、および９ビット
・フィールドＴＬＳＩ、から構成されている。図２２に
おけるこれらフィールドの源は、ＴＬＤ１およびＴＬＤ
２に対するレジスタ１７７および１７８、ＴＬＤＢＰに
対するレジスタ１８２、ＴＬＴＣに対するカウンタ・レ
ジスタ１８４、およびＴＬＳＩに対するレジスタ１８１
、である。これらフィールドのＴＬ１での用法は次のと
おりである。
【０４３２】ＴＬＤ１およびＴＬＤ２（ＴＬ１データレ
ジスタ１およびＴＬ１データレジスタ２）−これらは図
２２に１７７および１７８で示すデータレジスタ１およ
びデータレジスタ２の内容を反映している。これらレジ
スタはデータをＴＶから交互に（「ピンポン式に）受取
る。
【０４３３】ＴＬＤＢＰ（ＴＬ１データビット・ポイン
タ） −現在のデータ源からＢＴＤＭに送るべき次のビットを
指す。現在の源は、ＴＬＤＳＳ（図２６および図２２の
レジスタ１８３）により指示され、データレジスタ１、
データレジスタ２、または打切／アイドル／フラグ発生
器１７９（図２２）とすることができる。
【０４３４】ＴＬＴＣ（ＴＬ１透明度カウント）−ビッ
ト・プロトコル・チャンネルにより送出される連続する
１データ・ビットをカウントし、カウント値が５になっ
たとき、詰込みビットを挿入する。値は、１データ・ビ
ットが送られると増加し、詰込みビットか０データ・ビ
ットかが送られればリセットされる。
【０４３５】ＴＬＳ１（ＴＬ１状態指示子）−状態指示
子の最後の状態を反映する（図２３）。
【０４３６】１０．５　　伝送有効性（ＴＶ）機能伝送
有効性要素（ＴＶ）は、伝送ＦＩＦＯ管理器（ＴＦＭ）
とＴＬ１との間を接続して伝送データを転送する。 ＴＶは、時分割多重で、ＲＳＭにより規定されるＢＴＤ
Ｍタイムスロットと同期して動作し、ＲＳＭおよびＴＳ
Ｉを経由して活性チャンネルスロットに対して状態交換
を受ける。ＴＶの主要機能は次のとおりである。
【０４３７】データ転送 伝送データバイトがＴＦＭから内部データレジスタに、
一度に一つ、取出され、以下に説明するように処理され
、ＴＬ１に転送される。内部レジスタが空のときは呼出
要求がＴＦＭに対して発せられる。
【０４３８】ＣＲＣ発生 プロトコル志向チャンネルでは、伝送データの呼出され
た各バイトがビット直列に、ＣＲＣの剰余の計算および
パリティチェックを行う計算論理に加えられる。プロト
コル・フレームの最後のデータバイトがＴＬ１に送られ
てから、２バイトのＣＲＣ剰余が反転されて、高次バイ
トを先にして、ＴＬ１に転送される。
【０４３９】ＣＲＣバイパス クリア・チャンネル内のデータ（たとえば、ディジタル
音声）に対して、ＣＲＣ発生およびパリティチェックが
バイパスされる。すなわち、これら機能の適用がＣＣＲ
のチャンネル形式フィールドＣＴの関数として選択され
る。
【０４４０】１０．６　　ＴＶ論理 図２５を参照すると、ＴＶは、データレジスタ１９０、
状態機械１９１、ＣＲＣ計算論理１９２、およびマルチ
プレクサ１９３から構成されている。レジスタ１９０は
、伝送データをＴＦＭから１９４で示したＴＦＭ＿ＴＶ
＿ＤＡＴＡを受取り、その出力をＣＲＣ計算論理１９２
およびマルチプレクサ１９３に加える。計算器１９２の
出力は、マルチプレクサ１９３の第２の入力に加えられ
る。マルチプレクサ１９３は、状態論理１９１により制
御され、データレジスタ１９０からのその入力をデータ
を処理しながら選択する。プロトコル志向チャンネルで
は、フレーム終端で、マルチプレクサ１９３が計算器１
９２からのその入力を選択するよう制御される。
【０４４１】計算器１９２は、ＣＲＣの剰余発生および
パリティチェックを行う。パリティエラーが発生すれば
、回路１９２は、状態論理１９１を図示しない接続を経
由して調節し、パリティエラー発生の出力指示、ＴＶ＿
ＰＡＲＩＴＹＥ、を発生する。
【０４４２】状態機械１９１は、ＳＩＯ＿ＲＥＳＥＴ線
に接続された入力を有し、ＳＩＯがその線を作動させる
とリセットされる。ユニット１９１は、時間的なスロッ
ト終端処理点およびスロット開始処理点を規定するＲＳ
Ｍからの制御入力（それぞれＲＳＭ＿ＸＭＩＴ＿ＥＯＳ
およびＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴ）を受取る。活性
スロットに対する処理を開始する前に、状態情報がＲＳ
ＭによりＴＳＲから（ＲＳＭ＿ＴＳ＿ＢＵＳ、続いてＲ
ＳＭ＿ＴＶ＿ＬＯＡＤを経由して）ＴＶに転送され、チ
ャンネル構成情報がＲＳＭ＿ＣＣＲを経由して提示され
る。
【０４４３】状態論理１９１は、レジスタ１９０の空状
態を識別し、識別したとき、データ要求をＴＶ＿ＴＦＭ
＿ＲＥＱによりＴＦＭに提示する。準備完了すると、Ｔ
ＦＭは、ＴＦＭ＿ＴＶ＿ＤＡＴＡでデータバイトを、続
いてＴＦＭ＿ＴＶ＿ＡＣＫで承認信号を提示する。レジ
スタ１９０にデータが入っているときは、ユニット１９
１は、データ準備完了指示をＴＶ＿ＴＬ１＿ＤＡＴＡ＿
ＲＤＹを経由してＴＬ１に提し、マルチプレクサ１９３
を作動させてデータをＴＶ＿ＴＶ１＿ＤＡＴＡで提示す
る。データを受取ると、ＴＬ１はＴＬ１＿ＡＣＫで承認
を返す。
【０４４４】プロトコル志向チャンネルに対して、ＴＦ
Ｍは、ＴＶにフレーム終了状態の指示、ＴＦＭ＿ＴＶ＿
ＥＯＦ、および連鎖終了状態の指示、ＴＦＭ＿ＴＶ＿Ｅ
ＯＣ、を提示する。ＴＶはこれらの指示を利用してＣＲ
Ｃバイトを挿入し、その動作の終結を準備する。
【０４４５】ＲＳＭ＿ＸＭＩＴ＿ＥＯＳにより示される
スロットの終りに、ＴＶは、その時間交換状態を保存さ
せる準備をする。この状態は連続的にＴＶ＿ＴＳ０１で
提示されるが、ＴＶは、保存機能を実行する前にその終
了指示をＲＳＭ＿ＴＶ＿ＤＯＮＥに提示しなければなら
ない。
【０４４６】１０．７　　ＴＶ状態機械状態機械１９１
は以下のような状態のレパートリを備えている。
【０４４７】リセット状態 −これはＳＩＯ＿ＲＥＳＥＴが作動されたとき取る状態
である。ＣＲＣ計算器がクリアされ、状態機械は強制的
にそのアイドル状態（状態０）にされる。
【０４４８】状態０（アイドル状態） −ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴを待ち、ＴＶ＿ＤＯＮ
Ｅを表明し、状態１に進む。
【０４４９】状態１（状態決定状態） −現在のチャンネルの状態を、チャンネル形式およびＲ
ＳＭ＿ＣＣＲのプロトコル規定コードを検出して確定す
る。
【０４５０】−クリア・チャンネルでは、ＴＶがＣＣＲ
剰余（プロトコル・モードに対してのみ有効）を送ろう
としていないことを確認する。ＴＶデータレジスタが満
杯であれば、ＴＶ＿ＤＡＴＡ＿ＲＤＹを表明する。ＴＶ
データレジスタが満杯でなければ、ＴＦＭに更に多くの
データを要求するＴＶ＿ＴＦＭ＿ＲＥＱ要求を表明する
。次の状態は状態２である。
【０４５１】−ビット・プロトコル・チャンネルでは、
ＴＬ１からの打切指示を検査する。打切条件が存在すれ
ば、次の状態は状態８である。データレジスタに有効デ
ータが存在すれば、ＴＬ１にＴＶ＿ＤＡＴＡ＿ＲＤＹを
表明し、次の状態は状態２である。データレジスタが有
効でなければ、ＣＲＣバイトをＴＬ１に送るかまたは必
要に応じてＴＶ＿ＴＦＭ＿ＲＥＱをＴＦＭに表明する。 更に多数のデータが要求されていれば、次の状態は状態
３である。最初のＣＲＣバイトが送られていれば、次の
状態は状態５である。第２のＣＲＣバイトが送られてい
れば、次の状態は状態６である。
【０４５２】状態２（ＴＬ１＿ＡＣＫを待つ）−ＴＬ１
＿ＡＣＫが活性であれば、ＴＶ＿ＤＡＴＡ＿ＲＤＹを下
ろし、データレジスタに対する有効データビットをリセ
ットする。ビットプロトコル・チャンネルが利用されて
いれば、次の状態はＣＲＣ計算に対する状態７である。 この状況では、ＣＲＣロード制御信号を設定して計算の
開始を指示する。その他の場合では、次の状態は、ＴＦ
Ｍから更に多数のデータを要求する状態１である。ＲＳ
Ｍ＿ＸＭＩＴ＿ＥＯＳがＴＬ１承認データの転送の前に
活性になっていれば、ＴＶ＿ＤＡＴＡ＿ＲＤＹを下ろし
、アイドル状態０に進んで交換を準備する（これは先に
説明した「適応」施設の一例であって、このような自律
要素に、ＲＳＭからのスロット終端指示が他の要素に対
するデータ転送の未返答要求と一致するとき交換の前に
、その状態を変えさせる）。上述以外の他のすべての状
況では、次の状態は状態２である。
【０４５３】状態３（ＴＦＭ＿ＡＣＫを待つ）−ＴＦＭ
＿ＡＣＫおよびＴＦＭ＿ＴＶ＿ＤＡＴＡが活性であれば
（ＴＦＭ＿ＴＶ＿ＤＡＴＡはＴＦＭ＿ＴＶ＿ＮＤＩによ
って活性であることを更に証明されることに注意）、デ
ータレジスタにロードし、データレジスタに対する有効
データ状態を設定する。ＴＦＭ＿ＴＶ＿ＤＡＴＡおよび
ＴＦＭ＿ＴＶ＿ＥＯＦが活性であれば、これはフレーム
の最後のバイトがＴＦＭから転送されていることを示す
から、関連制御指示を設定して、ＴＦＭにより指示され
た最後のバイトの受取りを承認するのに続いてＣＲＣバ
イトを送出することを伝え、状態６に進む。その他の場
合には状態２に進む。
【０４５４】状態５（最初のＣＲＣバイトを送る）−Ｔ
Ｌ１＿ＤＡＴＡ＿ＡＣＫが活性であれば、ＴＶ＿ＤＡＴ
Ａ＿ＲＤＹを下ろし、第２のＣＲＣバイトの転送を準備
し、状態６に進む。ＲＳＭ＿ＸＭＩＴ＿ＥＯＳがＴＬ１
承認バイトの転送前に活性になっていれば、ＴＶ＿ＤＡ
ＴＡ＿ＲＤＹを下ろし、アイドル状態０に進む。ＴＬ１
＿ＤＡＴＡ＿ＡＣＫが不活性のままであれば、次の状態
は状態５である。
【０４５５】状態６（第２のＣＲＣバイトを送る）−Ｔ
Ｌ１＿ＤＡＴＡ＿ＡＣＫが活性であれば、ＴＶ＿ＤＡＴ
Ａ＿ＲＤＹを下ろし、データバイト転送の準備をしてか
ら、状態１に進む。またＣＲＣカウンタを次のフレーム
についてプリセットする。ＴＬ１承認バイトを転送する
前にＲＳＭ＿ＸＭＩＴ＿ＥＯＳが活性になっていれば、
ＴＶ＿ＤＡＴＡ＿ＲＤＹを下ろして状態０に進み、その
他の場合には、次の状態は状態５である。
【０４５６】状態７（ＣＲＣを計算する）−ＣＲＣユニ
ットが０になるのを待つ。次の状態は更に多数のデータ
を要求する状態１であり、その他の場合、次の状態は状
態７である。
【０４５７】状態８（中絶状態） −ＲＳＭ＿ＸＭＩＴ＿ＥＯＳが活性であれば次の状態は
状態０であり、その他の場合は状態１である。ＣＲＣカ
ウントを次のフレームについてプリセットする。
【０４５８】１０．８　　ＴＶ状態交換語ＴＶ＿ＴＳ０
１ＴＶに対する状態交換語、ＴＶ＿ＴＳ０１を図２６に
示す。この語には、８ビット・フィールドＴＶＤＲ、１
６ビット・フィールドＴＶＣＲ、１ビット・フィールド
ＴＶＤＶ、２ビット・フィールドＴＶＤＳ，１ビット・
フィールドＴＶＯＥ、１ビット・フィールドＴＶＥＣ、
１ビット・フィールドＴＶＤＰ、および２ビット・フィ
ールドＴＬＤＳＳがある。これら各々の使用法および意
味について以下に説明する。
【０４５９】ＴＶＤＲ（伝送有効性データレジスタ）−
データレジスタ１９０の内容。
【０４６０】ＴＶＣＲ（伝送有効性ＣＲＣレジスタ）−
現在のフレームに対する累積ＣＲＣ剰余計算の状態。 フレームの終端に遭遇すると、このフィールドはＴＬ１
に伝えられる出データに付加される。
【０４６１】ＴＶＤＶ（伝送有効性データ有効）−この
ビットの状態は、データレジスタが有効データを備えて
いるか否かを示す（オンは伝えるべき有効データを示し
、オフはデータレジスタが空であることを示す）。
【０４６２】ＴＶＤＳ（伝送有効性データ選択）−ＴＬ
１に送るべき次のバイトの源を指す（源は、ＴＶデータ
レジスタ、ＴＶ　　ＣＲＣレジスタの上位８ビット、ま
たはＴＶ　　ＣＲＣレジスタの下位８ビット、の一つで
ある）。
【０４６３】ＴＶＯＥ（伝送有効性動作エラー）−活性
のときこのビットは動作エラーが検出されていることを
示し（たとえば、無効状態）、ＴＶ処理動作をすべて休
止させる）。
【０４６４】ＴＶＥＣ（伝送有効性連鎖終端）−ＴＦＭ
から受取った連鎖終端指示。ＴＬ１へのＣＲＣ転送の最
後のバイトの後に連鎖終端指示を付加してＴＬ１がパタ
ーン伝送を詰める準備をする必要がある。
【０４６５】ＴＶＤＰ（伝送有効性データパリティ）−
ＴＶＤＲの内容に対する奇数パリティ。
【０４６６】ＴＬＤＳＳ（伝送層１源選択）−ＴＳ１に
対して必要な時間交換語の数を可能な限り少くするため
に、これらビットは、ＴＶを通して保存され、チャンネ
ル処理の開始時にＴＬ１により使用される。これら２ビ
ットは、ＴＬ１に送出する次のデータバイトの四つの源
、ＴＬ１のデータレジスタ１および２、ＴＬのフラグ信
号の源、およびＴＬ１のアイドル／打切パターンの源、
の中の一つを指すように動作する。
【０４６７】１１．　ＦＩＦＯ　　ＲＡＭ（ＦＩＦＯＲ
）およびＦＩＦＯ管理区画 ＦＩＦＯ　　ＲＡＭ（ＦＩＦＯＲ）およびＦＩＦＯ管理
器（ＲＦＭおよびＴＦＭ）は協同して、ＤＭＡ制御器（
ＤＭＡＣ）と同期送受信要素（ＲＬ１、ＲＶ、ＴＬ１、
ＴＶ）との間の遷移時に通信データを待つ。時間交換Ｒ
ＡＭ（ＴＳＲ）と同様、ＦＩＦＯＲは、他の区画に対す
るそのデータ流れを指揮する論理を備えている。
【０４６８】１１．１　　ＦＩＦＯＲの構造図２７を参
照すると、ＦＩＦＯＲ区画は、（ＳＩＯ、ＲＳＭ、ＲＦ
Ｍ、ＴＦＭ、およびＤＭＡＣから）母線セレクタ回路２
０１を通して入力を受け、２０３で示したデータ母線（
ＦＩＦＯＲ＿ＤＡＴＡ）に２０２から出力を発生する１
２８×３６静的ＲＡＭアレイ２００から構成されている
。母線２０３は、ＳＩＯ、ＲＦＭ、ＴＦＭ、およびＤＭ
ＡＣまで延びている。要求ラッチ２０５と協同して動作
する状態機械論理２０４は、セレクタ２０１およびアレ
イ２００の動作を制御する。
【０４６９】アレイ２００は、１２８個のデータ語記憶
空間を備えており、各語空間は３６ビットの記憶空間（
各語空間に３２データビット空間および４パリティビッ
ト空間）から構成されている。図７を参照して、模範的
な基本速度ＩＳＤＮの用途において、各チャンネルに割
当てられた空間の半分を伝送ＤＭＡ構成レジスタ語ＴＤ
ＣＲ１、ＴＤＣＲ２に対して取ってあり、他の半分を受
信ＤＭＡ構成レジスタ語ＲＤＣＲ１、ＲＤＣＲ２に対し
て取ってある。各活性チャンネルのＲＤＣＲ１、２、お
よびＴＤＣＲ１、２空間は、それぞれのチャンネルに対
する状態情報および通信データ情報を格納する。各語空
間のビットの用法について以下に図３３〜図３６を参照
して説明する。
【０４７０】ＳＩＯ、ＲＦＭ、ＴＦＭ、およびＤＭＡ制
御（ＤＭＡＣ）の各区画からアレイ２００へのデータ入
力は、セレクタ回路２０１を通して供給される。データ
出力は、特定の宛先を状態論理２０４の２０６からの承
認出力により割当てられて、母線２０３を経由してそれ
ら区画に伝えられる。アレイのアドレッシングは或る場
合には直接であり、他の場合には間接である。それぞれ
の場合に、アクセス区画は、要求ラッチ２０５に対し所
要アクセスの読み書き方向の指示（たとえば、ＳＩＯ＿
ＦＩＦＯＲ＿ＲＤまたはＳＩＯ＿ＦＩＦＯＲ＿ＷＲ）を
発する。このような読み書き要求に関して、ＴＦＭおよ
びＤＭＡＣは、１語または連続する２語の読み書きを要
求する別々の入力を備えている（ＲＦＭおよびＳＩＯは
常に１語の読み書き要求を発する）。
【０４７１】ＳＩＯがアレイにアクセスするときは、Ｓ
ＩＯは明白なアドレス入力をＳＩＯ＿ＡＤＤＲＥＳＳ＿
ＢＵＳを経由して供給し、これをセレクタ２０１がアレ
イ２００のアドレス入力に転送する。データを書込む場
合には、ＳＩＯ＿ＤＡＴＡに供給されるデータ語がセレ
クタ２０１によりアレイのデータ出力に転送される。Ｓ
ＩＯ（または他の区画）に呼出されるデータが母線２０
３に現われる。２０６におけるＦＩＦＯＲ＿ＳＩＯ＿Ａ
ＣＫは宛先としてＳＩＯを指定するものである。
【０４７２】データをＴＦＭまたはＲＦＭからアレイに
書込むとき、またはアレイからそれら区画に呼出すとき
は、セレクタ２０１へのアドレス入力は、ＲＳＭからの
タイムスロット指示、ＲＳＭ＿ＴＳＩ、と状態論理２０
４の出力２０７に現われる選択機能との組合せとして間
接的に供給される。ＲＭＳ＿ＴＳＩは、それぞれのチャ
ンネルに割当てられた（４語の）位置のブロックに効果
的にアクセスし、２０７における選択機能は、ブロック
内の特定の語位置をアドレス・オフセットさせる。一度
に１バイであるＲＦＭからのデータ転送を受取ることに
関して、ＲＦＭは、アドレス選択を所定の語空間内部の
バイト位置まで分解する別のアドレス入力ＲＦＭ＿ＦＩ
ＦＯＲ＿ＢＰＰ（ＢＰＰは「バイト位置ポインタ」を表
わす）を発生する。
【０４７３】ＲＦＭがアレイに書込むときは、受信デー
タのバイトをバイト位置ポインタ、ＲＦＭ＿ＦＩＦＯＲ
＿ＢＰＰ、と共にＲＦＭ＿ＦＩＦＯＲ＿ＤＡＴＡで提示
する。バイト位置ポインタＲＦＭ＿ＦＩＦＯＲ＿ＢＰＰ
は、ＲＳＭ＿ＴＳＩおよび２０７で選択された語により
アドレスされるブロック内の特定のバイト位置を指定す
る。ＴＦＭがアレイに書込むときは、ＴＦＭは状態語情
報だけを書込み、これをＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ
で提示する。データがＲＦＭまたはＴＦＭに呼出される
と、完全な語が、宛先区画を指定する働きをする２０６
に現われる関連承認、ＦＩＦＯＲ＿ＲＦＭ＿ＡＣＫまた
はＦＩＦＯＲ＿ＴＦＭ＿ＡＣＫ、と共に母線２０３に出
力される。
【０４７４】ＤＭＡＣがアレイにアクセスするときは、
アドレス入力はＤＭＡＣからのチャンネル番号入力、Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲと、２０７における選択入力と
の組合せとして発生される。データは書込み用にＤＭＡ
Ｃ＿ＦＩＦＯＲ＿ＤＡＴＡで提示され、呼出されたデー
タは、２０６に現われるＦＩＦＯＲ＿ＤＭＣ＿ＡＣＫと
共に母線２０３を経由してＤＭＡＣに転送される。
【０４７５】アレイ２００から母線２０３への出力は、
データに関してパリティチェックを行うパリティチェッ
ク回路２０２ａに並列で伝えられる。パリティエラーが
検出されれば、その回路は２０２ｂからエラー指示、Ｆ
ＩＦＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ、を発生する。こ
のようなエラー指示は、要求区画に提示され、該要求区
画によりエラー割込指示をＩＮＴ区画に発するのに使用
される（ラッチ状態をＣＥＩＳＲ／ＴＳＲに記録するた
め、およびチャンネル化エラー状態としてＩＯＰに通知
するため。後のＩＮＴの説明を参照）。
【０４７６】アレイの読み書きおよびクロックの機能は
、２０８に現われる論理２０４の出力（入力から要求ラ
ッチ２０５に得られる）により制御される。一つの読み
書き要求は完了するのに３機械クロック／状態サイクル
（３×５０ｎｓ）かかる。１サイクルは要求選択機能を
組立て、アレイの読み書き入力および図示してないクロ
ック使用可能入力を作動させる。次のサイクルはクロッ
クの有効性および選択機能をラッチし、アレイに対して
欠陥の無いクロックを提供する。次の第３サイクルは、
承認出力を作動させ、クロックおよび選択信号を不活動
にする。連続（２重語）アクセスは、第２アクセスの最
初のサイクルを第１サイクルの最後のサイクルと重ねる
ことにより、５サイクルで完了する。
【０４７７】１１．２　　ＦＩＦＯ　　ＲＡＭの状態お
よびＤＡＴＡ　　ＦＩＦＯＲでは、各通信チャンネルス
ロットに４語空間が割当てられている（図７）。これら
空間の内二つ（ＲＤＣＲ１、ＴＤＣＲ１）は、それぞれ
のチャンネルに対するＤＭＡ制御情報を保持し、他の二
つ（ＲＤＣＲ２、ＴＤＣＲ２）は、受信されたり伝送さ
れたりするデータを待合せるバッファとして働く。
【０４７８】アレイ２００のＤＭＡ構成レジスタ語空間
ＲＤＣＲ１、２、およびＴＤＣＲ１、２のビットの用法
についての詳細を図３３〜図３７に示してある。ＲＤＣ
Ｒ１およびＴＤＣＲ１は、それぞれの（活性）チャンネ
ルに対する一定の状態および制御のパラメータを保持す
るのに使用され、ＲＤＣＲ２およびＴＤＣＲ２の各空間
は、それぞれの（活性）チャンネルを通過する受信およ
び伝送の通信データに対する４バイトの待行列として使
用される。
【０４７９】受信径路を有する各活性チャンネルにおい
て、受信データは、一度に１バイト、ＲＶからＲＦＭを
経由してアレイ２００のそれぞれのＲＤＣＲ２空間の（
特別にアドレスされた）バイト位置に転送される。活発
に伝送する各チャンネルに対して、伝送データは、一度
に１バイト、ＴＤＣＲ２／ＦＩＦＯＲからＴＦＭへ、お
よびＴＦＭからＴＶへ転送される。ＴＦＭへの転送では
、完全語ＴＤＣＲ２が呼出され、バイト選択がＴＦＭに
より行われる。ＲＦＭからアレイ２００までおよびアレ
イからＴＦＭまでの転送は、以下に説明するＲＦＭおよ
びＴＦＭのそれぞれの同期（時間交換式）動作の期間中
に行われる。
【０４８０】ＲＤＣＲ２空間が４バイトで一杯になると
、ＲＦＭは要求をＤＭＡＲＱ（ＤＭＡ要求待行列）に提
示し、これによりＤＭＡＣ区画がＭＩＯ区画と協同して
４バイトをＲＤＣＡ（受信ＤＭＡ現在アドレス。２２ビ
ット）という名のそれぞれのＲＤＣＲ１フィールドのア
ドレス情報により指定された外部（ＩＯＰ／ホスト）記
憶装置の空間に転送するよう（非同期的に）動作する。 外部記憶装置は、円形バッファとしてアドレスされる（
下記のＤＭＡＣの詳細説明を参照）。ＲＤＣＲ１の残り
の１０ビット空間は、８予備ビット空間（ＲＥＳ）、Ｆ
ＩＦＯＲ出力で検出されたパリティエラーをＤＭＡＣに
示す１ビット空間ＲＰＥ（受信パリティエラー）、およ
び転送中に生じた境界チェック条件を示す１ビット空間
ＲＢＣ（受信境界チェック）から構成される（ＤＭＡＣ
の説明を参照）。
【０４８１】同様に、ＦＩＦＯＲのＴＤＣＲ２活性チャ
ンネル語空間が空になると、ＴＦＭはＤＭＡＲＱに要求
を提示し、関連ＴＤＣＲ１空間に部分的に設けられた制
御情報を使用してＤＭＡＣに外部（ＩＯＰ／ホスト）記
憶装置からデータを（非同期的に）取出させる（ＴＤＣ
Ｒ１フィールドの完全な説明についてはＤＭＡＣの説明
を参照のこと）。手短かに言えば、各ＴＤＣＲ１語のフ
ィールドは、予備ビット（ＲＥＳ）、現在の外部データ
バッファ空間のバイト長を規定する１６ビットのＴＤＢ
Ｃ（伝送ＤＭＡバイト・カウント）フィールド、３個の
２ビット・フィールド、および３個の１ビット・フィー
ルドから構成されている。２ビット・フィールドは、Ｔ
Ｖに転送すべきＴＤＣＲ２の中の次のバイトを指すＴＢ
Ｃ（伝送バッファ・カウント）、ＴＣＲ２の第１の有効
バイト位置を指す（更に４バイト未満がＴＣＲ２にロー
ドされているとき特に必要になる）ＴＯＰＱ（待行列の
先頭）、および外部記憶装置およびＦＩＦＯＲのいずれ
かまたは双方に対するＤＭＡＣ転送にパリティエラーが
発生したか否かを示すＰＥ（伝送ＤＭＡパリティエラー
）、である。１ビット・フィールドは、ＤＭＡＣにより
設定可能な外部アクセス条件の指示を表わす（明細に関
してはＤＭＡＣの説明を参照）が、ＥＣＤ（検出された
連鎖の端）、ＥＦＤ（検出されたフレームの端）、およ
びＮＤＩ（データ指示子無し）である。
【０４８２】１１．３　　ＦＩＦＯ　　ＲＡＭ状態機械
の状態以下の説明を簡単にするため、ＦＩＦＯＲに関連
するＴＤＣＲ１の１ビットおよび２ビットの状態関数を
総括的に伝送ＤＭＡ　　ＦＩＦＯ状態語（ＴＤＦＳＷ）
と称し、ＦＩＦＯＲへのＤＭＡＣチャンネル番号アドレ
ス入力をＤＭＡＣアドレスと呼び、ＲＳＭからＦＩＦＯ
Ｒへのタイムスロット・アドレス指示を、どの区画が実
際にＦＩＦＯＲにアクセスしているかに応じて、ＲＦＭ
アドレスまたはＴＦＭアドレスと呼ぶ。
【０４８３】状態０（調停状態） −ＦＩＦＯＲにアクセスするすべての要求が（要求ラッ
チ２０５に）絶えずラッチされている。この状態は、所
定の調停規則に従って要求に優先順序を付け、優先要求
に関連するデータをＦＢＳ（ＦＩＦＯＲ母線セレクタ）
２０１にロードする。
【０４８４】−優先権は高い方から順に、ＴＤＦＳＷが
ＴＦＭから更新すること、ＤＭＡＣの２語読出し要求、
ＤＭＡＣの１語書込み要求、ＤＭＡＣの１語読出し要求
、ＤＭＡＣの２語書込み要求、ＤＭＡＣ書込みパリティ
エラー、ＲＦＭの読出し要求、ＲＦＭの書込み要求、Ｔ
ＦＭの１語読出し要求、ＴＦＭの２語読出し要求、ＳＩ
Ｏの読出し要求、およびＳＩＯの書込み要求である。
【０４８５】−所定の要求がＴＦＭに対するＴＤＦＳＷ
更新の書込み（ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、アドレスおよび更新されたＴＤＦＳＷデータ（Ｔ
ＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ）がＦＢＳ（ＦＩＦＯ母線
セレクタ）２０１により選択される。最初のバイト選択
、書込み、およびクロック使用可能化の各制御入力が作
動される。この状況では次の状態は状態１である。
【０４８６】−要求が２語をＦＩＦＯＲからＤＭＡＣに
読出すこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２）であると
きは、ＤＭＡＣは、ＤＭＡＣアドレスによりアドレスさ
れたＲＤＣＲ１語空間のＲＤＣＡフィールドに格納され
ている現在の外部アドレス、および関連するＲＤＣＲ２
空間に格納されている受信データの双方を要求されてい
るものと考える（両空間は部分的にＤＭＡＣ＿ＣＨ＿Ｎ
ＢＲで指定される）。関連する語空間に順次アドレスし
、読出し制御器を作動させる。次の状態は状態１である
。
【０４８７】−要求が１語をＤＭＡＣからＦＩＦＯＲに
書込むこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、ＤＭＡＣが関連チャンネルのＲＤＣＡを含む語を
更新していると考え、関連するＦＩＦＯＲアドレスがＦ
ＢＳにより選択される。アレイ制御信号は書込みに対し
て作動される。次の状態は状態１８である。
【０４８８】−要求が１語をＤＭＡＣに読出すこと（Ｄ
ＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１）であるときは、ＤＭＡＣ
が関連するチャンネルのＴＤＣＲ１空間のＴＤＢＣを要
求されていると考える。それぞれのアドレスがＦＢＳに
より選択され、アレイ信号は書込に対して作動される。 次の状態は状態２である。
【０４８９】−要求がＭＤＡＣから２語を書込むこと（
ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２）であるときは、ＤＭＡ
ＣはＴＤＢＣおよび伝送データを共に格納している。 ＦＢＳは適切な語のアドレスを選択し、アレイ制御器は
連続書込みに対して作動され、次の状態は状態１２であ
る。
【０４９０】−要求がＤＭＡＣからＦＩＦＯＲへのパリ
ティエラー指示の書込み（ＤＭＡＣ＿ＦＩＦＯＲ＿ＰＥ
＿ＷＲがラッチされている）であるときは、ＦＩＦＯＲ
から１語または２語を読出すＤＭＡＣの結果、パリティ
エラーがＤＭＡＣにより検出されている。それぞれのＴ
ＤＣＲ１またはＲＤＣＲ１がＤＭＡＣ＿ＣＨＮ＿ＮＢＲ
、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、およびＦＢＳの各選択の
組合せを通して選択される。次の状態は状態１４である
。
【０４９１】−要求がＲＦＭ読出し（ＲＥＭ＿ＦＩＦＯ
Ｒ＿ＲＤが活性）であるときは、ＲＦＭは関連するＲＤ
ＣＲ１から状態情報を要求している。その結果アドレス
選択が（ＲＳＭ＿ＴＳＩおよび状態機械からの語位置選
択出力の機能として）行われ、制御器は読出しに対して
作動される。次の状態は状態４である。
【０４９２】−要求が受信データのバイトを転送するた
めのＲＦＭからの１バイト書込み（ＲＦＭ＿ＦＩＦＯＲ
＿ＷＲ１が活性）であるときは、バイトアドレスがＲＦ
Ｍ＿ＦＩＦＯＲ＿ＢＰＰに応じてＦＢＳにより選択され
、制御器は書込みに対して作動される。次の状態は状態
１５である。
【０４９３】−要求が伝送データのＴＦＭへの読出し（
ＴＦＭ＿ＦＩＦＯＲ＿ＲＤ１が活性）であるときは、所
要のＴＤＣＲ２アドレスが（ＲＳＭ＿ＴＳＩおよび内部
発生した語位置指示の機能として）ＦＢＳにより選択さ
れ、制御器は読出しに対して作動される。次の状態は状
態５である。
【０４９４】−要求がＴＦＭに対する２語読出し（ＴＦ
Ｍ＿ＦＩＦＯＲ＿ＲＤ２）であるときは、ＴＦＭはそれ
ぞれのチャンネルのＴＤＣＲ１空間およびＲＤＣＲ２空
間の双方にアクセスしようとしている。これら空間が（
ＲＳＭ＿ＴＳＩおよび内部発生した語位置選択信号の機
能として）順次アクセスされ、制御器は読出しに対して
作動される。次の状態は状態６である。
【０４９５】−要求がＳＩＯに対する１語読出し（ＳＩ
Ｏ＿ＦＩＦＯＲ＿ＲＤが活性）であるときは、ＳＩＯ（
ＳＩＯ＿ＡＤＤＲＥＳＳ）により供給されたアドレスが
選択され、アレイ制御器が読出しに対して作動される。 次の状態は状態７である。
【０４９６】−要求がＳＩＯからＦＩＦＯＲへの１語書
込み（ＳＩＯ＿ＦＩＦＯＲ＿ＷＲが活性）であるときは
、ＳＩＯアドレスが選択され、制御器は書込みに対して
作動される。次の状態は状態１７である。
【０４９７】状態１（ＲＤＣＡのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
ス（ＤＭＡＣ＿ＣＨ＿ＮＢＲ）のＲＤＣＲ１位置を読出
すように作動される。次の状態は状態８である。
【０４９８】状態２（ＴＤＢＣのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
スのＴＤＣＲ１位置を読出すように作動される。次の状
態は状態２０である。
【０４９９】状態３（伝送データを書込み、更新された
ＴＤＢＣに対する書込みを開始する）−ＦＩＦＯＲ＿Ｄ
ＭＡＣ＿ＡＣＫを表明してＤＭＡＣに、伝送データが書
込まれ、更新されたＴＤＢＣおよびＴＤＦＳＷを次に書
込むよう提示しなければならないことを知らせる。アレ
イはこの後使用禁止になるが、選択および書込みのアク
セス制御器は活性のままである。次の状態は状態１３で
ある。
【０５００】状態４（境界チェックおよびＰＥ状態をＲ
ＦＭに読出す） −アレイ制御器が関連チャンネルのＲＤＣＲ１に対し読
出しに対して作動され、次いで作動解除される。次の状
態は状態２１である。
【０５０１】状態５（伝送データをＴＦＭに読出す）−
アレイ制御器が関連チャンネルのＴＤＣＲ２を読出すよ
うに作動され、次いで作動解除される。次の状態は状態
２３である。
【０５０２】状態６（ＴＤＦＳＷのＴＦＭへの読出し）
−アレイ制御器が関連チャンネルのＴＤＣＲ１を読出す
ように作動され、次いで作動解除される。次の状態は状
態１０である。
【０５０３】状態７（語をＳＩＯに読出す）−アレイ制
御器が語をＳＩＯ＿ＡＤＤＲＥＳＳで読出すように作動
され、次いで作動解除される。次の状態は状態２２であ
る。
【０５０４】状態８（２語受信側読出しに関するＤＭＡ
Ｃへの最初の承認） −ＦＩＦＯＲ＿ＤＭＡＣ＿ＡＣＫがＤＭＡＣに表明され
る。ＤＭＡＣのアドレスが同じチャンネルの第２の語（
ＲＤＣＲ２）位置に調節される。クロック使用可能化信
号が第２の読出しアクセスに対して作動される。次の状
態は状態９である。
【０５０５】状態９（ＤＭＡＣの後受信データを読出す
） −アレイ制御器が第２の読出しに対して作動され、次い
で作動解除される。次の状態は状態２０である。
【０５０６】状態１０（最初にＴＦＭに対し承認、ＴＤ
ＦＳＷおよび伝送データの２語読出し） −ＦＩＦＯＲ＿ＴＦＭ＿ＲＤ＿ＡＣＫを表明してＴＦＭ
に母線２０３にあるＴＤＦＳＷ情報を受入れさせ、次に
伝送データの受入れの準備をさせる。クロックが次の読
出しに対して使用可能となり、ＴＦＭアドレスが次の語
（ＴＤＣＲ２）位置に対して調節される。次の状態は状
態１６である。
【０５０７】状態１１（ＴＤＦＳＷをＴＦＭに対して更
新） −アレイ・クロックを適切なＴＤＦＳＷ／ＴＤＣＲ１空
間に書込むように作動する。クロックが使用禁止になる
。次の状態は状態１９である。
【０５０８】状態１２（ＴＤＢＣを伴う伝送データの書
込み） −アレイ・クロックが伝送データをＤＭＡＣから関連チ
ャンネルのＴＤＣＲ２１空間に書込むように作動される
。 アドレスは次の語空間（関連ＴＤＣＲ１のもの）に調節
される。クロックの作動は解除される。次の状態は状態
３である。
【０５０９】状態１３（データを伝送後ＴＤＦＳＷおよ
びＴＤＢＣを書込む） −クロックがＴＤＣＲ１空間に書込むためアレイにアク
セスするよう作動され、次いで作動解除される。次の状
態は状態２０である。
【０５１０】状態１４（ＤＭＡＣパリティエラーの書込
み） −クロックがＴＤＣＲ１ＰＥ空間に書込むためアレイに
アクセスするよう作動される。次の状態は状態２０であ
る。
【０５１１】状態１５（ＲＦＭに対する受信データ・バ
イトを書込む） −アレイがデータ・バイトをＲＦＭから関連チャンネル
／スロットのＲＤＣＲ２空間に書込むようアクセスされ
る。クロックが作動解除される。次は状態２１である。
【０５１２】状態１６（ＴＤＦＳＷを読出させてから伝
送データをＴＦＭに読出す） −アレイが伝送データを関連チャンネルのＴＤＣＲ２空
間からＴＦＭへ読出すようにアクセスされる（ＴＦＭは
適切なバイトを選択する）。クロックが作動解除される
。次は状態２３である。
【０５１３】状態１７（ＳＩＯに対するデータ語を書込
む） フラグが検出されなければチェックレジスタをアイドル
パターンまたは打切パターン（１が７個以上連続してい
る）があるか検査する。このようなパターンが検出され
れば、ＩＮＴに対して適切なアイドルまたは打切の指示
子を設定し、データレジスタをクリアし、ビットカウン
トをリセットする。ＲＥＡＤ＿ＶＡＬＩＤが不活性であ
れば、次の状態は状態１である。その他の場合には、次
の状態は状態３である。
【０５１４】−アレイがアクセスされ、ＳＩＯ＿ＤＡＴ
Ａ語がＳＩＯ＿ＡＤＤＲＥＳＳの位置に書込まれる。ク
ロックが使用禁止になる。次は状態２２である。
【０５１５】状態１８（ＤＭＡＣに対するＲＤＣＡの書
込み） −アレイがＤＭＡＣにより示されたチャンネル番号のＲ
ＤＣＲ１空間に書込むようにアクセスされる。クロック
が使用禁止になる。次は状態２０である。
【０５１６】状態１９（ＴＦＭのＴＤＦＳＷ書込みを承
認） −ＦＩＦＯＲ＿ＴＦＭ＿ＡＣＫが表明される。アレイ制
御器が作動解除される。次は状態０である。
【０５１７】状態２０（ＤＭＡＣへの承認）−ＦＩＦＯ
Ｒ＿ＤＭＡＣ＿ＡＣＫが表明される。アレイ制御器が作
動解除される。次は状態０である。
【０５１８】状態２１（ＲＦＭへの承認）−ＦＩＦＯＲ
＿ＡＣＫ＿ＦＲＭが表明される。アレイ制御器が作動解
除される。次の状態は状態０である。
【０５１９】状態２２（ＳＩＯへの承認）−ＦＩＦＯＲ
＿ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解
除される。次の状態は状態０である。
【０５２０】状態２３（ＴＦＭへの伝送データ読出しの
承認） −ＦＩＦＯＲ＿ＴＦＭ＿ＲＤ＿ＡＣＫが表明される。ア
レイ制御器が作動解除される。次は状態０である。
【０５２１】１１．４　　ＲＦＭの機能ＲＦＭ（受信Ｆ
ＩＦＯ管理器）は、受信データ・バイトをＲＶとＦＩＦ
ＯＲのＲＤＣＲ２空間の特にアドレスされたバイト位置
との間で転送し、またＤＭＡＲＱへの要求により受信デ
ータを（ＤＭＡＣの指揮のもとに）ＦＩＦＯＲからホス
トＩＯＰ記憶装置へ転送を開始する。ＲＦＭはまた、（
たとえばＦＩＦＯＲからホストＩＯＰ記憶装置に関連Ｄ
ＭＡＣ転送を行っている間にパリティエラーが発生した
か確認するため）ＦＩＦＯＲのＲＤＣＲ１空間にある状
態情報にアクセスすることもできる。
【０５２２】ＲＦＭは、時分割多重エンジンとして、Ｒ
ＶおよびＲＬ１と同期して動作し、ＢＴＤＭにそれぞれ
のチャンネル・タイムスロットが現われるのと同期して
活性チャンネルにサービスする。他の同期要素の場合の
ように、ＲＦＭはＲＳＭにより前記スロット出現に関連
する規則正しい時間間隔で始動し、休止する。休止する
よう指示される（ＲＳＭ＿ＲＣＶ＿ＥＯＳ）と、ＲＦＭ
はアイドル状態に移り、ＲＳＭに終了および開始のタイ
ムスロットに関連する状態語（ＲＦＭ＿ＴＳ０１および
ＲＦＭ＿ＴＳ０２）の時間交換交替に適する安定状態に
あることを指示するＲＦＭ＿ＤＯＮＥを表明する。ＲＳ
Ｍからのロード制御信号（ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ１
およびＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）に応じて新しい状
態語がロードされる。新しいチャンネル状態をロードし
てから、ＲＦＭはＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴにより始
動するよう指示される。
【０５２３】活性チャンネルに対して動作するとき、Ｒ
ＦＭは、ＲＶにより提示された受信データバイトを受入
れ、これをＦＩＦＯＲの関連チャンネル語空間ＲＤＣＲ
２の特定のバイト記憶位置に格納する。このような各空
間が満杯になるにつれて、ＲＦＭは、ＤＭＡＣにその空
間の内容を外部ＩＯＰ記憶装置に（非同期的に）移させ
る要求をＤＭＡＲＱにより提示する。ＲＦＭはまた、Ｒ
Ｖから受取った状態情報を処理し、各フレームで受取っ
たバイト数のトラックを確保し、フレーム終端状態をＩ
ＮＴ区画に指示する。ＲＦＭはまた、ＤＭＡＣによりＦ
ＩＦＯＲのＲＤＣＲ１空間に掲示された状態条件を処理
し、掲示された境界チェックおよびパリティエラーの状
態をＩＮＴ区画に通報する。
【０５２４】１１．５　　ＲＦＭ時間交換語１および２
ＲＳＭの制御下でＲＦＭとＴＳＲとの間で転送される時
間交換語（ＲＦＭ＿ＴＳ０１およびＲＦＭ＿ＴＳ０２）
を図２９および図３０に示してある。
【０５２５】ＲＦＭ＿ＴＳ０１は、ＲＶから受取って未
だＦＩＦＯＲに転送していないデータが入っている８ビ
ット・フィールドＲＦＭＤ、ＲＦＭＤに格納されている
データのパリティを示す１ビット・フィールドＲＦＭＤ
Ｐ、現在のチャンネルに対する受信データが転送される
ＦＩＦＯＲ／ＰＤＣＲ２の次のバイト位置を指すバイト
ポインタを保持する２ビット・フィールドＲＦＭＢＰ、
それぞれのチャンネルに対するＲＦＭの現在の状態を、
アイドル（有効データを受取っていない）、アクチブ（
ＦＩＦＯＲに置く有効データを受取っている）、または
「フレーム間」（アイドル、打切、またはフレーム終端
の指示をＲＶから受取っており、関連するＦＩＦＯＲ内
容がＩＯＰにＤＭＡされたらＲＦＭによりＩＮＴに関連
状態を提示する必要がある）の一つとして示す３ビット
・フィールドＲＦＭＳ、ＲＦＭの割込状態を、アイドル
パターンを受取った、フレーム終端を検出した、打切パ
ターンを検出した、ＣＲＣエラーを検出した、ＦＩＦＯ
Ｒ／ＲＤＣＲ２に対してバッファのあふれ状態を検出し
た、のいずれか一つとして示す８ビット・フィールドＲ
ＦＭＩＳ、および予備の８ビット位置（現在のところ使
用しないが他の指示に利用することができる）、から構
成されている。
【０５２６】ＲＦＭ＿ＴＳ０２は、現在のフレーム期間
中にそれぞれのチャンネルに対してＲＦＭが受取ったバ
イトの数を示す１６ビット・フィールドＲＦＭＦＢＣ、
および予備／未使用の１６ビットから構成されている。 フレーム終端、アイドル状態、または打切状態を検出す
ると直ちに、ＲＦＭはＲＦＭＦＢＣにある値を調節し（
そのＣＲＣバイトがカウントに確実に入らないようにす
る）、調節した値をＲＦＭ＿ＴＳ０１にあるＲＦＭＩＳ
の値と共にＩＮＴの割込要求処理プロセス中にＩＮＴ（
により拾い上げられる）に伝える。
【０５２７】１１．６　　ＲＦＭの論理ＲＦＭの論理の
組織を図２８に示す。ＲＦＭは、状態機械論理２２０、
（状態論理２２０により供給された選択機能に応じて）
ＲＶにより提示された受信データおよび状態情報を転送
する母線セレクタ２２１、（状態論理２２０により供給
された制御信号に応じて）セレクタ２２１により選択さ
れた情報を受取るデータレジスタ２２２、およびＲＦＭ
の現在有効な時間交換状態語を保持する時間交換状態レ
ジスタ２２３（この区画にはこのような語が二つとそれ
らを保持する二つのレジスタ２２３がある）、から構成
されている。
【０５２８】ＲＦＭの正常動作においては、状態論理２
２０は次のような遷移を行う。アイドル状態（状態０）
から出発し、ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴを受取ると直
ちにＦＩＦＯＲバッファが満杯でないことの指示を待ち
且つチェックする状態４に移り（バッファが満杯であれ
ば処理に入る前にバッファが満杯でなくなるまで状態４
で待つ）、ＦＩＦＯＲパリティエラーについてチェック
すると共にＤＭＡＣにより掲示されたＲＤＣＲ１状態を
読むことにより境界チェック条件についてもチェックす
る状態１０に移る。パリティエラーまたは境界チェック
条件が存在しないときは、状態１に移ってＲＶからのデ
ータ転送要求を待ち、次いで状態５に移ってデータをＦ
ＩＦＯＲに格納し、スロット終端指示ＲＳＭ＿ＲＣＶ＿
ＥＯＳを受取ると直ちにアイドル状態０に戻る。状態論
理２２０の詳細は下記のとおりである。
【０５２９】状態０（アイドル状態） −これはＲＦＭがその時間交換状態語を完全に交換でき
る状態である。この状態では、（ＲＳＭ＿ＲＣＶ＿ＥＯ
Ｓの受取りに続いて）ＲＦＭ＿ＤＯＮＥ指示を表明し、
ＲＳＭにＴＳＲをレジスタ２２３から出力ＲＦＭ＿ＴＳ
０１およびＲＦＭ＿ＴＳ０２に提示されたＲＦＭの現在
の状態を格納するように動作させることができる。また
、この状態では、ＲＳＭからのロード制御信号（ＲＳＭ
＿ＲＦＭ＿ＬＯＡＤ１、ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）
に応じて新しい状態をＲＦＭ＿ＴＳ＿ＢＵＳからレジス
タ２２３にロードすることができる。状態をロードして
からＲＳＭはＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴを表明するこ
とによりＲＦＭ処理を開始する。
【０５３０】−この状態では、ＲＦＭは、ＲＳＭ＿ＲＣ
Ｖ＿ＳＴＡＲＴを待つ。この信号が活性であるときは、
ＲＳＭ＿ＣＣＲの受信ＤＭＡ有効化ビット（ＲＤＥ）の
状態がチェックされる。そのビットがオフ（現在のチャ
ンネルが受信に対して使用可能になっていない）であれ
ば、次の状態は状態８である。そのビットがオンであり
且つＲＦＭ状態状勢（ＲＦＭ＿ＴＳ０１のＲＦＭＳフィ
ールドおよびＲＦＭＩＳフィールド）がこのチャンネル
での前のエラーを示していれば、状態８に進む。その他
の場合には、状態４に進む。
【０５３１】状態１（ＲＦＭ＿ＴＳ０１、０２に新しく
ロードされた状態を検査する） −状態状勢をチェックして現在の状態に対して必要な任
務を開始する。この状態にある間にＲＳＭにより休止さ
れれば、状態０に進む。状態が前にアイドルパターンを
検出したことを示していれば、状態２に進む。状態が前
にデータを受取ったが未だＦＩＦＯＲに書込んでいない
ことを示していれば、ＦＩＦＯＲに書込み要求、ＲＦＭ
＿ＦＩＦＯＲ＿ＷＲ＿ＲＥＱ、を掲げ、状態５に進む。 状態が前にフレーム終端指示をＲＶから受取っているこ
とを示していれば、状態９に進んでこのことをＩＮＴに
通報する。状態が前にパリティエラーまたは境界チェッ
ク条件を受取ったことを示していれば、状態８に進む。 状態がひどい論理エラーに遭遇したことを示していれば
、状態０に戻る。
【０５３２】状態２（プロセスデータおよびフレーム状
態をＲＶから受取っている） −この状態では、ＲＶにより提示されたデータおよび状
態（フレームの終端、打切、またはアイドル）を処理す
る。ＲＶ＿ＲＦＭ＿ＲＥＱが活性であることはデータが
セレクタ２２１へのＲＶ＿ＲＦＭ＿ＤＡＴＡ入力で有効
であることを示す。ＲＶ＿ＲＦＭ＿ＲＥＱ＿ＳＴＡＴＵ
Ｓが活性であることは状態がセレクタ２２１のＲＶ＿Ｒ
ＦＭ＿ＳＴＡＴＵＳ入力で有効であることを示す。デー
タまたは状態のうちどの入力が活性であるかにより、そ
れぞれの承認、ＲＦＭ＿ＲＶ＿Ｄ＿ＡＣＫまたはＲＦＭ
＿ＲＶ＿Ｓ＿ＡＣＫ、が作動される。
【０５３３】−フレーム終端状態およびデータをＲＶか
ら同時に受取れば、フレーム終端受取りを示すように状
態状勢を設定し、データ受信承認をＲＦＭ＿ＲＶ＿Ｄ＿
ＡＣＫによりＲＶに与える。ＲＤＣＲ２のＦＩＦＯＲデ
ータバッファの状態をチェックし、有効データの２バイ
ト以上を保持しているか確認する。保持していれば、Ｒ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させてＤＭＡＣサービ
スを要求し、次の状態は状態１１である。この時点でＦ
ＩＦＯＲに保持されているバイトの数が２より少なけれ
ば、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴは作動されず、次の状
態は状態６である。
【０５３４】−ＲＶからデータだけを受取れば、状態状
勢はデータバイトの受取りを示すように設定され、承認
がＲＦＭ＿ＲＶ＿ＡＣＫを経由してＲＶに与えられ、受
信データバイトのカウント（ＲＦＭ＿ＴＳ０２のＲＦＭ
ＢＣ）が１だけ増加し、次の状態は状態５である。
【０５３５】−フレーム終端状態だけを受取れば、状態
状勢はそのことを示すように修正され、フレームバイト
・カウントは、０より大きければ、１だけ減り（ＣＲＣ
の転送について調節し）、承認がＲＦＭ＿ＲＶ＿Ｓ＿Ａ
ＣＫを経由してＲＶに戻され、ＦＩＦＯＲデータバッフ
ァに入っている有効バイトの数がチェックされる。バッ
ファに少くとも３個の有効バイトが存在すれば、ＤＭＡ
ＲＱへの要求ビット（ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴ）が
作動され、次の状態が状態１１になる。バッファに存在
するバイトが３個未満であればＤＭＡＲＱへの要求を作
動させずに次の状態が状態６になる。フレーム終端を受
取ったときのＦＩＦＯＲにある有効バイトの数は、この
条件が、ＲＶから転送された最後の２バイトがフレーム
データ・カウントの一部でないＣＲＣの剰余バイトであ
る、ＨＤＬＣプロトコルのもとで動作するチャンネルで
のみ生ずるので、重要である。したがって、カウントを
正しい受信データ・カウントを反映するように進行中に
調節しなければならない。
【０５３６】−ＲＶから打切またはアイドルのフレーム
状態を受取れば、ＦＩＦＯＲにある有効データバイトの
数がチェックされる。ＦＩＦＯＲに有効データバイトが
存在しなければ、次の状態は状態９である。１バイトが
存在すれば、次の状態は状態６である。２バイトが存在
すれば、フレームバイト・カウントを１だけ減らし、次
の状態が状態６になる。３バイト存在すれば、フレーム
バイト・カウントを１だけ減らし、次の状態は状態３で
ある。
【０５３７】状態３（フレームバイト・カウントを１だ
け減らす） −フレームバイト・カウントを１だけ減らし、次の状態
は状態６である。
【０５３８】状態４（ＦＩＦＯＲデータバッファを空に
するＤＭＡＣを待つ） −この状態にある間にＲＳＭにより休止されると、状態
０に移る。この状態では、ＤＭＡＲＱからの要求信号（
ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ）は、活性のときＤＭＡＲ
ＱサービスがＦＩＦＯＲデータバッファに対して要求さ
れていることを示す（このようなサービスが完了すると
ＤＭＡＣはこの信号をオフにする）が、ＦＩＦＯＲデー
タバッファに対するＤＭＡＣサービスの完了が示されて
いるかについて繰返しチェックされる。このような指示
を受取ると直ちに状態１０に移る。
【０５３９】状態５（ＦＩＦＯＲデータバッファへの受
信データを待つ） −この状態では、ＦＩＦＯＲに書込み要求、ＲＦＭ＿Ｆ
ＩＦＯＲ＿ＷＲ＿ＲＥＱ、を表明する。ＦＩＦＯＲが（
ＦＩＦＯＲ＿ＲＥＭ＿ＡＣＫで）承認すると、バイト位
置ポインタＲＦＭ＿ＦＩＦＯＲ＿ＢＰＰを適用して、受
信データバイトを書込むＦＩＦＯＲデータバッファのバ
イト記憶装置にアドレスする。ポインタを更新して次の
位置を示すようにし、データを示す状態状勢はＦＩＦＯ
Ｒに書かれてしまっている。ＦＩＦＯＲデータバッファ
の状態をチェックする。満杯であれば、ＲＦＭ＿ＤＭＡ
ＲＱ＿ＳＥＴを作動させてＤＭＡＣサービスを要求し、
状態４に進む。バッファが満杯でなければ、ＤＭＡＲＱ
に対する処置を行わずに状態２に進む。前述の処置が完
了する前にＲＳＭにより休止されれば、状態０に戻る。
【０５４０】状態６（フレームバイト・カウントを１だ
け減らす） −フレームバイト・カウント値を１だけ減らし、次の状
態は状態９である。
【０５４１】状態７（状態を清掃する）−フレームバイ
ト・カウントをクリアし、状態状勢を新しいフレームの
始まりを示すように設定し、状態４に移る。
【０５４２】状態８（フレーム状態をＲＶからＩＮＴに
送る） −この状態にはＲＳＭ＿ＣＣＲのＲＤＥ（受信ＤＭＡ有
効化）がオフである結果入る。この状態ではＲＶから受
取ったすべてのフレーム状態がＲＦＭ＿ＩＮＴ＿ＲＥＱ
の作動によりＩＮＴに伝えられ、ＲＦＭ＿ＴＳ０１、０
２で提示されたＲＦＭ状態のＩＮＴにより処理される。 受取ったデータはすべて捨てられる。ＲＳＭ＿ＲＣＶ＿
ＥＯＳが作動されると状態０に戻る。データをそのチャ
ンネルに関する正常なＤＭＡ処置により受取るべき場合
にチャンネルのＣＣＲの中のＲＤＥビットが活性に設定
されていることを確認するのはホスト／ＩＯＰ複合体の
責任である。
【０５４３】状態９（エラーまたはフレーム状態をＩＮ
Ｔに報告する） −ＩＮＴへの割込要求、ＲＦＭ＿ＩＮＴ＿ＲＥＱ、が掲
げられてエラーまたはフレーム状態が報告される。可能
な割込は次のとおりである。ＦＩＦＯＲパリティエラー
（状態１０を参照）、境界チェック条件発生、またはフ
レーム終端指示を受取った。パリティエラーまたは境界
チェック条件が存在すれば状態８に進み、正常フレーム
終了状態が報告されれば状態７に進む。
【０５４４】状態１０（境界チェックビットをＦＩＦＯ
Ｒから読出す） −現在のチャンネルのＲＤＣＲ１空間に関してＲＦＭ＿
ＦＩＦＯＲ＿ＲＤ＿ＲＥＱを表明する。ＦＩＦＯＲがこ
の要求を承認すると、ＦＩＦＯＲのパリティエラー（Ｆ
ＩＦＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ活性）をチェック
する。このようなエラーが示されれば、状態９に進み、
この発生を表示する状態指示子を設定する。ＲＤＣＲ１
が関連ＤＭＡＣ転送中に境界チェックが発生したことを
示せば、この状態を示すように状態状勢を設定し、状態
９に進む。ＦＩＦＯＲパリテイエラーも境界チェック条
件も発生していなければ、状態１に進む。ＲＳＭにより
休止されれば、状態０に進む。
【０５４５】状態１１（フレームバイト・カウントを減
らす） −フレームバイト・カウントを１だけ減らし、状態４に
進む。
【０５４６】１１．７　　ＴＦＭの機能伝送ＦＩＦＯ管
理器ＴＦＭは時分割多重同期素子である。ＴＦＭは、Ｂ
ＴＤＭにチャンネル・タイムスロットが現われることに
同期してＲＳＭにより始動および停止される。ＴＦＭは
、ＦＩＦＯＲからＴＶへの（活性チャンネルに関する）
通信伝送データの転送を管理する。このようなデータは
ＦＩＦＯＲのＴＤＣＲ（伝送データ構成レジスタ）空間
で、特にＴＤＣＲ２空間（図７、図３６）で、（４個以
下のバイトの組合せで）待ち行列される。データはＤＭ
ＡＣにより（４個以下のバイトの組合せで）外部ＩＯＰ
記憶装置からＦＩＦＯＲに転送され、ＴＦＭによりＦＩ
ＦＯＲから一度に１バイトづつ抜取られる。各チャンネ
ルの待行列に対する制御情報はＦＩＦＯＲの関連ＴＤＣ
Ｒ１空間に格納される。
【０５４７】ＦＩＦＯＲのＴＤＣＲ１およびＴＤＣＲ２
の各空間に格納されている情報の形態および内容を図３
５および図３６に示してあるが、両者についてここにお
よび以下のＤＭＡＣの説明で手短かに述べる。
【０５４８】ＴＤＣＲ１（図３５）は、１ビット指示空
間３個、２ビット指示空間３個、１６ビット指示空間１
個、および予備／未使用空間７個、を備えている。１ビ
ット指示は、ＥＣＤ（連鎖の終りを検出した）、ＥＦＤ
（フレームの終りを検出した）、およびＮＤＩ（データ
指示無し。ＤＭＡＣサービスがバッファ終端条件に遭遇
し、伝送すべきそれ以上のデータが残っていないことを
意味する）である。２ビット指示は、ＴＢＣ（伝送バッ
ファカウント。ＴＶに転送すべきＦＩＦＯＲ／ＴＤＣＲ
２にある次のバイトを指す）、ＴＯＰＱ（待行列の先頭
。待行列サービスの如何なる場合においても、ＤＭＡＣ
は４データバイト以下を転送することができ、この指示
子は最初の「有効」バイトの記憶位置を指す）、および
ＰＥ（下記四つのＤＭＡパリティエラー状態の一つを示
す。 すなわち、エラー無し、ＦＩＦＯＲパリティエラー、Ｄ
ＭＡＣ制御ＲＡＭパリティエラー、ＦＩＦＯＲおよびＤ
ＭＡＣ制御ＲＡＭの双方で発生したパリティエラー）、
である。１６ビット指示、ＴＤＢＣ（伝送ＤＭＡバイト
カウント）、はＤＭＡＣがデータを取出す現在の外部デ
ータバッファのバイト長を表わし、ＤＭＡＣに対する命
令連鎖点を間接的に示す（更に詳細については下のＤＭ
ＡＣの説明を参照のこと）。
【０５４９】ＴＤＣＲ２（図３６）は、４個の伝送デー
タバイト空間、ＴＤＢ１〜ＴＤＢ４、から成る待行列を
備えており、これにＤＭＡＣにより取出された伝送デー
タを入れる。上に注記したように、ＤＭＡＣの如何なる
場合においても、４以下のバイトが取出されて待行列に
置かれ、そのように設置された最初の有効バイトの記憶
位置がＴＤＣＲ１のＴＯＰＱ指示子により規定される。
【０５５０】ＴＦＭは、チャンネル通信プロセスのリア
ルタイム要件に従って、ＦＩＦＯＲの伝送データ待行列
の補充を適時に開始する責任をも有する。ＴＦＭは、Ｆ
ＩＦＯＲの伝送データ待行列の状態を各活性チャンネル
について監視し、待行列が空きになるにつれてＴＦＭは
ＤＭＡＲＱに外部ＩＯＰ記憶装置に対してＤＭＡＣによ
る（同期）補充処置を開始する要求を表明する。
【０５５１】各活性チャンネルに対するＤＭＡＣサービ
スの状態を示す制御情報は、ＦＩＦＯＲのそのチャンネ
ルのＴＤＣＲ１語空間（図７）に格納されており、ＴＦ
Ｍは、ＴＤＣＲ１の最初のバイトの制御情報ＴＤＦＳＷ
（伝送データＦＩＦＯ状態語）を監視し、伝送データ流
のフレーム終端点を検出すると共に関連信号をＴＶを経
由してＴＦ１に伝え、ＴＦ１がビット志向プロトコル用
に構成されたチャンネル（たとえば、ＨＤＬＣ）に関し
てＣＲＣおよびフラグ挿入機能を行うことができるよう
にする。このようなときに、ＴＦＭはその時間交換語の
フレームカウントを１だけ増加させ、フレーム伝送情報
をホストシステムに伝える割込要求をＩＮＴに送る（実
際に情報を伝える方法の詳細については下のＩＮＴの説
明を参照）。
【０５５２】伝送データを取出すＤＭＡＣプロセスは、
ＩＯＰ／ホストシステムに対して或る程度の自律性を有
するＩＯＰ記憶装置内のデータブロック（詳細について
は下のＤＭＡＣの説明を参照）に対する取出し命令の連
鎖化を考慮している。ＴＦＭはまた、ＴＤＣＲ１／ＴＤ
ＦＳＷ情報を連鎖終端検出（ＦＣＤ）指示について監視
する。このような指示を検出すると直ちに、ＴＦＭは、
関連指示をＴＶを経由してＴＬ１に中継し、連鎖ブロッ
クに対するＤＭＡＣサービスが有効になるまでＴＬ１が
必要なら詰込みパターンを挿入することができるように
する。連鎖伝送条件はＩＮＴにも報告される。（下のＩ
ＮＴの説明を参照）。このようなときに、ＴＦＭは、関
連チャンネルに関して活性になり、チャンネルを初期設
定しＴＦＭを再作動させるにはＳＩＯ／ＩＯＰによる明
白な処置が必要である（下のＳＩＯの説明を参照）。Ｉ
ＯＰ／ホストシステムとＤＭＡＣとの間の必要な協同に
よる確実な連鎖化はチャンネル通信を再開する前に行わ
れる。
【０５５３】ＴＦＭが、活性チャンネルに関する動作を
行っている間に、ＲＳＭからのスロット終端指示、ＲＳ
Ｍ＿ＸＭＩＴ＿ＥＯＳ、により休止されると、そのチャ
ンネルに対するＴＦＭの状態を規定する時間交換語、Ｔ
ＦＭ＿ＴＳ０１がＲＳＭによりＴＳＲに保存される。次
に現われるチャンネルが活性であれば、そのチャンネル
に対するＴＦＭの状態を規定するもう一つの語ＴＦＭ＿
ＴＳ０１が（ＲＳＭによりＴＳＭから）ＴＦＭにロード
され、ＴＦＭがＲＳＭからの信号ＲＳＭ＿ＸＭＩＴ＿Ｓ
ＴＡＲＴにより始動され、新しいチャンネルに対する処
理が再開される。
【０５５４】交換期間中ＲＳＭにより保存されているＴ
ＦＭ状態語は、ＴＦＭによりＦＩＦＯＲから取出されて
ＲＳＭが現在のチャンネルスロット動作を休止したとき
は未だ転送されていない伝送データバイトを、もしあっ
たとしても、含んでいない。その理由は、ＴＦＭにより
取出された各伝送データが、ＴＶからの要求により始ま
り、ＴＦＭ承認と共にバイトをＴＶに転送して正常に（
休止を挟まずに）終了するからである。ＴＶの論理は、
休止したときＴＦＭへの未解決の（承認を受取っていな
い）データ取出要求を持っていればその要求を取り下げ
、それを必要とする状態を保存し、同じチャンネルに対
して次に再始動するとき同じ要求をＴＦＭに提示するよ
うに構成されている。ＴＦＭの論理は、ＦＩＦＯＲから
の伝送データの呼出しを完了する前に休止したとき、要
求を取り下げて同じチャンネルの次のサービス時にＴＶ
がその要求をＴＦＭに再び発するように構成されている
。ＦＩＦＯＲ伝送バッファ待行列からデータを呼出すた
めのＴＦＭに対する次のバイト位置を規定するポインタ
ＴＢＣは呼出されたバイトがＴＶに伝えられてしまうま
でＴＦＭによって変えられることはないから、ＴＦＭが
呼出しが完了しない間に休止すれば、ＴＶがその要求を
繰返すとき正しいバイトをＴＦＭによりＦＩＦＯＲから
確実に呼出すのに特別な処置は不要である。
【０５５５】１１．８　　ＴＦＭの時間交換語ＴＦＭの
時間交換語ＴＦＭ＿ＴＳ０１の形態および内容を図３２
に示す。この語は、実際に使用される６ビットと予備／
未使用の２６ビットとから構成されている。上に説明し
た理由から、および後に状態０および６の説明で再び述
べる理由から、この語は、不完全呼出し（ＴＦＭがＲＳ
Ｍにより休止させられたとき完了していない呼出し）に
関連する伝送データを含んでいない。６使用ビットは、
関連チャンネルに対して既に伝送されている伝送データ
のフレームの数を示す４ビット・フィールドＴＦＭＦＣ
（ＴＦＭフレーム・カウント）、および関連チャンネル
に対するＴＦＭの状態を、（ＳＩＯ／ＩＯＰの外部動作
により）初期設定された状態（下のＳＩＯの説明を参照
）、正常処理、パリティエラーまたは論理エラーにより
休止された状態、または連鎖終端条件により休止された
状態、の一つとして規定する２ビット・フィールドＴＦ
ＭＳ（ＴＦＭ状態）を備えている。
【０５５６】１１．９　　ＴＦＭ論理 ＴＦＭの論理組織を図３１に示す。ＴＦＭは、状態機械
論理２４０、ＦＩＦＯＲ／ＴＤＣＲ１から呼出したＴＤ
ＦＳＷを格納するレジスタ２４１、ＴＦＭで現在処理さ
れているチャンネルに関連するＴＦＭ時間交換語ＴＦＭ
＿ＴＳ０１を格納するレジスタ２４２、および２４５に
現われる伝送データ語のデータバイト部分を選択し、選
択されたバイトを出力２４６に転送するマルチプレクサ
／セレクタ回路２４３、から構成されている。
【０５５７】レジスタ２４１は、ＦＩＦＯＲからＦＩＦ
ＯＲ＿ＤＡＴＡ母線２４５を経由してＴＤＣＲ１状態情
報を受取り、その出力状態データを、たとえば、制御出
力ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１が論理２４０により与え
られたときＦＩＦＯＲに書込み逆転送するため、その出
力、ＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ、に提示する。時間
交換語レジスタ２４２は、ＲＳＭによる時間交換動作中
に、ＲＳＭ＿ＴＳ＿ＢＵＳからロードされ、その現在の
内容をＴＦＭ＿ＴＳ０１出力に提示し、ＴＦＭが休止し
且つ論理２４０がＴＦＭ＿ＤＯＮＥを提示して（時間交
換語の保存に適切な安定状態０にあることを示して）い
るときＲＳＭによりＴＳＲに保存されるようにする。
【０５５８】マルチプレクサ／セレクタ２４３は、論理
２４０により動作され、その入力２４５に関する伝送デ
ータバイトをＦＩＦＯＲから選択する。ＴＶからの呼出
要求ＴＶ＿ＴＦＭ＿ＲＥＱに応じて、伝送データは、Ｆ
ＩＦＯＲからセレクタ入力２４５に語並列形態で読出さ
れる。論理２４０は、ＴＤＦＳＷレジスタ２４１のバッ
ファ・カウント・ポインタ情報ＴＢＣを使用して、ＴＶ
の出力２４６に提示すべき適切なバイト、ＴＦＭ＿ＴＶ
＿ＤＡＴＡ、を選択する。出力２４６にあるデータがＴ
Ｖへの転送に対して有効であるとき、論理２４０は、Ｔ
ＶにＴＦＭ＿ＴＶ＿ＡＣＫを表明し、データがＴＶによ
り瞬時に（５０＋１秒以内に）受入れられる。
【０５５９】論理２４０は、ＴＤＦＳＷのＥＣＤ（連鎖
の終端を検出した）指示子部をレジスタ２４１からＴＶ
に伝えるときＴＦＭ＿ＴＶ＿ＥＯＣを、ＴＤＦＳＷのＥ
ＦＤ（フレームの終端を検出した）指示子部をＴＶに伝
えるときＴＦＭ＿ＴＶ＿ＥＯＦを、表明する。論理は、
プロセス終端状態をＩＮＴに伝えるときＴＦＭ＿ＩＮＴ
＿ＲＥＱと協同してＴＦＭ＿ＥＯＰ＿ＳＴＡＴＵＳを表
明する（プロセス終端割込状態の処理の詳細については
以下のＩＮＴの説明を参照のこと）。論理の他の出力お
よび入力については以下にその状態の記述で説明する。
【０５６０】論理２４０の状態は次のとおりである。 状態０（アイドル状態） −ＲＳＭが（ＴＦＭとＴＶまたはＦＩＦＯＲまたはＤＭ
ＡＲＱとの間の過渡的相互作用による損失またはあいま
いさの可能性なしに）ＴＦＭ＿ＴＳ０１情報の時間交換
を行うのに「安全」である状態。この状態ではＴＦＭは
、その終了指示（ＴＦＭ＿ＤＯＮＥ）をＲＳＭに表明し
、ＴＦＭがＲＳＭによる状態時間交換の安全な実行に適
する安定状態にあることを示すことができる。ＲＳＭか
らのスロット終端／休止指示（ＲＭＳ＿ＸＭＩＴ＿ＥＯ
Ｓ）の後この状態に入ると、ＲＳＭはレジスタ２４２の
内容をＴＳＲの関連チャンネル空間に格納する。次のチ
ャンネルスロットが活性チャンネルに関連していれば、
ＲＳＭは、前に保存した関連状態語をＲＳＭ＿ＴＳ＿Ｂ
ＵＳで提示し、ＲＳＭ＿ＴＦＭ＿ＬＯＡＤを表明して論
理２４０にその語をレジスタ２４２にロードさせる。Ｒ
ＳＭ＿ＴＦＭ＿ＬＯＡＤが作動されると直ちに論理２４
０は内部状態ビット（図示せず）ＮＥＷ＿ＴＤＦＳＷを
もリセットする。このビットは設定されると、ＴＤＦＳ
Ｗ／ＴＤＣＲ１の状態が変っていてＦＩＦＯＲ内の関連
情報を更新するＴＦＭによる特別な処置を要求すること
ができることを指示する（下の状態２および状態６の説
明を参照）。
【０５６１】−状態時間交換が完了してから、ＲＳＭは
ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴを表明してＴＦＭを再始
動させる。この時点で、ＲＳＭ＿ＣＣＲの伝送ＤＭＡ有
効化ビット（ＴＤＥ）がオンであれば状態論理が状態１
に移り、その他の場合は状態９に移る。
【０５６２】状態１（新たにロードされた状態を調べる
） −この状態では、状態０の動作（現在扱われているチャ
ンネルに対するＴＦＭ＿ＴＳ０１）期間中にレジスタ２
４２に新たにロードされた状態を調べる。状態がＦＩＦ
ＯＲの伝送データ待行列（新しく初期設定された状態を
示すフィールドＴＦＭＳ）を埋めるＤＭＡＣの処置が必
要であることを示していれば、ＤＭＡＲＱへの要求、Ｔ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴが表明され、論理が状態２に
移る。ＤＭＡＲＱへの要求は、瞬時に（５０＋１秒以内
に）要求をＤＭＡＲＱ（下のこの要素の説明を参照）に
ラッチさせ、承認指示ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱを論
理２４０に戻す。ＤＭＡＲＱへの要求により伝送データ
を外部ＩＯＰ記憶装置からＦＩＦＯＲに取出すというＤ
ＭＡＣによる非同期動作が生じ、信号ＤＭＡＲＱ＿ＴＦ
Ｍ＿ＲＥＱはＤＭＡＣがその動作（関連するチャンネル
に関するＴＦＭサービスの２サイクル以上を含むことが
できる）を完了するまでオフにならない。しかし、ＤＭ
ＡＲＱはそのＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ指示機能に関
してＴＦＭと同期して動作するので、信号は、関連チャ
ンネルがＤＭＡＣの動作によりオフにならない限りおよ
びオフになるまで、関連チャンネルがＴＦＭによりサー
ビスされるごとにオンになっている。
【０５６３】−レジスタ２４２の状態状勢が処理状態を
示していれば、論理２４０は、それぞれＤＭＡＲＱ＿Ｔ
ＦＭ＿ＲＥＱが活性であるか不活性であるかにより、状
態２または状態３に移る。上に注記したとおり、ＤＭＡ
ＣはＦＩＦＯＲ再詰込みに関するＴＦＭ要求を処理する
にあたり非同期的に動作するが、ＤＭＡＲＱはこのＤＭ
ＡＲＱ＿ＴＦＭ＿ＲＥＱ承認指示機能（下のＤＭＡＲＱ
の説明を参照）に関してＲＳＭおよびＴＦＭと同期して
動作し、この機能は、ＤＭＡＣが所要動作を完了したと
きに限りすべてのチャンネルに対して作動解除される。 それ故この信号の活性状態はＴＦＭにより現在処理され
ているチャンネルに常に関連しており、要求されたＤＭ
ＡＣ機能（ＦＩＦＯＲ待行列の詰込み）が不完全である
ことを示す。
【０５６４】−状態ステータスが同じチャンネルの前の
処理区間からのエラーまたは連鎖終端条件を検出したこ
とを示していれば、論理は状態９に移る。
【０５６５】状態２（詰込むべきＦＩＦＯＲのデータ・
バッファを待つ） −この状態（状態１または状態６から入る）では、状態
論理は、現在処理されているチャンネルに対して先にＴ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを表明することにより要求さ
れているＤＭＡＣの動作を通して詰込まれるべきＦＩＦ
ＯＲの伝送データ・バッファを待つ。
【０５６６】−この動作が完了したことの指示は、ＤＭ
ＡＲＱ＿ＴＦＭ＿ＲＥＱが現在処理されているチャンネ
ルに対してオフになると与えられる（上の状態１の説明
を参照）。動作が現在のスロット期間中に終了すれば、
論理は状態３に移る。
【０５６７】−完了前にスロットの終端（ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳ）を受取ると、論理は、それぞれ内部ラッ
チ、ＮＥＷ＿ＴＤＦＳＷ、が設定されてＴＤＦＳＷが変
っていることを示しているかまたは設定されていないか
により、状態１２または状態０に移る。ラッチが設定さ
れていれば論理は状態１２に移る前にＴＦＭ＿ＦＩＦＯ
Ｒ＿ＷＲ１を表明する（出力ＴＦＭ＿ＴＤＦＳＷ＿ＤＡ
ＴＡからＦＩＦＯＲ／ＴＤＣＲ１へ、交互にＴＤＦＳＷ
の書込みを開示する）。先に注記したように、このラッ
チは要求された処置の完了によりＴＤＦＳＷが変ってい
るときに限り設定され、ラッチは各新しいスロットの始
まりに常にリセットされる。それ故スロット期間中に設
定条件にそれが現われることは常に、現在処理されてい
るチャンネルに対して要求された処置が完了したこと、
および関連する新しいＴＤＦＳＷ情報をＦＩＦＯＲに格
納する必要があることを示している。
【０５６８】状態３（ＴＶからのデータ要求を待つ）−
ＴＶ＿ＴＦＭ＿ＲＥＱが活性（ＴＶがデータを呼出すこ
とを要求している）であれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＲＤ２を表明して状態（ＴＤＣＲ１）語および伝
送データ（ＴＤＣＲ２）語のＦＩＦＯＲからの背中合せ
呼出しを開始し、状態４に移る。データ呼出しは全４バ
イトのＴＤＣＲ２待行列を生ずるが、論理はマルチプレ
クサ／セレクタ２４３を動作させ、呼出したＴＤＦＳＷ
のバッファ・カウント・ポインタＴＢＣを使用してＴＦ
Ｍ＿ＴＶ＿ＤＡＴＡに現われる一つのバイトだけを選択
する。到着すると直ちに、状態語はレジスタ２４１に置
かれ、データの所定のバイトが直ちにセレクタ２４３お
よびＴＦＭ＿ＴＶ＿ＤＡＴＡを経由してＴＶに伝えられ
る。 これら動作が完了すれば、ＴＢＣの値が呼出すべき次の
データバイトを指すように調節され、ＮＥＷ＿ＴＤＦＳ
Ｗラッチが設定される。
【０５６９】−スロット終端（休止）指示ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳをこの状態期間中に受取れば、論理は、Ｎ
ＥＷ＿ＴＤＦＳＷの状態により、状態１２または状態０
に移る。そのラッチが設定されていれば、論理はＴＦＭ
＿ＦＩＦＯＲ＿ＷＲ１（新しいＴＤＦＳＷ情報をＦＩＦ
ＯＲに書き戻す）を表明し、状態１２に移る。ラッチが
設定されていなければ、論理は状態０に移る。
【０５７０】状態４（ＴＤＦＳＷおよび伝送データをＦ
ＩＦＯＲから受取る） −ＦＩＦＯＲがＦＩＦＯＲ＿ＴＦＭ＿ＲＤ＿ＡＣＫを作
動させることにより最初の読出要求（状態３）を承認す
れば、ＴＤＦＳＷ情報がレジスタ２４１にラッチされ、
ＦＩＦＯＲパリティ指示（ＦＩＦＯＲ＿ＰＡＲＩＴＹ＿
ＥＲＲＯＲ）がチェックされる。パリティエラーが示さ
れれば、パリティエラーを示すようにステータスを設定
して状態１１に進む。その他の場合には状態１３に進み
（状態３で発せられた）第２の読出要求からの伝送デー
タの到着に対する準備をする。
【０５７１】−ＲＳＭ＿ＸＭＩＴ＿ＥＯＳにより休止さ
れれば、論理は、ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１を表明し
、ＮＥＷ＿ＴＤＦＳＷが設定されている場合状態１２に
移る。ラッチが設定されていなければ状態０に移る。
【０５７２】状態５（ＦＩＦＯＲから送られた伝送デー
タのバイトを選択する） −この状態では、状態３で発せられた二重読出要求のデ
ータ部分がＦＩＦＯＲ＿ＤＡＴＡに到着し、ＦＩＦＯＲ
からの明白な承認無しに受取られる。受取られるデータ
は全語（ＴＤＣＲ２）であり、その語のバイトの選択は
論理により状態４の期間中にレジスタ２４１に格納され
たＴＤＦＳＷバッファ・カウント値の機能として行われ
る。選択されたバイトはＴＦＭ＿ＴＶ＿ＤＡＴＡで提示
され、その位置で有効なときは、ＴＦＭ＿ＴＶ＿ＡＣＫ
が表明され、ＴＤＦＳＷのＮＤＩビットもＴＦＭ＿ＴＶ
＿ＮＤＩとしてＴＶに伝えられる。ＴＢＣが選択された
バイトがＴＤＣＲ２待行列の最後のバイトであることを
示していれば（レジスタ２４１の出力にある）ＴＤＦＳ
Ｗの連鎖終端指示（ＥＣＤ）およびフレーム終端指示（
ＥＦＤ）もそれぞれＴＦＭ＿ＴＶ＿ＥＯＣおよびＴＦＭ
＿ＴＶ＿ＥＯＦを介してＴＶに提示される。これらの処
置が完了すれば、論理は状態１０に移る。
【０５７３】−ＲＳＭにより休止され、ＮＥＷ＿ＴＤＦ
ＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯＲ＿
ＷＲ１を表明し、状態１２に移る。休止され、ラッチが
設定されていなければ、論理は状態０に進む。
【０５７４】状態６（ＴＤＦＳＷのＥＣＤ指示子および
ＥＦＤ指示子の状態をチェックする） −この状態には状態１０を経由して状態５から入る。
【０５７５】−レジスタ２４１に現在保持されているＴ
ＤＦＳＷに連鎖終端およびフレーム終端の双方が示され
ていれば、伝送フレームのカウント（ＴＦＭ＿ＴＳ０１
レジスタ２４２のＴＦＭＦＣ）が１だけ増加し、状態状
勢（レジスタ２４１のＴＦＭＳ）が到達した連鎖終端状
態を示すように調節され、論理は状態１１に移る。連鎖
終端だけが示されていれば、状態状勢ＴＦＭＳだけが到
達した連鎖終端状態を示すように変り、論理が１１に進
む。フレーム終端だけが示されていれば、フレーム・カ
ウントが１だけ増加し、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが
表明され、論理が状態２に進む。連鎖終端もフレーム終
端も示されていなければ、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴ
が表明され、論理は状態２に移る。
【０５７６】状態７（ＴＶからの別のデータ要求を待つ
） −この状態は、ＴＤＦＳＷが現在レジスタ２４１で利用
できるという点で状態３と異なる。したがって、ＴＶが
この状態中にデータを要求していれば、論理は、ＦＩＦ
ＯＲ＿ＴＤＣＲ２に関して、唯一つの読出、ＴＦＭ＿Ｆ
ＩＦＯＲ＿ＲＤ１、だけを表明し、状態８に移る。
【０５７７】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込
む）を表明し、状態１２に進む。休止し、且つＴＤＦＳ
Ｗが変っていなければ、論理は状態０に進む。
【０５７８】状態８（データがＦＩＦＯＲから到着する
のを待つ） −データがＦＩＦＯＲから到着すると、ＴＤＦＳＷのＴ
ＢＣビットを使用して適切なバイトを選択し、ＴＢＣ値
をもチェックして選択されているバイトが最後の待行列
位置にあるか（すなわち、待行列がこのバイトの転送に
より空になるか）をチェックし確認する。選択されたバ
イトが最後であれば、ＴＤＦＳＷのＥＣＤおよびＥＦＤ
指示子が選択されたデータバイトと共にＴＶに送られ、
論理は状態６に移る。選択されたバイトが待行列の最後
のバイトでなければ、ＴＢＣ値を待行列の次のバイトを
指すように更新し、ＮＥＷ＿ＴＤＦＳＷを設定し、論理
は状態７に進む。
【０５７９】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯ
Ｒ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込む
）を表明し、状態１２に進む。休止され、且つＴＤＦＳ
Ｗが変化していなければ、論理は状態０に進む。
【０５８０】状態９（ＴＤＦＳＷを更新する必要性をチ
ェックする） −この状態（状態１または状態１１から到達する）では
、論理はＴＤＦＳＷを更新すべき必要性をチェックし確
認する。必要性があれば、論理は状態１２に移る。更新
の必要性がなければ、論理は状態０に進む。
【０５８１】状態１０（ＦＩＦＯＲから受取ったＴＤＦ
ＳＷの有効性をチェックする） −状態４の期間中にＦＩＦＯＲから受取ったＴＤＦＳＷ
がその待行列の先頭（ＴＯＰＱ）およびバッファ・カウ
ント（ＴＢＣ）ポインタを評価することにより有効性に
ついてチェックされる。
【０５８２】−ＴＯＰＱがＴＤＣＲ２待行列の最初のバ
イト記憶位置を指し、ＴＢＣが待行列の最後のバイト位
置を指していれば、論理は状態６に進む。ＴＯＰＱが最
初の位置を指しており、ＴＢＣが最後の位置以外を指示
していれば、論理は状態７に進む。
【０５８３】−ＴＯＰＱが第２のバイト位置を指し、Ｔ
ＢＣが最初のバイト位置を指していれば、ＴＤＦＳＷは
無効である。この状況では、状態状勢ＴＦＭＳはエラー
を示すように設定され、論理は状態１１に進む。ＴＯＰ
Ｑが第２のバイト位置を指し、ＴＢＣが最後の位置を指
していれば、論理は状態６に進む。ＴＯＰＱが第２の位
置を指し、ＴＢＣが最初または最後の位置以外を指して
いれば、論理は状態７に進む。
【０５８４】−ＴＯＰＱが第３のバイト位置を指し、Ｔ
ＢＣが最初または第２の位置を指していれば、ＴＤＦＳ
Ｗは無効である。状態状勢はエラーを示すように設定さ
れ、論理は状態１１に進む。ＴＯＰＱが第３の位置を指
し、ＴＢＣが最後の位置を指していれば、論理は状態６
に進む。ＴＯＰＱおよびＴＢＣが共に第３の位置を指し
ていれば、論理は状態７に進む。
【０５８５】−ＴＯＰＱが最後のバイト位置を指し、Ｔ
ＢＣが同じ位置を指していれば、論理は状態６に進む。 ＴＯＰＱが最後の位置を指し、ＴＢＣが他のどれかの位
置を指していれば、エラー状態状勢が設定され、論理は
状態１１に進む。
【０５８６】−この状態を出る前に、ＴＢＣ伝送データ
バイト・ポインタは、（最後のバイト位置が指されてい
ない場合）ＴＶから次の要求を受取るときＦＩＦＯＲか
ら呼出すべき次のバイトを指すように調節される。この
状態には、状態５から入るが、状態５の伝送データ取出
動作がＴＶに対して完了している場合に限られているこ
とに注意する。また、ポインタＴＢＣがこの時点で最後
の位置を指していれば、ＤＭＡＣの処置についての要求
が掲示されていてＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ（ＴＦＭ
に待行列が処理されていることを示す）の作動を生じ、
この信号が（処理の完了後ＤＭＡＣにより）作動解除さ
れると直ちに、ＴＦＭ状態論理が、新しいＴＢＣ値およ
びＴＯＰＱ値を備えているＤＭＡＣにより供給された新
しいＴＤＦＳＷ情報を取出すことを要求されることにも
注目すること。
【０５８７】状態１１（ＩＮＴに割込要求を発生する）
−状態状勢がパリティエラーを示していればＴＦＭ＿Ｐ
ＡＲＩＴＹ＿ＥＲＲＯＲを経由して、その他の場合には
ＴＦＭ＿ＩＮＴ＿ＲＥＱを経由して、ＩＮＴに割込要求
を表明し、状態９に進む。ＴＦＭ＿ＩＮＴ＿ＲＥＱの表
明はＩＮＴに論理により現在表明されているＴＦＭ＿Ｅ
ＯＰ＿ＳＴＡＴＵＳが有効であることを示す（この情報
の処理の方法については下のＩＮＴの説明を参照）。
【０５８８】状態１２（更新されたＴＤＦＳＷをＦＩＦ
ＯＲに書込む） −（ＴＤＦＳＷを更新するため）他のどれかの状態で発
せられた書込要求、ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１、をＦ
ＩＦＯＲが承認するのを待つ。ＦＩＦＯＲ＿ＴＦＭ＿Ｗ
Ｒ＿ＡＣＫが活性になると、書込要求の表明を解除し、
状態０に進む。
【０５８９】状態１３（ＲＤ２動作の第２の読出に対し
て整列する。 −この状態は、ＦＩＦＯＲのタイミングをＴＦＭ＿ＦＩ
ＦＯＲ＿ＲＤ２により開始された１対の連続読出要求の
第２の読出に関して整列させるのに使用される。次の状
態は状態５である。
【０５９０】１２．　　割込処理要素−ＩＮＴ、ＳＩＯ
【０５９１】１２．１　　概観 ＩＯＰ／ホストに関する割込報告は割込ハンドラ（ＩＮ
Ｔ）およびスレーブ入出力（ＳＩＯ）区画により処理さ
れる。ＩＮＴは、ＩＤＬＣを通じておよびＬ１回路から
、通信チャンネル事象に関連する要求ばかりでなくハー
ドウェアの故障に関連する要求をも監視し、関連する割
込要求を割込源を指す関連ベクトル情報と共にＳＩＯに
提示し、関連状態情報をＴＳＲおよび下に説明するＩＮ
Ｔ共通レジスタ（ＩＨＥＩＳＲ）の一つに格納するのを
管理する。ＳＩＯは、割込要求およびベクトルをＩＯＰ
／ホストシステムに伝え、ＩＯＰからＴＳＲおよびＩＤ
ＬＣおよびＬ１回路の双方のレジスタへのアクセス径路
となってＩＯＰが割込要求に関連する格納状態を非同期
に取出すことができるようにする（たとえば、図５の径
路８５を、また下のＳＩＯの説明をも参照）。ＳＩＯは
、割込処理以外のプロセス（初期設定／リセット機能、
時間交換状態の動的プログラミングなど）にも関係して
いるが、その主な係り合いが割込要求および状態情報の
転送にあるのでこの章で説明する。
【０５９２】１２．２　　ＩＮＴの機能ＩＮＴは、報告
に値する事象に関係する要求を、ＩＤＬＣを通じておよ
びＬ１回路から、監視し、関連条件または事象の源を識
別するベクトル（１バイト）を組立て、事象／条件に関
係する状態情報の格納を監督し、ベクトルを要求と共に
ＳＩＯに伝える。ＳＩＯは、対応する要求をＳＩＯ＿Ｉ
ＮＴ（図４３）、すなわちＩＯＰにより連続的に監視さ
れる線、を経由してＩＯＰに提示される。 その線が活性であり、且つＩＯＰがこれの処理に利用で
きるときは、ＩＯＰは要求を承認し、関連ベクトルをＳ
ＩＯから取出す。所要割込処理プロセスを行う準備が整
っているときは、ＩＯＰはベクトルを使用してＩＤＬＣ
またはＬ１の割込源を確定するテーブル・ルックアップ
動作を行い、ＳＩＯを通して関連状態情報を取出すよう
に動作する。
【０５９３】ＩＤＬＣからＩＮＴに報告する価値ある事
象は、主に三つの部類、プロセス終端（ＥＯＰ）チャン
ネル割込、チャンネル化エラー割込、およびハードウェ
アエラー割込、に分類される。ＥＯＰおよびチャンネル
化エラー割込は各々、個々の源チャンネルに対応する３
２の亜分類を有している。ＥＯＰ割込は個別チャンネル
における予想事象（たとえば、フレーム端の検出）を示
す。チャンネル化エラー割込は、特定のチャンネルに影
響するハードウェアエラー状態（たとえば、特定のチャ
ンネルのデータまたは状態情報をＩＤＬＣ　　ＲＡＭの
一つから取出す際のパリティエラー）を示す。ハードウ
ェアエラー割込は、すべてのチャンネルに影響する可能
性のある破滅的ハードウェアエラーを示す。
【０５９４】二つのベクトル部類がＬ１回路により行わ
れる要求に割当てられている。これらはＬ１要求をハー
ドウェアエラー事象およびチャンネル条件／エラー事象
として区別する。Ｌ１要求／ベクトルは、チャンネル化
ＩＤＬＣ要求より前に参加するよう優先権が与えられて
いるが、ＩＤＬＣ非チャンネル化ハードウェアエラーよ
り前ではない。割込の各部類に関して対応するベクトル
がＩＮＴにより形成され、関連要求と共にＳＩＯ／ＩＯ
Ｐに伝えられる。Ｌ１およびＩＤＬＣから発せられる要
求に関連する状態情報はそれぞれＬ１回路およびＩＤＬ
Ｃに格納され、ＩＯＰ／ＳＩＯの非同期動作により取出
される。ＩＤＬＣハードウェアエラーに関連する状態情
報は、ＩＮＴレジスタ（ＩＨＥＩＳＲ）に格納され、Ｉ
ＤＬＣチャンネル化事象およびエラー条件に関連する状
態はＴＳＲに格納される（下のＥＯＰＩＳＲ待行列およ
びＣＥＩＳＲレジスタ空間の説明を参照）。
【０５９５】ＩＮＴにより発生されＳＩＯ／ＩＯＰに伝
えられるベクトルは割込部類／源を示す。ベクトルの形
成および用法については下の１２．２．６に説明する。 ＩＤＬＣ状態パラメータのフォーマットおよび機能的取
扱いについて次に説明する。
【０５９６】１２．２．１　　プロセス終端（ＥＯＰ）
チャンネル割込 これらは通信チャンネルでの特定の予想事象（たとえば
、送受信プロセスに関する、受信フレーム終端および伝
送連鎖終端の各事象の検出、など）を示す。関連するプ
ロセス終端割込状態（ＥＯＰＩＳ）語（３２ビットづつ
）は、個々の送受信要素によりラッチされ、ＩＮＴの指
導下にＲＳＭによりＴＳＲのプロセス終端割込チャンネ
ル・レジスタ（ＥＯＰＩＳＲ）空間に格納される（図６
）。
【０５９７】各チャンネルは、ＴＳＲ内のこのような空
間１６個（図６、図４１のＥＯＰＩＳＲ０１〜ＥＯＰＩ
ＳＲ１６）から成る待行列が割当てられ、これはＩＮＴ
およびＩＯＰにより円形バッファとして管理される。各
チャンネルはまた、ＴＳＲに以下に説明するチャンネル
化エラー割込状態（ＣＥＩＳ）語を格納する一つのレジ
スタ空間（ＣＥＩＳＲ）を備えている。各チャンネルの
ＣＥＩＳＲに格納されている情報は、そのチャンネルの
ＥＯＰＩＳＲ待行列の状態を示し、新しいＥＯＰＩＳ情
報を格納するのに利用できる次の待行列位置を示す次期
状態記憶位置（ＮＳＬ）ポインタを備えている（下の１
２．２．２を参照）。ＮＳＬポインタは、記述事項がポ
インタの現在値により指定された待行列位置に書込まれ
るにつれてＩＮＴにより修正される。
【０５９８】ＥＯＰ状態を示す各ＩＤＬＣベクトルにつ
いて、ＩＯＰは待行列から（ＳＩＯを経由して）一つの
ＥＯＰＩＳ語を読出さなければならない。各チャンネル
の待行列について現在未決定のベクトルの数の指示（Ｎ
ＯＶ）がそれぞれのＣＥＩＳＲ／ＴＳＲ空間に格納され
ている。この指示は、状態エントリの待行列への書込と
関連してＩＮＴにより歩進され、一つ以上の状態語が待
行列からＩＯＰにより取出されたことの指示を受取った
ときＩＮＴにより減らされる（下の単一状態モードおよ
び多数状態モードの説明を参照）。それ故この指示は待
行列の「満杯」を示すものである。ＩＮＴは、一定数の
ベクトル（その数は下に説明する単一状態動作モードお
よび多数状態動作モードについて異なっている）がその
待行列について未決定になっているとき待行列のあふれ
が差迫っていることを検出する。
【０５９９】語が何時待行列から取出されたかの明白な
指示は存在しないし、このような取出しを待行列に入力
する順序と合せて順序づける要求事項も存在しない。更
に、多数状態モードで行われる待行列エントリに関して
、以下に説明するように、ＩＯＰは、関連ベクトルを処
理する割込処理ルーチンにある間に（このようなルーチ
ンの簡単化を考慮して）このようなエントリを読出す必
要がない。またこのようなエントリの処理をその状態取
出し処理に従って承認する必要もないが、下に説明する
ようにＨＰＣＲトグルおよびＳＷＲＣパラメータの更新
によりその処理の指示を与える。これにより、他の場合
にＩＯＰ状態取出しプロセスに課されることになるリア
ルタイムの束縛が緩和される。
【０６００】上述のＨＰＣＲトグル機能およびＳＷＲＣ
（状態語読出しカウント）機能をＩＮＴが監視してＣＥ
ＩＳＲ機能ＮＯＶおよびＮＳＬを更新する時期を判断し
、後者により新しいＥＯＰＩＳエントリが何時何処で行
われるかが決まる。トグルおよびＳＷＲＣを格納するＨ
ＰＣＲレジスタはＲＳＭに設けられている（上のＲＳＭ
の説明を参照）。
【０６０１】ＩＯＰにより（「多数状態」モードで）一
度に取出すことができる待行列エントリの数についての
制限も存在しない。したがって、待行列に所定時刻に１
０個のＥＯＰＩＳ語が入っていれば、ＩＯＰ／ＳＩＯは
その取出しプロセスを１回実行するだけで１０個すべて
（またはそれより少く）取出すことが可能である。ＨＰ
ＣＲのトグルおよびＳＷＲＣパラメータのＩＯＰ更新は
その待行列処理にきつく結び付いている必要はないので
、ＩＯＰが先のエントリにアクセスしてから更に多数の
エントリをＩＮＴ／ＲＳＭにより待行列に置くこと、お
よびこのような更に多数のエントリをＨＰＣＲエントリ
が更新される前に取出すことが可能である。したがって
、ＩＯＰがそのＨＰＣＲの更新にあたり別々に行われる
待行列アクセス・プロセスで取出されたエントリを捕え
ることができる。
【０６０２】当業者には遠隔地起源の伝送が遠隔モード
で受取ったフレームの数の指示を示すことが理解される
はずである。したがって、ＩＯＰにはＩＤＬＣにより実
際に伝送されたフレームの数を遠隔モードでおそらく受
取ったこのようなフレームの数と比較する能力がある。 ＩＯＰはまたどんな瞬間にでもどれだけの伝送フレーム
を連鎖処理のためＩＤＬＣ／ＤＭＡＣに利用可能になっ
ているかを知っているので、ＩＯＰは、必要なら、受信
フレーム終端割込状態取出し（ＥＯＰＩＳＲ待行列エン
トリ）のその処理に対して、利用可能になるフレームの
数を調整し、ＩＤＬＣ待行列のあふれという禁止的異常
動作が生ずる可能性がないようにすることができる。
【０６０３】ここで注目すべき点は、ＩＯＰの過負荷を
防止しながら回路網でのチャンネル・リンクの使用を不
充分にしないように、伝送ロードと割込状態取出し活動
とを釣合わせることはＩＤＬＣ機構の機能であるという
ことである。ただし、この釣合せは、ＩＤＬＣ　　ＥＯ
ＰＩＳＲ多数状態モード待行列エントリ（受信フレーム
終端事象を表わす）のＩＯＰによる取出し処理を関連割
込ベクトルの処理と別に、またトグルおよびＳＷＲＣの
各パラメータの更新と別に処理することができる（すな
わち、これら機能をＩＯＰ内部でマルチタスクで効率良
く処理することができる）ので、現在のところ容易であ
るということが明らかなはずである。また、ＩＤＬＣベ
クトルの提示にあたり、状態待合せおよび待行列管理が
効率的なマルチタスク式に管理可能であることも明らか
なはずである。
【０６０４】注目する他の点は、ＥＯＰＩＳエントリが
たとえば音声電話信号を運ぶクリア・チャンネルとは別
にプロトコル通信に対して構成されたチャンネル（たと
えば、ＨＤＬＣ）に対してのみ行われることである（ク
リア・チャンネルは、特別なフレーム限界画定フラグな
どの無い連続流れでデータを処理し、関連するリンクは
、別のチャンネルで運ばれる制御信号の交換により確立
される）。
【０６０５】ＥＯＰＩＳ語の形態を図４０に示す。各フ
ィールドのビットの数は、フィールドの簡略記憶記号の
下に括弧内に示してある。フィールドＩＱＯ（割込状態
あふれ指示子）の下の「Ａ」は、このパラメータが常に
有効であること、したがって関連エントリが待行列から
取出されたときはいつでもＩＯＰルーチンによりチェッ
クされるべきであること、を示す。ＩＱＯが設定されて
待行列があふれていることを示すと、それぞれのチャン
ネルのＣＥＩＳＲパラメータが（ＩＯＰ／ＳＩＯ）によ
り再初期設定されるまで、それ以上のエントリは待行列
に入ることができない。
【０６０６】ＴおよびＲと記したフィールドは、それぞ
れ伝送および受信のプロセス状態に関連する。Ｔフィー
ルドは、三つの１ビット指示、ＸＭＩＴ　　ＥＯＳ（到
達したまたは到達しない連鎖の伝送終端）、ＸＭＩＴ　
　ＡＢＴ／ＩＤＬ（送られたまたは送られない伝送打切
／アイドル、チャンネルでアンダーラン検出の連続とし
て送られる）、ＸＭＩＴ　　ＵＮＤＲ（発生したまたは
発生しない伝送アンダーラン）、から構成されている。
【０６０７】Ｒフィールドは、４個の１ビット「源」指
示および６個の状態指示を備えている。後者の内４個は
１ビット・パラメータ、１個は４ビット・パラメータ、
残りの１個は１６ビットの項である。源指示は、ＳＲＣ
　　ＥＯＦ（源は発生したフレームの終りでありまたは
終りでない）、ＳＲＣ　　ＡＢＣ（源は発生したアドレ
ス境界チェックでありまたはそうでない）、およびＳＲ
Ｃ　　ＩＤＬ（源が受取ったアイドル指示でありまたは
そうでない）を備えている。状態指示は、ＲＤＤ（受信
ＲＭＡ使用禁止。それぞれのチャンネルのＣＣＲでのＤ
ＭＡ受信が使用禁止であるか使用可能であるかを示す）
、ＴＸ　　ＣＮＴ（それぞれの割込要求が掲示されたと
きまでに現在の連鎖で伝送されたフレームの数のカウン
ト）、ＲＣＶ　　ＯＡＳ（要求が掲示されたとき受信オ
クテット整列状態が有効であった）、ＲＣＶＣＲＣ（掲
示の時刻に検出されたまたは検出されなかったＣＲＣエ
ラー）、ＲＣＶ　　ＯＶＦ（ＦＩＦＯＲの受信側があふ
れたまたはあふれなかった）、およびＲＣＶ　　ＤＢＣ
（受信ＤＭＡバイト・カウント。現在の受信フレーム期
間中にＩＯＰ記憶装置にＤＭＡされたデータバイトの数
を示す。ＨＤＬＣプロトコルに関するこの指示にはデー
タおよびＣＲＣバイトの総数が入っており、ＲＣＶ　　
ＯＶＦがあふれを示していず且つ源指示子ＳＲＣ　　Ａ
ＢＴ、ＳＲＣ　　ＩＤＬ、またはＳＲＣ　　ＥＯＦの一
つが活性であるときに限り有効である）、を備えている
。前述のＲフィールドに関して下記に注目すべきである
。
【０６０８】ＥＯＦが活性であるとき、伝送カウントＴ
Ｘ　　ＣＮＴが有効であり、ＩＯＰは状態パラメータを
チェックしてその記憶装置（ＲＣＶ　　ＤＢＣ）にＤＭ
Ａされたデータの長さを確認し、フレームの受信中にＯ
ＡＳ、ＣＲＣ、またはＯＶＦエラー状態が発生したか確
認しなければならない。
【０６０９】ＳＲＣ　　ＡＢＣが活性であるとき、ＲＣ
Ｖ　　ＤＢＣ状態は有効である。伝送割込は処理され続
けるが、受信割込は抑制される。ＩＯＰはそれぞれのチ
ャンネルへの受入れを禁止し、新しい境界アドレスをプ
ログラムし、受入れを再び可能にすることによりこの状
態から回復する。
【０６１０】ＳＲＣ　　ＡＢＴが活性であるとき、遠隔
地起源の打切信号が検出されるとチャンネルはそれとな
くフレームを受信している。これが発生すると、ＲＣＶ
　　ＤＢＣ状態だけが状態フィールドで有効である。Ｒ
ＣＶ　　ＣＲＣ状態指示は活性に設定され、無視される
べきである。
【０６１１】ＳＲＣ　　ＩＤＬが活性であり且つそれぞ
れのチャンネルが半二重モードで動作していれば、ＩＯ
Ｐは、チャンネル線を周回してそのチャンネルでの伝送
を可能とすべきことを効果的に知らされる。この状況で
は、ＲＣＶ　　ＤＢＣ状態だけが有効である。ＲＣＶ　
　ＣＲＣはＩＤＬＣにより活性に設定されるが、無視す
べきである。
【０６１２】ＲＤＤが受信ＤＭＡが使用禁止であり且つ
ＳＲＣ　　ＡＢＣが不活性であることを示していれば、
ＲＣＶ　　ＤＢＣを無視すべきである（この環境は、Ｄ
ＭＡＣが先に使用禁止になっており、したがって有効デ
ータをＩＯＰ記憶装置にＤＭＡすることができなかった
ことを意味している）。
【０６１３】ＴＸ　　ＣＮＴは、ＩＤＬＣにより伝送さ
れたフレーム数の累積カウントである。これは幾つかの
理由でフレームの受入れに関連する各ＥＯＰＩＳ語に対
して（すなわち、Ｒフィールドに）ＩＤＬＣにより挿入
される。ＩＤＬＣの伝送ＤＭＡ連鎖能力により（下のＤ
ＭＡＣの説明を参照）、個々のフレームの伝送を報告す
るＩＯＰのＩＤＬＣ割込を除去することによりＩＯＰ母
線の帯域幅および処理時間を維持することが決定された
。 それにもかかわらず、各全二重チャンネル・リンクの受
信側の完全さを確保するために、受信フレームが源によ
り受取られたフレーム数を表わすこのようなフレームの
それぞれの源により送られた受信カウントを備えている
限り、この伝送フレーム・カウント情報をＩＯＰに適時
に供給する必要がある。したがって、伝送フレームのカ
ウントはＩＯＰが誤り受信カウント指示を区別して伝送
の完全性を（たとえば、実際に受取らなかったフレーム
を再伝送することにより）保つのに必要になる。
【０６１４】伝送ＤＭＡ連鎖可能性を有するＩＤＬＣの
ような装置に関して、伝送フレーム・カウントをＩＯＰ
に適時に示すことの他の利点または可能な用途は、ＩＯ
Ｐがバッファ空間を適時に解放して連鎖伝送活動を動的
に支持することができるようにすることである。少くと
も一定のフレームがＩＤＬＣにより伝送され、遠隔点で
受信されたことを確認するのにＴＸ　　ＣＮＴを使用し
て、ＩＯＰは、新しい伝送データをそのバッファ記憶装
置空間の、少くともそれら一定のフレームの既に伝送さ
れたデータの入っている、部分に挿入することができる
。このようにして、連鎖式ＩＤＬＣ伝送を支持するのに
必要なＩＯＰバッファ空間の量を、ＩＯＰがバッファ空
間を解放する前にＩＤＬＣからの（伝送）連鎖終端指示
を待たなければならない場合に必要となる量に対して、
減らすことができる。
【０６１５】ＲＣＶ　　ＯＡＳがオクテット整列を示す
と、またはＲＣＶ　　ＣＲＣがＣＲＣエラーを示すと、
それぞれのフレームには見掛上エラーが入るから、その
フレームをＩＯＰが捨てなければならない。
【０６１６】ＲＣＶ　　ＯＶＦがＦＩＦＯＲあふれを示
すと、ＲＣＶ　　ＤＢＣの値は、０以外であれば、ＩＯ
Ｐ記憶装置にＤＭＡされ且つＩＯＰ記憶装置内の、次の
受信フレームのＤＭＡ伝送を始めるべき記憶位置を確定
するのに有用になる、最後のバイトの記憶位置を間接的
に示す。ＤＢＣの値が０であれば、その次の記憶位置を
決めるのにそれ以上の計算は不要である。
【０６１７】１２．２．２　　チャンネル化エラー割込
これら割込は、特定のチャンネルに影響し他のチャンネ
ルには影響しないハードウェアエラー、すなわちチャン
ネル空間に対するＦＩＦＯＲパリティエラーかまたはＴ
ＳＲパリティエラー、に関係している。上に注記したと
おり、これら割込に関連する状態は、関連チャンネルの
ＥＯＰＩＳ待行列を管理するパラメータを備えている。 独特なベクトルを各チャンネルのチャンネル化エラー割
込について発生することができる。この種の割込の後、
チャンネルは使用禁止になり、再使用前に再び使用可能
にならなければならない。
【０６１８】ＣＥＩＳＲ情報の形態を図３９に示す。１
５個の予備／未使用空間および１７個の活動的に使用さ
れるフィールドがある。後者は、４個の１ビット指示Ｗ
ＶＡ、ＰＴＶ、ＩＱＯ、およびＳＷＡ、２個の２ビット
指示ＰＥおよびＩＭ、１個の４ビット・パラメータＮＳ
Ｌ、および１個の５ビット・パラメータＮＯＶ、を備え
ている。活動フィールドについては下に個別に説明する
。
【０６１９】１２．２．３　　ハードウェア・エラー割
込これらは、すべてのチャンネルに影響する可能性のあ
る破滅的なハードウェア関連エラーに関係する。関連状
態は、ＩＮＴ内の専用レジスタ（ＩＨＥＩＳレジスタ）
に保持されているＩＤＬＣハードウェア割込状態（ＩＨ
ＥＩＳ）語から構成されている。この語は、図３８に示
す簡略記憶記号ラベルおよび形態を有する１４個の活動
的に使用される１ビット・パラメータから構成されてい
る。ＩＨＥＩＳＲレジスタの残りの１８空間は未使用／
予備である。１４個の活動的に使用される指示子は、１
０個の「状態」指示子および４個の「源」指示子から構
成される。
【０６２０】状態指示子はＩＤＬＣから公式的に割込ま
ずにＩＯＰにより活性に設定される。関連状態条件は、
ＩＤＬＣがＩＯＰと通信を行いながら、ＩＯＰ／ＳＩＯ
直接アクセスまたはＤＭＡＣ動作の結果として、エラー
を検出したとき発生する。このようなエラーが検出され
ると、ＩＤＬＣはＩＯＰへの承認を保留し、これにより
ＩＯＰにタイムアウト経過／エラーが発生する（これに
より公式的割込処理を行わずにＩＨＥＩＳＲ状態指示子
が設定される）。源指示子は破滅的エラー条件が発生す
る結果として活性に設定される。このようなエラー条件
は典型的には回復不能であり、通常はＩＤＬＣが動作不
能であることを示す。源ビットは診断故障分離の目的に
有用である。
【０６２１】個々の状態指示子および源指示子、および
それらの用法については下の１２．２．９．２に説明す
る。
【０６２２】１２．２．４　　伝送割込処理ＩＤＬＣは
、如何なるチャンネルの伝送処理中でも三つの明確な割
込を発生することができる（ＥＯＰＩＳＲ「Ｔ」ビット
指示の上の説明を参照）。すなわち、連鎖終端を検出し
た、データのアンダーランを検出した、および打切／ア
イドルを送った、である。先に注記したように、個々の
プロトコル・フレーム伝送の完了に対しては割込は発生
されない。このような事象に対してＩＯＰが必要とする
情報は、受信フレーム終端割込状態により（この割込状
態に挿入されたＴＸＣＮＴを経由して）間接的に供給さ
れるからである。
【０６２３】１２．２．４．１　　連鎖の終端連鎖終端
検出割込の発生と共に最高潮に達するプロセスは、その
ＥＣＩ（連鎖終端指示）ビットが活性に設定されている
連鎖状ＤＣＢ命令のＤＭＡＣ取出しと共に始まる（別の
情報については下のＤＭＡＣの説明を参照）。 普通この環境ではＤＣＢのＥＦＩ（フレーム端指示）ビ
ットも活性に設定されている。この条件は、ＤＣＢによ
り指されているＩＯＰバッファの伝送データの最後のバ
イトがフレーム終端および連鎖終端（転送すべき最後の
データ）の双方を表わしていることを示す。
【０６２４】ＩＯＰバッファから連鎖の最後のデータバ
イトを取出すと直ちに、ＤＭＡＣはこれをＦＩＦＯＲに
格納し、ＦＩＦＯＲ内のチャンネルのＴＤＣＲ１状態語
のＥＣＤおよびＥＦＤの各ビットを活性に設定する。Ｄ
ＭＡＣは、この条件に関するこれ以後のすべての動作を
ＴＦＭが呼出されなければならないので、連鎖の終端が
検出されてしまってもＤＭＡＲＱを同じチャンネルに対
するサービス要求について監視し続ける。
【０６２５】ＴＦＭが連鎖の最後のデータバイトをＦＩ
ＦＯＲから取出し、これをＴＶに伝えると、ＴＦＭはま
たＴＤＣＲ１のＥＣＤおよびＥＦＤの指示子をチェック
する。これら指示子が設定されると、これらは（別々に
またはそのバイトが既に伝えられていなければ最後のデ
ータバイトと共に）ＴＶに伝えられる。また、伝送フレ
ーム・カウンタを更新してから、ＴＦＭは、ＩＮＴに送
られる連鎖終端指示子を設定する。これはＩＮＴに関連
ＥＯＰＩＳ語のその内容をＥＯＰＩＳＲ待行列に入れる
準備としてフレーム・カウントをラッチアップさせる。 ＴＦＭは次にそれぞれのチャンネルに対する連鎖終端状
態に移り、ＩＯＰが（チャンネルの再初期設定と関連し
て）ＴＦＭ＿ＴＳ０１語を再初期設定するまでこの状態
に留まる。連鎖終端状態では、ＴＦＭは、それぞれのチ
ャンネルに対するＴＶからのデータ要求に応答せず、そ
のチャンネルに関するＤＭＡＲＱに伝送ＤＭＡ要求を提
示しない。
【０６２６】連鎖終端指示を受取り、フレーム・カウン
トをラッチし、チャンネルスロット同期で動作しながら
、ＩＮＴはその状態利用可能指示子を設定し、有効な次
の状態語の記憶位置がそれぞれのＥＯＰＩＳＲ待行列で
利用可能であることをチェックし確認する。ＲＳＭがそ
れぞれのチャンネルスロットでＩＮＴ関連状態変数を交
換すると、ＩＮＴ　　ＣＥＩＳＲレジスタの内容をＴＳ
ＲのそれぞれのチャンネルのＣＥＩＳＲ空間に格納し、
状態語の利用可能指示子をチェックする。その指示子が
活性に設定されていることを検出すると、ＲＭＳは（Ｉ
ＮＴのＩＮＴ＿ＥＯＰ出力に提示されている）ＥＯＰＩ
Ｓ（下のＩＮＴ論理を参照）をそれぞれのチャンネルの
ＥＯＰＩＳＲ待行列の、ＩＮＴのＣＥＩＳＲの次の記憶
位置ラッチにより指示されている記憶位置に格納する（
下のＩＮＴ論理の説明を参照）。
【０６２７】現在処理されているチャンネルに未解決の
割込が存在しなければ、または、チップが単一ベクトル
・モードで動作していれば、ＩＮＴは割込の源（チャン
ネルおよび条件）を識別する１バイト・ベクトルを構成
し、これを要求と共にＳＩＯに送る。利用可能なときは
、ＳＩＯはベクトルおよび関連要求をラッチし、ＩＯＰ
母線上で活性な割込線を駆動する（下のＳＩＯの説明を
参照）。後に、ＩＯＰは、割込線活性条件を承認し、そ
の時点でＳＩＯはベクトルをＩＯＰデータ母線の低バイ
ト区画に設置する。更に後に、ＩＯＰは、その割込処理
プログラム・ルーチンに分岐し、ＳＩＯを経由して、そ
れぞれのチャンネルの待行列からＥＯＰＩＳ状態を取出
すように動作する。
【０６２８】１２．２．４．２　　データのアンダーラ
ンチャンネルでの伝送処理中に、ＴＬが「フレームの中
間」状態にあり（フレームの開放フラグおよび少くとも
１ビットの有効データを送っており）、その二つのデー
タ・レジスタが空であり（上のＴＬ１の説明を参照）、
送るべき伝送データのＢＴＤＭ要求を受取っていれば、
データのアンダーランが発生する。
【０６２９】これが発生すると、ＴＬ１は、アンダーラ
ンエラーを示す内部状態ビットを設定し、打切パターン
の伝送を始める。打切を送ってから、ＴＬ１は関連ＣＣ
ＲのＩＦＳフィールドにより指定された詰込みパターン
を送る。ＴＬ１はまた関連ＣＣＲのＴＤＥビットを監視
して、それぞれのチャンネルが何時ＩＯＰにより再初期
設定されたかを確認する。そのＴＤＥビットが使用禁止
され且つ再作動されたことを検知すると直ちに、ＴＬ１
は内部アンダーランエラー指示子をクリアし、ＴＶから
のデータ準備完了指示子を監視する。その信号が活性に
なれば、ＴＶからのデータが受入れられ、通常伝送処理
が再開する。
【０６３０】ＴＶは、ＴＬ１アンダーラン状態指示子を
監視し、そのデータレジスタをクリアし、再初期設定し
、通常処理を再開する前にクリアする指示子を待つ。 この打切状態にある間には、ＴＶはＴＦＭへのデータ要
求信号またはＴＬ１へのデータ準備完了指示子（ＴＶ＿
ＴＬ１＿ＤＡＴＡ＿ＲＤＹ）を作動しない。
【０６３１】ＴＬ１がそのアンダーランエラー指示子を
設定すると、ＴＬ１はまた関連指示をＩＮＴに送る。応
答して、ＩＮＴはＴＦＭからの現在の伝送フレーム・カ
ウントをラッチし、ＲＳＭへの状態利用可能指示子を作
動させ、その内部ＣＥＩＳＲレジスタからＲＳＭへオフ
セットアドレスを供給し、ＥＯＰＩＳＲ待行列の次の有
効エントリ空間を設置する。ＩＮＴはまたベクトルを構
成し（下のベクトルの説明を参照）、これを要求と共に
ＳＩＯに伝え、ＩＯＰに提示する。ＲＳＭは、更新した
ＣＥＩＳＲをＴＳＲに（オフセット・アドレスを待行列
の基本アドレスに結び付けることにより決定される空間
に）格納する。
【０６３２】１２．２．４．３　　打切／アイドル送出
ＴＬ１は、アンダーランが検出されるか、ＩＯＰがＣＣ
Ｒの打切要求オプションをこのような動作を指定する値
に設定すると、打切パターンを伝送する。ＴＬ１は、所
定の形態の詰込みパターンを、ＣＣＲのＩＣＳフィール
ドまたはＩＦＳフィールドの値によりフレーム間または
ＤＭＡ連鎖間で伝送する。ＴＬ１はまた、ＩＯＰが打切
要求ＣＣＲオプションを特定の値に設定すると詰込みパ
ターンを送出する。
【０６３３】打切パターンの伝送を完了すると、ＴＬ１
は、打切／アイドル送出済指示子をＩＮＴに送り、ＩＮ
Ｔに伝送フレーム・カウント値を送り、先に説明したと
おり、ＩＮＴに伝送フレーム・カウント値をラッチさせ
、ＥＯＰＩＳ状態語およびベクトルを構成させる。ＣＣ
Ｒ打切要求オプションが打切パターンの伝送を指定して
いれば、打切およびアイドルを共に送ってから打切／ア
イドル指示子が送られる。
【０６３４】１２．２．５　　受信割込処理１２．２．
５．１　　受信処理 （ＲＬ１、ＲＶ、およびＲＦＭによる）同期処理中に、
ＲＬ１はＢＴＤＭからの受信データ準備完了指示子に応
答して受信データビットをＲＬ１のチェック・レジスタ
に移す。プロトコル・チャンネル内の各ビットに対して
、ＲＬ１は、そのビットが制御連鎖（フラグ、打切、ア
イドル）の一部であるか判定し、そのビットを透明度の
決定に従ってその受信データレジスタに選択的に移す（
そのビットが１が５個連続した後の最初の０ビットであ
れば、そのビットを削除し、そうでない場合は、そのビ
ットをデータレジスタに移して保持する）。そのビット
が保持されると、データ・カウントが増加する。
【０６３５】ビットのこの処理は、データ・カウントが
８になるまで続く。データ・カウントが８になり、且つ
制御連鎖が検出されなければ、バイトはデータレジスタ
からＲＶに伝えられ（ＲＬ１がデータ準備完了指示子を
送り、ＲＶが承認して）、ＲＶのデータレジスタ０にラ
ッチされる。
【０６３６】ＲＬ１が制御連鎖を受取ってしまったこと
を確認すれば、そのデータレジスタを一掃してそのデー
タ・カウントをリセットする（制御連鎖はＲＶに送られ
ないが、その受入れの指示は送られる）。次にＲＬ１は
指示を作動させて以下に概述するように割込活動に入る
。
【０６３７】受信制御連鎖がフレームの最初のフラグで
あることが確認されると、ＲＬ１はそのフレーム状態指
示子をフレームの始まりを示すように調節する。連鎖が
終結フラグであることが確認されると、フレーム状態指
示子がフレーム終端状態を示すように調節され、フレー
ム終端状態の対応する指示がＲＶに伝えられる。その後
で、ＲＬ１はその状態をクリアし、次のフレームの処理
を始める。
【０６３８】打切またはアイドルの連鎖を受信すると、
ＲＬ１はその状態指示子を初期状態にリセットし、その
データレジスタおよびデータ・カウントをクリアし、受
取った関連打切またはアイドル指示を関連状態と共にＲ
Ｖに送り、フレーム終端検出の場合のように新しいフレ
ーム処理を始める。
【０６３９】各フレームスロットで、ＲＶは、ＲＳＭか
ら始動指示を受取るまでＲＬ１からすべての入力を無視
する。始動指示を受取ると直ちに、ＲＶはそのデータレ
ジスタ１をチェックし、ＦＩＦＯＲに送るべき有効デー
タを保持しているか確認する。有効データがあれば、Ｒ
Ｖはそれに対する奇数パリティを発生し、データ準備完
了指示をＲＦＭに表明し、承認を受取ると直ちにデータ
レジスタ１が空であるという指示を設定する。この時点
でデータレジスタ０が占有されていれば、その内容がデ
ータレジスタ１に直ちに移され、データレジスタ０に空
のマークが付けられる。
【０６４０】ＲＦＭへの転送動作と平行して、ＲＶはＲ
Ｌ１からのそのデータ準備完了指示子を監視し、この指
示子が活性になると、データバイトをデータレジスタ０
にラッチする（ただしレジスタ０が空である場合）。デ
ータレジスタ０にラッチされたデータがフレームの最初
のバイトであることを示していれば、そのバイト（およ
び恐らくは次のバイト）をアドレス認識についてその機
能が使用可能になっているか調べる。アドレスがその比
較で考えられているものと合わなければ、そのフレーム
内のすべてのデータを捨てさせる内部指示子を設定する
。アドレスが合えば、フレーム内のすべてのデータをＣ
ＲＣ計算論理を通してその動きと平行してデータレジス
タ１に移す。
【０６４１】フレーム終端を認識し、且つすべてのフレ
ームデータをＲＦＭに伝えてしまうと、ＲＶは、ＣＲＣ
剰余を確認し、ＣＲＣ状態をＲＬ１状態およびフレーム
終端受信条件をＲＦＭに報告する。ＲＶがフレーム終端
指示をＲＬ１から受取ると、ＣＲＣバイトをＣＲＣ発生
器を通して直ちに移し、これらをＲＦＭに伝えることに
注目すること。それ故、フレーム終端指示を受取ると、
ＲＶはＣＲＣレジスタをチェックして有効フレーム連鎖
および正しいＣＲＣチェック・バイト（１６進の１ＤＯ
Ｆ）の転送と関連する所定の値を備えているか判定する
。したがって、ＲＶがＣＲＣチェック・バイトを、ＲＦ
Ｍに送る前に、最終のＣＲＣ剰余と明白に比較する必要
はない。
【０６４２】ＲＬ１から打切またはアイドルの指示を受
取ると直ちに、ＲＶはその状態をＲＦＭに報告し、初期
設定する。ＲＳＭによりどれかのスロットにより始動さ
れると、ＲＦＭはその内部状態をチェックして先に要求
をＤＭＡＲＱに掲示したか否か確認する。掲示していれ
ば、ＤＭＡＲＱの要求ビットがＤＭＡＣの動作によりリ
セットされたことを検知するまでＲＶからのすべてのデ
ータ要求を無視する。次いでＲＦＭはＦＩＦＯＲ状態語
（ＴＤＣＲ１）を読出すことにより転送状態を調べ、適
切であれば、ＦＩＦＯＲバッファ（ＴＤＣＲ２）の空の
マークを付ける。
【０６４３】ＦＩＦＯＲバッファが空（または部分的に
詰まっているだけ）であるときは、ＲＦＭは、ＲＶから
の活性データ準備完了指示子に応答してそれぞれのデー
タを適切なＦＩＦＯＲ／ＴＤＣＲ２バイト記憶位置に書
込み、そのバイト記憶位置ポインタを更新する。書込ん
だ最後のバイトでバッファが満杯になれば、ＤＭＡＲＱ
への要求が設定され、バッファがＤＭＡＣの動作により
結局空になる。データをＦＩＦＯＲバッファに書込むと
直ちにＲＦＭは、ＲＶに承認を表明し、ＲＶデータ準備
完了指示が表明解除されて再び表明されるのを待つ。バ
ッファを待つと直ちに、ＲＦＭは受信バイト・カウント
をも更新する。
【０６４４】フレーム終端指示をＲＶから受取ると、Ｒ
ＦＭは、バッファ状態を調べてバッファに残っているバ
イトの数を決定する。残っているのが２バイト以下であ
れば、ＲＦＭはそれらが（ＩＯＰ記憶装置に転送しなく
てよい）ＣＲＣフィールドの一部であると考える。バッ
ファ３バイト以上残っていれば、ＲＦＭは、ＤＭＡＲＱ
への要求を設定し、ＤＭＡＣの動作を示す適切な応答を
待つ。丁度終ったばかりのフレームに対するすべてのデ
ータがＩＯＰ記憶装置に送られてしまったことを確認す
ると、ＲＦＭは、受信データバイトを調節してＣＲＣバ
イトが入っていないことを確認して、カウントを関連割
込指示および他の関連状態と共にＩＮＴに伝える。ＲＦ
Ｍは次にバイト・カウントをリセットし、次のフレーム
に対する処理を始める。
【０６４５】ＤＭＡＣは、受信要求をその伝送要求の処
理と同様に（ただし反対方向に）処理する。ＦＩＦＯＲ
からの受信データの転送ごとに、ＤＭＡＣは、ＭＩＯと
協同してＩＯＰ母線へのアクセスを調停し、アクセスを
得ると直ちに適切なアドレス・パラメータおよび制御指
示を転送してデータをＩＯＰ記憶装置に書込む。受信プ
ロセスは現在のところＤＭＡ命令またはブロックの連鎖
を考えていないが、ＩＯＰ記憶装置のバッファ空間はＩ
ＯＰにより管理され、ＤＭＡＣにより円形バッファとし
てアクセスされる。したがって、適切なＩＯＰ管理およ
びＩＯＰ／ＳＩＯ／ＩＤＬＣの協同により、ＩＯＰのバ
ッファ容量より大きい任意の長さの受信データ・ブロッ
クをバッファを通してＦＩＦＯＲから移動することがで
きる。
【０６４６】受信区画とＩＮＴとの間で行われる各種割
込プロセスについて次に説明する。
【０６４７】１２．２．５．２　　フレーム終端受信割
込処理先に注記したとおり、ＲＬ１がフレームの終端を
検出すると、対応する指示子および状態をＲＶに送り、
ＲＶは指示子および（ＲＶとＲＬ１との）複合状態を、
まずＣＲＣチェックについて調節してから、ＲＦＭに伝
える。
【０６４８】ＦＩＦＯＲから（ＤＭＡＣを経由して）Ｉ
ＯＰに送られたデータからＣＲＣバイトを除外し且つ最
終データバイト・カウントからのバイトを除くように調
節してから、ＲＦＭは、フレーム終端指示をＩＮＴに提
示してＩＮＴにＲＦＭからのＲＬ１／ＲＶ／ＲＦＭ状態
をそのＥＯＰＩＳレジスタにラッチさせる。ＩＮＴは次
に関連ベクトルを構成してこれを要求と共にＳＩＯを経
由してＩＯＰに送る。ＩＮＴはまた、状態をＲＳＭを経
由してＴＳＲのＥＯＰＩＳ待行列に書込む動作をする。 ＩＮＴによる動作はあふれ状態にない待行列に関して調
節される（あふれ状況ではＩＯＰに関するその動作はあ
ふれ動作を示すように変る。）
【０６４９】１２．２．５．３　　打切／アイドル受信
割込処理打切またはアイドル連鎖の受入れを検出すると
、ＲＬ１は、対応する指示および状態をＲＶに送り、Ｒ
Ｖは対応する指示と複合状態（ＲＬ１、ＲＶ）をＲＦＭ
に送る。 フレーム終端状況の場合のように、ＲＦＭは、対応する
指示および状態をＩＮＴに伝える。ＩＮＴは、対応する
ベクトルを形成し、これを要求と共にＳＩＯを経由して
ＩＯＰに伝え、また対応する状態をＴＳＲのＥＯＰＩＳ
待行列に、もし空間が利用できれば、格納する。待行列
のあふれはこの状況ではフレーム終端状況と同じに処理
される。
【０６５０】１２．２．５．４　　ＤＭＡ境界チェック
受信割込処理 ＤＭＡＣが（ＤＭＡＲＱを経由して中継された）ＲＦＭ
要求の処理を終了すると、現在の受信ＤＭＡアドレスを
更新し、これを（ＩＤＬＣ初期設定時にＩＯＰ／ＳＩＯ
により設定された）計画境界アドレス値と比較する。比
較したアドレスが等しければ、ＤＭＡＣはＤＭＡＲステ
ータス（ＲＤＣＲ３、ＲＤＣＲ４）を更新し、ＦＩＦＯ
ＲにあるＲＤＣＲ１に境界チェック・ビットを設定し、
ＤＭＡＲＱの要求設定ビットをクリア（してＲＦＭに対
するサービスの効果的な承認／指示終了）する。
【０６５１】ＤＭＡＣの終了を検出すると、ＲＦＭは、
ＲＤＣＲ１の状態を調べる。境界チェック指示が見つか
ると、ＲＦＭは、状態を対応する指示と共にＩＮＴに報
告する。前のように、ＩＮＴは、ベクトルおよび状態語
を構築し、ベクトルを要求と共に（ＳＩＯを経由して）
ＩＯＰに、状態語をＲＳＭを経由してＴＳＲのＥＯＰＩ
Ｓ待行列に、送る。状態をＩＮＴに示してから、ＲＦＭ
は、ＩＯＰがそれぞれのチャンネルに関するその時間変
換語（ＲＳＭ＿ＴＳ０１）を初期設定するまで使用禁止
状態になる。この状態ではＲＦＭは、ＲＶからのデータ
要求を承認するが、ＲＶからのデータをＦＩＦＯＲに転
送せず、また受信ＤＭＡバイト・カウントを増加させた
りデータ転送要求をＤＭＡＲＱに送ったりもしない。し
かしフレーム終端、打切、またはアイドルのパターンの
受入れの受信指示に関して現在の割込指示をＩＮＴに送
る。
【０６５２】１２．２．５．５　　受入れ中のハードウ
ェアエラーの処理 受入れ処理中に検出されたチャンネル化ハードウェアエ
ラー（ＴＳＲ、ＦＩＦＯＲ、またはＤＭＡＲから読出す
際のパリティエラー、受信区画から終了指示を待ってい
る間にＲＳＭにより発生された論理タイムアウト、受信
区画状態機械で検出された禁止状態、インターフェース
のタイミングエラー（ＢＴＤＭデータ準備完了およびＲ
Ｌ１準備未了）、ＳＩＯがＩＤＬＣに割当てられていな
いアドレスにアクセスしようとしたことに関連するエラ
ー、およびＭＩＯがＩＯＰ母線で通信する期間中に検出
されるエラー）は、伝送処理中に検出された対応するエ
ラーと事実上同様に処理される。このような各エラーに
対して指示がエラーを検出した受信区画からＩＮＴに伝
えられ、ＩＮＴは対応する割込ベクトルを発生する処理
を取る。
【０６５３】受信処理期間中にパリティエラーを検出す
ると、エラーを検出した区画はエラー指示をＩＮＴに送
り、ＩＮＴはエラー状態に入り、エラーベクトルをＳＩ
Ｏ／ＩＯＰに送ってＩＯＰ／ＳＩＯ呼出の再始動を未定
にしている処理を中止する。ＲＡＭはチャンネル化され
ているので、このようなエラーは通常チャンネル化され
ている。その結果、中止はエラーが発生したとき処理さ
れていたチャンネルに限定される。
【０６５４】論理タイムアウトエラーを検出すると、Ｒ
ＳＭは割込指示をＩＮＴに伝える。ＩＮＴはＬＴＯ（論
理タイムアウトビット）をそのＩＨＥＩＳＲ（ＩＤＬＣ
ハードウェア割込状態レジスタ）レジスタにラッチし（
下の１２．２．８を参照）、エラー・ベクトルを発生し
、これを要求と共にＳＩＯ／ＩＯＰに伝え、関連状態を
そのＩＨＥＩＳＲレジスタに保持してＩＯＰ／ＳＩＯに
よる取出しに備える。処理は、ＩＯＰがＩＤＬＣを使用
禁止にするまで続く。
【０６５５】ハードウェア状態エラーを検出すると、関
係する区画はエラー指示をＩＮＴに送る。ＩＮＴはＥＳ
Ｄ（エラー状態検出）ビットをそのＩＨＥＩＳＲレジス
タにラッチし、論理タイムアウトの状況の場合と同様に
進行する。
【０６５６】インターフェース・タイミング（受信）エ
ラーを検出すると、ＰＬ１は、指示をＩＮＴに送り、Ｉ
ＮＴはＩＴＥ（インターフェース・タイミング・エラー
）ビットをそのＩＨＥＩＳＲレジスタに設定して前の二
つの状況の場合のように進行する。
【０６５７】ＳＩＯアドレッシング・エラーを検出する
と、ＳＩＯはＩＯＰからの指定転送の承認を差しひかえ
（ＩＯＰに承認タイムアウト・エラーを検出させ）、指
示子をＩＮＴに送る。ＩＮＴは適切な状態ビットをその
ＩＨＥＩＳＲレジスタに設定するが、割込は発生しない
（ＩＯＰがそのタイムアウトによりエラーを検出するか
らである）。
【０６５８】ＭＩＯエラーを検出すると、エラー指示が
ＤＭＡＣおよびＩＮＴに提示される。ＩＮＴはＤＴＯ（
ＤＭＡタイムアウト）ビットをそのＩＨＥＩＳＲレジス
タに状態指示として設定する。ＤＭＡＣは、その要求を
エラー発生の時点でサービスしていたチャンネルのＦＩ
ＦＯＲ／ＲＤＣＲ１に設定し、ＤＭＡＲＱの要求ビット
をリセットする。ＤＭＡＲＱの承認／リセットを認識し
、ＦＩＦＯＲ状態を調べると直ちに、ＲＦＭはエラー状
態を検出しチャンネル化エラー指示子をＩＮＴに送る。 ＩＮＴは直ちにベクトルおよびチャンネル化状態を構成
してＩＯＰに通報し、ＩＯＰはこれをハードウェアエラ
ー状態と共に使用して母線故障の源を確認する。ほとん
どの場合に、関係チャンネルに対する処理はＩＯＰ呼出
再始動が発生するまで中止される。
【０６５９】１２．２．６　　割込ベクトルの形態、発
生、およびＩＯＰの使用法 ＩＮＴにより発生される割込ベクトルは割込の源に対応
する各１バイトに符号化された数値である。源は、ＩＤ
ＬＣチップレベルのハードウェアエラー、Ｌ１チップレ
ベルのハードウェアエラー、Ｌ１チャンネル化事象また
はエラー、ＩＤＬＣチャンネル化エラーまたはＩＤＬＣ
チャンネル・プロセス事象、の内の一つである。ＩＤＬ
Ｃチャンネル化エラーおよびプロセス事象に対して源は
更に、それぞれの（パリティ）エラーまたはプロセス事
象が検出されたときにサービスされていた３２チャンネ
ルの内の特定の一つを示すように分解される。したがっ
て、ベクトル数の範囲は事実６７個の値を超える（ＩＤ
ＬＣおよびＬ１チップレベルのハードウェアエラー２個
、Ｌ１チャンネル化事象またはエラーに関する１個、Ｉ
ＤＬＣチャンネル化エラーに関する３２個、およびＩＤ
ＬＣチャンネル・プロセス事象に関する３２個）。
【０６６０】ＩＯＰは、ＩＯＰ記憶装置のルックアップ
テーブルの６７個のエントリのそれぞれの一つにアクセ
スするのにベクトルを使用する。テーブルのエントリは
、上に注記したように、ＩＯＰがその割込処理プロセス
を行うのに必要な別の情報と共にそれぞれの割込源の正
体を特別に指示する。ＩＮＴがベクトルを構成する方法
により、テーブルおよびその部分は、ＩＯＰによりその
記憶装置の２５６語区画の中の異なる部分に、すなわち
８ビットによりアドレス可能な範囲、および（ＩＮＴベ
クトル）、およびＩＯＰにより固定されている基本値に
、再配置することができる。
【０６６１】割込源がＩＤＬＣチャンネル化事象または
エラー以外（すなわち、ＩＤＬＣハードウェア関連、Ｌ
１ハードウェアエラー関連、またはＬ１チャンネル事象
関連）であれば、ＩＮＴは、ＳＩＯ（図５および図４３
）に設置されているＩＣＲ（ＩＤＬＣ構成）レジスタの
６ビットＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセット
）値および源に関連する２ビット値を使用してベクトル
を形成する。２ビット値は、ＩＮＴのＩＮＴ＿ＣＨＰ状
態機械の構成要素により発生され（下の１２．２．７を
参照）、その状態機械によりＳＩＯ／ＩＣＲから転送さ
れたＩＩＶＯオフセット値に連結されて完全ベクトル（
ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ）を形成する。オフセッ
ト値は、ＩＯＰにより計画的に選定され、ＩＤＬＣが初
期設定されるときＩＯＰ／ＳＩＯによりＩＣＲに設定さ
れるが、ＩＯＰにより６４オフセット位置の一つを（Ｉ
ＯＰにより固定されている基本記憶位置に対して）選択
するのに使用される。各オフセット位置は、位置の４語
群の境界を表わす。ＩＮＴ状態機械により連結される２
ビット値はＩＯＰによりオフセット値により指定された
位置群内の４個の記憶位置から１個を選択するのに使用
される。
【０６６２】割込源がＩＤＬＣチャンネル化であるとき
、ベクトルは、ＩＣＲレジスタのＣＩＶＯ（チャンネル
割込ベクトル・オフセット）フィールドから取った２ビ
ット・オフセット値およびＩＮＴのＩＮＴ＿ＣＨＮ状態
機械により内部的に決定された６ビット値を使用して形
成される。オフセット値および内部的に決定された値は
状態機械で連結されて完全ベクトル（ＩＮＴ＿ＣＨＮ＿
ＶＥＣＴＯＲ）を形成し、これはＳＩＯ／ＩＯＰに提示
される。オフセット値は、ＩＯＰにより計画的に決定さ
れ、ＩＤＬＣ初期設定中にＩＣＲ内に設定される。ＩＯ
Ｐは、２ビット・オフセットを使用して、ＩＯＰ記憶装
置の記憶装置のそれぞれ別個の６４語群の境界に、ＩＯ
Ｐにより固定された基本位置／値に対して、４オフセッ
ト位置の一つを設置する。ＩＯＰは６ビット値を使用し
てオフセット値により指定された空間内の６４記憶位置
の一つにアドレスする。アドレスされる記憶位置は、Ｉ
ＯＰがベクトルに割込んで所定の割込処理プロセスと連
結するのに必要な情報を備えている。
【０６６３】１２．２．７　　ＩＮＴ区画の論理図３７
は、割込（ＩＮＴ）区画の主要論理構成要素（状態機械
など）をそのレジスタ、外部インターフェース、および
制御信号と共に示す。この区画は、状態機械２６０（Ｉ
ＮＴ＿ＣＨＮ）および２６１（ＩＮＴ＿ＣＨＰ）、ＣＥ
ＩＳレジスタ２６２、ＥＯＰＩＳラッチ２６３、および
ＩＨＥＩＳＲレジスタ２６４、を備えている。
【０６６４】状態機械２６０および２６１は、個別に分
離された論理ユニットとして動作し、ユニット２６０は
、プロセス事象およびチャンネル化パリティエラー発生
に対してチャンネル化モードとして動作し、ユニット２
６１は、ＩＤＬＣおよびＬ１回路の両者でのハードウェ
アエラー事象の他Ｌ１回路で発生するチャンネル事象に
対しても非同期的に動作する。
【０６６５】レジスタ２６２は、ＣＥＩＳ情報を現在サ
ービスされるチャンネルに対してラッチするのに使用さ
れる。ラッチ２６３は、ＥＯＰＩＳ情報をそのチャンネ
ルに対してラッチするのに使用される。レジスタ２６４
は、状態情報をハードウェアエラーに対して保持するの
に使用される。
【０６６６】ＩＮＴ区画の主要機能は、内部ＩＤＬＣ要
求およびＬ１回路からの外部要求を含む割込指示に応答
し、このような指示に関する割込情報を収集、格納し、
（ＴＳＲの）（チャンネル化）ＥＯＰＩＳＲ待行列を管
理し、他の区画からの指示に対してベクトルを構成し、
このようなベクトルを関連割込要求と共に、ＩＯＰに転
送するためＳＩＯ区画に提示することである。ＩＯＰは
、テーブル・ルックアップ動作でベクトルを使用してそ
れぞれの割込源（Ｌ１チャンネル、Ｌ１チップ・ハード
ウェア、ＩＤＬＣチップ・ハードウェア、３２ＩＤＬＣ
チャンネルの特定の一つにおけるプロセス事象、または
３２ＩＤＬＣチャンネルの特定の一つにおけるパリティ
エラー発生）を識別し、テーブル情報を使用して適切な
割込処理ルーチンと連結し、そのルーチンを使用して関
連割込状態をＳＩＯを経由してＩＤＬＣから取出す。
【０６６７】ＩＮＴ＿ＣＨＮ状態機械２６０は、チャン
ネル化ＩＤＬＣプロセス事象に関して動作するが、ＩＮ
Ｔ＿ＣＨＰ状態機械２６１は、ＩＤＬＣハードウェア関
連エラー状態およびＬ１状態（チップレベルエラーおよ
び／またはチャンネル化事象）に関して動作する。
【０６６８】ＩＮＴ＿ＣＨＮは、時間交換環境で動作す
る。活性チャンネルに関連するタイムスロットで、ＲＳ
Ｍは、ＴＳＲからのチャンネル化時間交換状態をレジス
タ２６２に、ＲＳＭ＿ＴＳＲ＿ＢＵＳを経由してロード
し、ＩＮＴ＿ＣＨＮ状態機械の動作をＲＳＭ＿ＩＮＴ＿
ＳＴＡＲＴパルスで開始する。ＣＥＩＳＲにおけるビッ
ト割当を図３９に示し、下の１２．２．８で説明する。 その動作中、ＩＮＴ＿ＣＨＮは、チャンネル事象入力を
、それぞれの要求指示（ＴＬ１＿ＩＮＴ＿ＲＥＱ、ＴＦ
Ｍ＿ＩＮＴ＿ＲＥＱ）に応じて、ＥＯＰＩＳＲ状態ラッ
チ２６３のＴＬ１、ＴＦＭ、およびＲＦＭから受取る。 これらラッチは、受信プロセスまたは伝送プロセスのど
れかが始まる前にクリアされる。ＩＮＴ動作中のそれら
の値は、ＩＮＴ＿ＣＨＮにより特別に解釈されることは
ない。
【０６６９】ＩＮＴ＿ＣＨＮは、２ビットの内部レジス
タを使用して、タイムスロットを横断して保存されるこ
とのない一時的ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥ　　
ＬＡＴＣＨ値を保持し、ＩＮＴ＿ＣＨＮがその状態７で
取るべき処置を、ＥＯＰＩＳＲ状態に格納、ＥＯＰＩＳ
Ｒの無視、またはＥＯＰＩＳＲのクリア、の内の一つと
して決定する。ＥＯＰＩＳまたはＣＥＩＳの状態を格納
すべき場合には、ＩＮＴ＿ＣＨＮは、スロットの終りに
ＩＮＴ＿ＥＯＰをＲＳＭに表明し、ＣＥＩＳＲレジスタ
２６２の内容をＲＳＭに転送する。ＲＳＭは、転送され
たＣＥＩＳ情報のＳＷＡ（状態語利用可能）ビットを調
べてスロット期間中にＥＯＰＩＳ状態が（ＴＬ１、ＴＦ
Ｍ、またはＲＦＭで）ラッチされたか確認する。状態が
ラッチされていたならば、それぞれのラッチ区画からの
状態を、書込むべき待行列空間を設置するという転送Ｃ
ＥＩＳ情報内の次期状態位置（ＮＳＬ）ビットを使用し
て、ＴＳＲのＥＯＰＩＳＲ待行列に格納するのはＲＳＭ
の責任である。ＲＳＭは、ＮＳＬをチャンネル番号の所
定の機能である（ＴＳＲの）基本アドレスに連結するこ
とによりＥＯＰＩＳＲが書込まれる実際のＴＳＲアドレ
ス位置を発生する。
【０６７０】ＲＳＭはＴＳＲに対しＥＯＰＩＳＲ転出入
を行うが、ＥＯＰＩＳＲ待行列の管理はＩＮＴ＿ＣＨＮ
状態機械の責任である。ＩＮＴ＿ＣＨＮ状態機械は、Ｅ
ＯＰＩＳＲ状態待行列を、待行列が１６事象の深さを超
えてまさにあふれようとしているとき、またはパリティ
エラーがＴＳＲ、ＦＩＦＯＲ、またはＤＭＡＲに関して
検出されているとき、「遮断する」責任もある。ＴＳＲ
およびＤＭＡＲに対するパリティエラーは、それぞれＴ
ＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲおよびＤＭＡＲ＿ＰＡ
ＲＩＴＹ＿ＥＲＲＯＲを経由して示される。ＦＩＦＯＲ
に関連するパリティエラーはそれぞれＲＦＭ＿ＰＡＲＩ
ＴＹ＿ＥＲＲＯＲおよびＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲを経由して示される。
【０６７１】各パリティエラーに関して、エラーが発生
したチャンネルに対して独特なハードウェア割込が発生
する。差迫った待行列あふれエラーに関して、ＩＱＯビ
ットが待行列の最終の（最後に入った）ＥＯＰＩＳＲ状
態語内に設定される。
【０６７２】ＩＮＴ＿ＣＨＮ状態機械は、二つのレジス
タ、すなわち、ＳＩＯのＩＣＲ（ＩＤＬＣ構成レジスタ
）およびＲＳＭのＨＰＣＲ（ＨＤＬＣプロトコル構成レ
ジスタ）から入力を受取る。ＩＣＲの内容は、ＩＤＬＣ
初期設定時にＩＯＰによりプログラムされ、チャンネル
化されていない（すべてのチャンネル・プロセスに不変
に適用される）。ＨＰＣＲは、チャンネル化されており
（チャンネルごとに異なっている）、時間交換中に各チ
ャンネルのＴＳＲ空間（図７を参照）からロードされる
。各チャンネルのＨＰＣＲ語の内容は、ＩＯＰ／ＳＩＯ
によりプログラム可能に設定される。これらレジスタの
現在関係しているフィールドについて以下に特に説明す
る。
【０６７３】ＩＮＴ＿ＣＨＮ状態機械は、ＥＯＰＩＳＲ
待行列をＩＣＲレジスタに設定するＱＭビットに基き二
つのプログラム可能モードの一つで管理される。ＩＣＰ
／ＱＭビット値は、ＩＤＬＣ初期設定時にＩＯＰにより
プログラムされる。ＩＮＴはこのビットをＩＣＲ＿ＱＭ
（図３７）で受取り、ＱＭビット値に基き単一状態語ま
たは多数状態語の形成を支持する。単一状態モードでは
、単一割込ベクトルを発生し、ＥＯＰＩＳＲ待行列に関
する事象エントリごとにＩＯＰに送られる。多数状態モ
ードでは単一ベクトルをＥＯＰＩＳＲ待行列に関する多
数状態事象エントリに対して発生することができる。
【０６７４】多数状態モードにはＩＯＰ割込処理ルーチ
ンの割込径路長が短くなるという点で性能上の利点があ
るが、待行列へのＩＯＰアクセスの管理に関してルーチ
ンの複雑さが増すという短所がある。多数状態モードを
使用するとき、ＩＯＰは、待行列から取出した状態語の
数を、関連する値を（チャンネル化）ＨＰＣＲレジスタ
に書込み、そのレジスタ内のトグル・ビットの極性を転
回させることにより、承認する。下のＳＷＲＣ（状態語
読出カウント）およびＨＰＣＲのトグル・フィールドの
説明を参照のこと。これらフィールドは、ＨＰＣＲ＿Ｅ
ＯＰ＿ＴＯＧＧＬＥおよびＨＰＣＲ＿ＭＩＣ＿ＡＣＫで
ＩＮＴに入力される（図３７）。
【０６７５】ＣＥＩＳＲレジスタ２６２の前トグル・ビ
ット値（ＰＴＶ）は、ＩＯＰがそれぞれのチャンネルの
待行列にアクセスし、一つ以上のエントリをそこから取
出したことを示す不釣合についてＨＰＣＲ＿ＥＯＰ＿Ｔ
ＯＧＧＬＥと比較される。この機構はＩＮＴにより未取
出し／未決定待行列エントリのオーバライティングに対
して保護するのに使用される。未解決ベクトルの数（Ｎ
ＯＶ）は、ＩＮＴが多数状態モードにあるときＥＯＰＩ
ＳＲ待行列にある状態語の数を実際に意味する。ＮＯＶ
は、ＩＯＰが待行列から取出した状態語の数を承認して
からＨＰＣＲ＿ＭＩＣ＿ＡＣＫにある値を用いてＩＮＴ
によって減らされる。これによりＴＳＲの関連記憶位置
が解放されて再び使用できるようになり、したがって待
行列の循環性が維持される。
【０６７６】ＩＯＰによるＥＯＰＩＳＲ待行列アクセス
には次のような動作の連鎖がある。（１）ＣＥＩＳＲを
（ＳＩＯを経由してＴＳＲから）読出し、未決定状態語
カウントＮＯＶ（未解決ベクトルの数）および未決定エ
ントリの始めに対する待行列オフセット・アドレスＮＳ
Ｌ（次の状態記憶位置）を得る。（２）ＥＯＰＩＳＲ語
（単数または複数）を待行列から読出す（単一状態モー
ドでは１語、多数状態モードでは１語以上１６語まで）
、（３）ＨＰＣＲを（ＴＳＲから）読出す、および（４
）更新された（反転された）トグル極性、ＳＷＲＣおよ
びＬＳＡ（リンク・ステーション・アドレス）、の値を
必要ならＨＰＣＲ／ＴＳＲに書込む（先に注記したよう
に、ＩＮＴはＨＰＣＲのトグルおよびＳＷＲＣ機能を監
視し、該当するとき関連ＣＥＩＳＲパラメータＰＴＶお
よびＮＯＶを更新する）。
【０６７７】単一状態モードでの待行列エントリの読出
しには、（各ベクトルが一つのしかも一つだけの状態語
にしか関係しないので）明白なＩＯＰ承認を必要とせず
、ＴＯＧＧＬＥビットおよびＳＷＲＣビットはこのモー
ドでは使用されず、変らない。単一状態モードの短所に
ついては下にＥＯＰＩＳＲ待行列（１４）に格納するこ
とができる状態語の数、およびＩＯＰ割込処理ルーチン
の別の径路長に関連して説明する。このモードでは、割
込要求およびベクトルは、各待行列エントリごとにＩＯ
Ｐに伝えられ、ＩＮＴは、待行列／ベクトルの未決定エ
ントリの数が１４になったとき（待行列の容量は１６で
あるが、この予防措置はＳＩＯでのベクトル待合せ、お
よび待行列エントリ取出しのＩＯＰの特別承認が無いた
め必要である）待行列のあふれを検出する（ＩＱＯビッ
トを最後の待行列エントリに設定する）。ＩＯＰはこの
モードでは待行列エントリの取出しを特別には承認しな
いが、割込処理ルーチンにある間はエントリ取出しを行
わなければならない（すなわち、ＩＯＰは、待行列への
状態のオーバライティングを避けなければならない場合
には、このモードが終るまで、ルーチンに割込んだりそ
のタスク・レベルに戻ったりすることができない）。
【０６７８】多数状態モードでは、ＩＯＰは、各ベクト
ルに関して読出した状態語の数を、対応する値をＨＰＣ
ＲのＳＷＲＣフィールドに書込むことにより、明白に承
認しなければならない。ＩＮＴは、１６個のベクトルが
待行列で未決定であるとき割込待行列あふれ（ＩＱＯ）
を検出する（と共に最後のエントリのＩＱＯビットを１
に設定する）。このモードでは、待行列アクセスのＩＯ
Ｐ実行は、多数のエントリを一連のＴＳＲアクセスで取
出すことができるので、タスク・レベルに戻ることによ
り遅らすことができる。
【０６７９】ＩＤＬＣチャンネル状態に関連するベクト
ルがＳＩＯに提示する準備が整っていると、ＩＮＴ＿Ｃ
ＨＮ状態機械はＳＩＯ＿ＣＨＮ＿ＢＳＹ、ＩＮＴ＿ＣＨ
Ｎ＿ＶＥＣＴＯＲ、およびＩＮＴ＿ＣＨＮ＿ＲＥＱの各
信号によりＳＩＯ区画と接続する。ＩＮＴ＿ＣＨＮはＳ
ＩＯ＿ＣＨＮ＿ＢＳＹ信号を監視し、ＳＩＯのチャンネ
ル・ベクトル・ラッチが使用中か利用可能かを判定する
。利用可能であればベクトル（ＩＮＴ＿ＣＨＮ＿ＶＥＣ
ＴＯＲ）をＳＩＯ区画にラッチし、ここでＳＩＯはベク
トルのＩＯＰプロセッサ母線への提示を管理する。
【０６８０】ＩＮＴ＿ＣＨＮによりＳＩＯに発生される
８ビットの値は、ＩＤＬＣチャンネル状態（プロセス終
端事象およびパリティエラー）に関連するが、すべての
チャンネルに対する関連テーブル・エントリが入ってい
る空間のＩＯＰ記憶装置内のオフセットを示すのにＩＣ
Ｒレジスタの２ビットのチャンネル割込ベクトル・オフ
セット（ＣＩＶＯ）を源ＩＤＬＣチャンネルと関連する
エントリの記憶位置を更に区別するのにＲＳＭ＿ＴＳＩ
からの５ビットのチャンネル・タイムスロット指示子を
、および割込に関連する特定のエントリの記憶位置を区
別するのにＩＮＴ＿ＣＨＮが発生した単一ビット（この
ビットは、関連の割込が終端プロセス事象に関係する場
合には一つの値であり、関連の割込がチャンネル化、パ
リティエラーに関係する場合には反対の値である）を、
使用する。
【０６８１】ＩＮＴが転送するベクトルを備えていると
きＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれば、ＩＮＴ＿Ｃ
ＨＮはそれぞれのチャンネルを処理する後続タイムスロ
ットの期間中に同じ指示を調べる。このようにして、Ｉ
ＮＴ＿ＣＨＮは、ＩＤＬＣのすべてのチャンネルに対す
るそのサービスにおいてチャンネル化を基礎として、Ｓ
ＩＯおよびその単チャンネル・ベクトル・ラッチへのア
クセスを　　う。ＳＩＯのチャンネル・ベクトル・ラッ
チへのアクセスは、多数の変数（たとえば、ＩＯＰ割込
ルーチン径路長、ＩＤＬＣチャンネル・フレームの大き
さ、など）に基き、アルゴリズムに従わず、ランダムで
ある。チャンネルあたり１６エントリというＥＯＰＩＳ
Ｒ待行列の深さは、すべてのチャンネルについて待行列
のあふれの確率を非常に小さくしている。
【０６８２】ＩＮＴ＿ＣＨＮは、ＩＮＴ＿ＤＯＮＥ信号
を設定することにより実行の終了を指示する。このＩＮ
Ｔ＿ＤＯＮＥ信号はＣＥＩＳＲが安定で交換に利用でき
ることをＲＳＭに示す。この指示はＲＳＭからのタイム
スロット指示の終り（ＲＳＭ＿ＩＮＴ＿ＥＯＳ）に先立
って発生すべきである。この時点でＩＮＴ＿ＤＯＮＥが
活性でなければ、ＲＳＭは、論理／ハードウェアエラー
が発生していると判断し、ＩＨＥＩＳＲにＬＴＯ（論理
タイムアウト）を設定する（下のＩＨＥＩＳＲビットの
説明を参照）。ＩＮＴ＿ＣＨＰ状態機械は、ＩＨＥＩＳ
Ｒを監視し、関連する割込要求／ベクトルを発生する。
【０６８３】ＩＮＴ＿ＣＨＰ状態機械は、タイムスロッ
トの始めから終りまで連続して動作し、可能な三つの源
、Ｌ１ハードウェア、Ｌ１チャンネル、ＩＤＬＣハード
ウェア、のいずれかに関すチップレベル割込ベクトルを
管理する。Ｌ１ハードウェアエラーおよびチャンネル状
態は、それぞれＬ１＿ＣＨＰ＿ＶＲＱおよびＬ１＿ＣＨ
Ｎ＿ＶＲＱによりＩＮＴ＿ＣＨＰに示される（図３７）
。ＩＤＬＣハードウェアエラーに関する源は、ＩＨＥＩ
ＳＥレジスタ（図３８）の源フィールド部分にビットを
設定することにより示される。ビットＩＴＥ（インター
フェース・タイミング・エラー）はＩＤＬＣとＬ１回路
との間の同期の破綻を示し、ビットＬＴＯ（論理タイム
アウト）はＩＤＬＣ論理が臨界時間内に動作（たとえば
、上述のようにＲＳＭ＿ＥＯＳの前にＩＮＴ＿ＤＯＮＥ
を作動させること）を完了するのに失敗したことを示し
、ビットＥＳＤ（エラー状態検出）はＩＤＬＣ区画の状
態機械が未使用／禁止状態に移っていることを示し、ビ
ットＤＴＯ（ＤＭＡタイムアウト）はＤＭＡとＩＯＰ母
線との間の母線アクセスの失敗を示す。これらビットの
どれかが設定されれば、ＩＨＥＩＳＲレジスタからＩＮ
Ｔ＿ＣＨＰへの信号線ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性
になる（すなわち、ＩＤＬＣ＿ＣＨＰ＿ＶＲＱがＩＨＥ
ＩＳＲのビットＩＴＥ、ＬＴＯ、ＥＳＴ、およびＤＴＯ
の論理和を表わす）。
【０６８４】ＩＮＴ＿ＣＨＰは図３７に示すようにＳＩ
Ｏ＿ＣＨＰ＿ＢＳＹ、ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ、
およびＩＮＴ＿ＣＨＰ＿ＲＥＱの各信号を経由してＳＩ
Ｏに接続されている。ＳＩＯ＿ＣＨＰ＿ＢＳＹは、ＩＮ
Ｔ＿ＣＨＰ＿ＶＥＣＴＯＲと関連してＩＮＴからＳＩＯ
に提示されるＩＮＴ＿ＣＨＰ＿ＲＥＱにより設定可能な
ＳＩＯのチップ・ベクトル・ラッチからＩＮＴに送り返
される。ＩＮＴ＿ＣＨＩＰ＿ＶＥＣＴＯＲのベクトル出
力は、ＳＩＯ＿ＣＨＰ＿ＢＳＹが不活性であるときＳＩ
Ｏにラッチされ、割込源を上述の三つの内の一つとして
区別する。ＳＩＯ＿ＣＨＰ＿ＢＳＹは活性のとき、ベク
トル／要求がＩＮＴから受取られたが未だＳＩＯからＩ
ＯＰに転送されていないことを示す。
【０６８５】ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ値は、６ビ
ットのＩＤＬＣ割込ベクトル・オフセット値（ＩＩＶＯ
）およびＩＮＴ＿ＣＨＰが発生した２ビット値を備えて
いる。オフセット値は、ＳＩＯのＩＣＲレジスタからＩ
ＮＴにより抜取られ、ＩＯＰ記憶装置空間の基本記憶位
置に関して、ＩＮＴにより報告される価値のあるハード
ウェア関連割込状態に関連する一群のテーブル・ルック
アップ・エントリのオフセットを表わす。ＩＮＴが発生
する２ビット値は、報告されている特定の状態と関連す
る特定のエントリの群の中の記憶位置を表わす。共に８
ビットはＩＯＰが特定のテーブル・エントリにアクセス
し、このエントリを経由して関連状態情報をＩＮＴのＩ
ＨＥＩＳＲレジスタからまたはＬ１回路のレジスタから
取出すのに適切なＩＯＰ割込処理ルーチンに連結するの
に使用される。
【０６８６】１２．２．８　　ＩＮＴの状態機械
【０６
８７】１２．２．８．１　　ＩＮＴ＿ＣＨＮ状態機械Ｓ
ＩＯ＿ＲＥＳＥＴであれば、状態＝０である。
【０６８８】状態０（ＲＳＭ始動パルスを待つ）−ＲＳ
Ｍ始動パルス（ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴ）が不活性
であれば、状態０に留まる。
【０６８９】−ＲＳＭ始動パルスが活性であり且つ割込
モード（ＣＥＩＳＲのＩＭ）が「００」（ＩＮＴがこの
チャンネルで始めて作動されることを示す）であれば、
ＦＩＦＯＲパリティエラー指示（ＣＥＩＳＲのＰＥ）を
リセットし、状態語利用可能指示（ＣＥＩＳＲのＳＷＡ
）をリセットし、ＩＭを「１１−通常モード」に設定し
、状態１に進む。
【０６９０】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「１０−使用禁止」（ＦＩＦＯＲパリティ
エラーを示す）または「０１−使用禁止」（ＴＳＲパリ
ティエラーを示す）であれば、このチャンネルに対する
ＥＯＰＩＳＲ待行列が「遮断」されている。ＥＯＰ　　
ＳＴＡＴＥ　　ＬＡＴＣＨを「ＣＬＥＡＲ　　ＥＯＰＩ
ＳＲ　　ＳＴＡＴＵＳ」に設定し、状態７に進む。
【０６９１】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「１１−正常」であれば、通常ＥＯＰＩＳ
Ｒ待行列処理状態の動きと共に進行する。ＳＷＡ／ＣＥ
ＩＳＲが活性（このチャンネルの前のスロット・プロセ
スから利用できる状態）であれば、次期状態語位置（Ｃ
ＥＩＳＲのＮＳＬ）を歩進させ、ＳＷＡをリセットし、
状態１に進む。
【０６９２】状態１（チャンネル化ＴＳＲ、ＲＦＭ、ま
たはＴＦＭのパリティエラーについてチェックする。パ
リティエラーが無ければ、ＥＯＰＩＳＲ待行列状態読出
しのＩＯＰ承認についてチェックする。ＩＯＰ承認が無
ければ、ＥＯＰＩＳＲ待行列あふれ状態についてチェッ
クする。）
【０６９３】−チャンネル化パリティエラーについてチ
ェックする。ＣＥＩＳＲのＰＥビットがパリティエラー
を示していれば（このチャンネルに関する前の処理にお
いてＴＳＲまたはＦＩＦＯＲに関する未報告のパリティ
エラーが発生していることを意味する）、またはＴＳＲ
＿ＰＡＲＩＴＹ＿ＥＲＲＯＲまたはＲＦＭ＿ＰＡＲＩＴ
Ｙ＿ＥＲＲＯＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒが現在活性であれば、ＳＩＯ＿ＣＨＮ＿ＢＳＹを検査
してＳＩＯのチャンネル・ベクトル・ラッチの利用可能
性を判定し、他のチャンネル化ベクトルを受取る（下の
ＳＩＯの説明および図４３の項目２９７を参照）。
【０６９４】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれば
、ＥＯＰ　　ＷＡＩＴＳＴＡＴＥを「ＣＬＥＡＲ　　Ｅ
ＯＰＩＳＲ　　ＳＴＡＴＵＳ」に設定し、状態７に進む
。
【０６９５】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性でなけれ
ば、このチャンネルに対するチャンネル化ハードウェア
エラー割込ベクトルを発生し、これをＳＩＯチャンネル
・ベクトル・ラッチにラッチし、エラー原因を識別する
次の動作と共に進行する。
【０６９６】−原因がＲＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
ＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲであった場
合には、ＩＭモードを「１０−使用禁止ＦＩＦＯＲパリ
ティエラー」に設定し、状態２に進む。
【０６９７】−原因がＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒであった場合には、ＩＭを「使用禁止ＴＳＲパリティ
エラー」に設定し、状態２に進む。
【０６９８】−パリティエラーが示されず、且つ状態が
「ベクトル承認を待っている」（ＣＥＩＳＲレジスタ２
６２のＷＶＡビットが活性）であれば、ＣＥＩＳＲレジ
スタの前トグル・ビット値（ＰＴＶ）をＩＯＰにより設
定可能なＨＰＣＲレジスタのトグル・ビット（ＨＰＣＲ
＿ＴＯＧＧＬＥ入力）と比較する。
【０６９９】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じでなければ、ＩＯＰがＥＯＰＩＳＲ待
行列からの状態の取出しを承認している。ＨＰＣＲの読
出し語数指示ＳＷＲＣ（この状態機械へのＨＰＣＲ＿Ｍ
ＩＣ＿ＡＣＫ入力により示される）が有効である。状態
４に進む。
【０７００】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じであれば、ＩＯＰはこのチャンネルに
対するＥＯＰＩＳＲ転送を承認していず、ＥＯＰＩＳＲ
はその待行列に対して発生された最後のベクトルに関す
る待行列について未だ決定を下していない。このチャン
ネルに対してはそれ以上ベクトルは発生されない。待行
列のあふれをチェックする次の動作と共に進む。
【０７０１】−ＥＯＰＩＳＲ待行列がこのチャンネルに
対してあふれていれば（ＩＱＯがＣＥＩＳＲに設定され
ている）、ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥを「ＣＬ
ＥＡＲＥＯＰＩＳＲ　　ＳＴＡＴＵＳ」に設定し、状態
７に進む。
【０７０２】−ＥＯＰＩＳＲ待行列がこのチャンネルに
ついてあふれようとしていなければ、ＥＯＰ　　ＷＡＩ
Ｔ　　ＳＴＡＴＥを「ＳＴＯＲＥ　　ＥＯＰＩＳＲＳＴ
ＡＴＵＳ」に設定し、状態７に進む。
【０７０３】−ＴＳＲまたはＦＩＦＯＲのパリティエラ
ーが無く、ＩＯＰベクトル承認を待っていなければ（Ｗ
ＶＡが不活性）、状態６に進む。
【０７０４】状態２（ＳＩＯ＿ＣＨＮ＿ＢＳＹを待つ）
−ＳＩＯ＿ＣＨＮ＿ＢＳＹが利用可能であれば、ＩＮＴ
＿ＣＨＮ＿ＲＥＱを作動させ、同じ状態に留まる。
【０７０５】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがチャンネル化ハードウェアエラー割込用
であった場合には、ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥ
を「ＣＬＥＡＲ　　ＥＯＰＩＳＲ　　ＳＴＡＴＵＳ」に
設定し、状態７に進む。
【０７０６】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがＥＯＰＩＳＲ状態用であった場合には、
ＥＯＰＩＳＲ待行列のあふれをチェックする。
【０７０７】−ＥＯＰＩＳＲ待行列があふれていれば（
ＣＥＩＳＲのＩＱＯが活性）、ＥＯＰ　　ＷＡＩＴ　　
ＳＴＡＴＥを「ＣＬＥＡＲ　　ＥＯＰＩＳＲ　　ＳＴＡ
ＴＵＳ」に設定し、状態７に進む。
【０７０８】−ＥＯＰＩＳＲ待行列があふれていなけれ
ば（ＣＥＩＳＲのＩＱＯが不活性）、ＥＯＰ　　ＷＡＩ
Ｔ　　ＳＴＡＴＥを「ＳＴＯＲＥ　　ＥＯＰＩＳＲＳＴ
ＡＴＵＳ」に設定し、状態７に進む。
【０７０９】状態３（ＥＯＰＩＳＲ待行列のあふれ状態
をチェックする） −このチャンネルについてＥＯＰＩＳＲ待行列のあふれ
を、ＮＯＶとＥＯＰＩＳＲ状態語の最大数とをＩＣＲ＿
ＱＭモード・ビットを基に比較することにより、チェッ
クする。ＱＭビットが１（多数状態モードを示す）であ
れば、ＥＯＰＩＳＲ状態語の最大数は１６である。ＱＭ
ビットが０（単一状態モードを示す）であれば、ＥＯＰ
ＩＳＲ状態語の最大数は１４である。
【０７１０】−ＱＭビットが活性で、ＮＯＶカウントが
１６であれば、待行列あふれビット（ＥＯＰＩＳＲのＩ
ＱＯ）を設定して待行列があふれていることを示す。
【０７１１】−ＱＭビットが不活性で、ＮＯＶが１４で
あれば、待行列あふれビット（ＥＯＰＩＳＲのＩＱＯ）
を設定して待行列があふれていることを示す。
【０７１２】−ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥを「
ＳＴＯＲＥ　　ＥＯＰＩＳＲ　　ＳＴＡＴＵＳ」に設定
し、状態７に進む。
【０７１３】状態４（ＩＯＰ承認に基きベクトル・カウ
ントを調節する） −ＩＯＰにより承認された状態語の数ＨＰＣＲ＿ＭＩＣ
＿ＡＣＫが現在格納されている状態語の数（ＮＯＶ）よ
り大きければ、ＩＯＰプログラムエラーまたは未検出の
ＴＳＲパリティエラーが発生していると考える。いずれ
の場合でもチャンネル化ハードウェアエラーを発生し、
ＰＥを「１１−ＴＳＲの読出し中にパリティエラーが検
出された」に設定し、状態１に進む。
【０７１４】−ＩＯＰが０より大きな数を承認（ＨＰＣ
Ｒ＿ＭＩＣ＿ＡＣＫ）すれば、ＩＯＰ承認（ＨＰＣＲ＿
ＭＩＣ＿ＡＣＫ）およびベクトル・カウント（ＮＯＶ）
値の双方を減らし、状態４に留まる。各減少および比較
には１状態遷移だけかかることに注意。
【０７１５】−ＨＰＣＲ＿ＭＩＣ＿ＡＣＫが０に等しけ
れば、承認の待合せ（ＷＶＡ）をリセットし、状態７に
進む。
【０７１６】状態５（使用しない）
【０７１７】状態６（ＥＯＰＩＳＲベクトルを発生する
） −現在のベクトル・カウント値が０より大きければ、こ
のチャンネルに対してベクトルを発生する必要がある。
【０７１８】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中（活性
）であれば、このタイムスロット期間中ベクトル発生を
飛び越し、再び次のタイムスロットを試みるが、下記の
通常ＥＯＰＩＳＲ状態処理を続ける。
【０７１９】−ＥＯＰＩＳＲ待行列があふれていれば（
ＣＥＩＳＲにＩＱＯが設定されている）、ＥＯＰ　　Ｗ
ＡＩＴ　　ＳＴＡＴＥを「ＣＬＥＡＲ　　ＥＯＰＩＳＲ
　　ＳＴＡＴＵＳ」に設定する。待行列があふれていな
ければ、ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥを「ＳＴＯ
ＲＥ　　ＥＯＰＩＳＲ　　ＳＴＡＴＵＳ」に設定する。 状態７に進む。
【０７２０】−ＳＩＯ＿ＣＨＮ＿ＢＳＹ信号が利用可能
であれば、このチャンネルに対するＥＯＰＩＳＲベクト
ルを発生する。待行列モード（ＩＣＲ＿ＱＭ）が多数状
態であれば、ＨＰＣＲレジスタの現在のトグル・ビット
（ＨＰＣＲ＿ＴＯＧＧＬＥ）を（後の比較のため）捕え
、ベクトル承認待合せ（ＷＶＡ）を活性に設定する。 待行列モード（ＩＣＲ＿ＱＭ）が単一状態であれば、ベ
クトル・カウント（ＮＯＶ）レジスタを減らし、状態２
に進む。
【０７２１】−現在のベクトル・カウント（ＮＯＶ）が
０に等しければ、ベクトルを発生する必要がない。状態
７に進む。
【０７２２】状態７（ＥＯＰＩＳＲ状態を待つ）−伝送
要素または受信要素からの状態利用可能指示を待つ（Ｓ
ＷＡ活性）。
【０７２３】−ＲＳＭからスロット終端指示（ＲＳＭ＿
ＩＮＴ＿ＥＯＳ）を受取れば、状態０に進む。
【０７２４】−ＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲが活
性であれば、ＰＥを「１１−ＴＳＲの読出し中にパリテ
ィエラーを検出した」に設定し、状態７に留まる。
【０７２５】−ＳＷＡビットが活性（受信器区画または
送信器区画が状態をＥＯＰＩＳＲＳＴＡＴＵＳ　　ＬＡ
ＴＣＨにラッチしていることを示す）であり、ＥＯＰ　
　ＷＡＩＴ　　ＳＴＡＴＥが「ＳＴＯＲＥ　　ＥＯＰＩ
ＳＲ　　ＳＴＡＴＵＳ」であれば、ＮＯＶを歩進させ、
ＥＯＰ　　ＷＡＩＴ　　ＳＴＡＴＥを「ＩＧＮＯＲＥＥ
ＯＰＩＳＲ　　ＳＴＡＴＵＳ」に設定し、状態３に進む
。
【０７２６】−ＳＷＡが活性であり且つＥＯＰ　　ＷＡ
ＩＴ　　ＳＴＡＴＥが「ＩＧＮＯＲＥＥＯＰＩＳＲ　　
ＳＴＡＴＵＳ」であれば、状態７に留まる。
【０７２７】−ＳＷＡが活性であり且つＥＯＰ　　ＷＡ
ＩＴ　　ＳＴＡＴＥが「ＣＬＥＡＲ　　ＥＯＰＩＳＲ　
　ＳＴＡＴＵＳ」であれば、ＳＷＡビットをリセットし
、状態７に留まる。
【０７２８】−ＳＷＡが活性であり且つＥＯＰ　　ＷＡ
ＩＴ　　ＳＴＡＴＥが現在のＥＯＰ　　ＷＡＩＴ　　Ｓ
ＴＡＴＥに等しく設定されていれば、状態７に留まる。
【０７２９】１２．２．８．２　　ＩＮＴ＿ＣＨＰ状態
機械ＳＩＯ＿ＲＥＳＥＴであれば状態＝０である。
【０７３０】状態０：Ｌ１＿ＣＨＰ＿ＶＲＱ、Ｌ１＿Ｃ
ＨＮ＿ＶＲＱ、またはＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性
であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲＱが活性であれ
ば、関連ベクトルをＳＩＯに与える。状態４に進む。
【０７３１】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態２に進む。
【０７３２】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態１に進む。
【０７３３】状態１：Ｌ１＿ＣＨＰ＿ＶＲＱまたはＬ１
＿ＣＨＮ＿ＶＲＱが活性になるのを、またはＩＤＬＣ＿
ＣＨＰ＿ＶＲＱが不活性になるのを待つ。−Ｌ１＿ＣＨ
Ｐ＿ＶＲＱが活性であれば、ベクトルをＳＩＯに与え、
状態５に進む。
【０７３４】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態３に進む。
【０７３５】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態０に進む。
【０７３６】状態２：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲ
Ｑが活性であれば、ベクトルをＳＩＯに与え、状態６に
進む。
【０７３７】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれば
、状態３に進む。
【０７３８】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態０に進む。
【０７３９】状態３：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが活性であれば、ベクトルをＳＩＯに与え、状態７
に進む。
【０７４０】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれば
、状態１に進む。
【０７４１】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態２に進む。
【０７４２】状態４：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態０に進む。
【０７４３】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態６に進む。
【０７４４】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態５に進む。
【０７４５】状態５：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態１に進む。
【０７４６】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態７に進む。
【０７４７】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態４に進む。
【０７４８】状態６：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態２に進む。
【０７４９】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれば
、状態４に進む。
【０７５０】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態７に進む。
【０７５１】状態７：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿
ＶＲＱが不活性であれば、状態３に進む。
【０７５２】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれば
、状態５に進む。
【０７５３】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態６に進む。
【０７５４】１２．２．９　　ＩＮＴレジスタ状態パラ
メータＣＥＩＳおよびＥＯＰＩＳの詳細を上に示した。 ＣＥＩＳＲの用法に関して、状態機能ＩＨＥＩＳＲの詳
細および構成指定機能ＩＣＲおよびＨＰＣＲの詳細を次
に示す。
【０７５５】１２．２．９．１　　ＣＥＩＳＲ個々のフ
ィールドの標題および機能を全般的に上に示してある。 特に機能制限および注記を以下に示す。
【０７５６】ＷＶＡ（ベクトル承認を待つ）−ＩＯＰか
らのベクトル承認が未決定であることを示す。
【０７５７】−承認が未決定であるときは、ＩＮＴは新
しい割込ベクトルを発生することを禁止されている。
【０７５８】ＮＯＶ（５ビット、未解決ベクトルの数）
−待行列上の有効未解決ベクトルの数を示す。ＩＯＰが
割込を承認すると、ＩＯＰはこの値にアクセスして待行
列から読出されるのを待っている有効ＥＯＰＩＳＲエン
トリの数を決定することができる。ＩＮＴはこの値を使
用して待行列あふれ状態が何時発生するかを決定する。
【０７５９】ＰＴＶ（前トグル・ビット値）−ＨＰＣＲ
トグル・ビットの前の値を示す。このビットを、多数状
態モードで動作しながら、ＨＰＣＲトグル・ビットと比
較することにより、ＩＮＴはＩＯＰがＥＯＰＩＳＲ待行
列に何時アクセスしたかを決定する。
【０７６０】ＩＱＯ（割込待行列あふれ）−ＥＯＰＩＳ
Ｒ待行列があふれているか否かを示す。
【０７６１】ＰＥ（パリティエラー。２ビット）−ＩＤ
ＬＣ　　ＲＡＭに関する下記状態の一つを示す。パリテ
ィエラーが検出されない。ＴＳＲを読取っている間にパ
リティエラーが検出された。ＦＩＦＯＲを読取っている
間にパリティエラーが検出された。
【０７６２】−このフィールドはチャンネル化ハードウ
ェアエラー割込がＩＮＴにより特定のチャンネルに対し
て発生されるごとにＩＯＰにより読取られるべきである
。
【０７６３】ＩＭ（割込モード） −このビットは、関連チャンネルに関するＩＤＬＣの下
記動作モードの一つを示す。初期設定（ＲＳＭによる未
決定作動）、ＴＳＲパリティエラーによる使用禁止、Ｆ
ＩＦＯＲパリティエラーによる使用禁止、（正常動作に
対する）使用禁止。
【０７６４】ＳＷＡ（状態語利用可能）−状態がＥＯＰ
ＩＳＲ待行列に（ＲＳＭにより）格納するのに利用でき
るときを示す。
【０７６５】ＮＳＬ（次の状態語の位置。４ビット）−
ＴＳＲの、次のＥＯＰＩＳ状態を格納すべき、現在のチ
ャンネルのＥＯＰＩＳＲ待行列区画内のオフセット記憶
位置を指す。状態を格納に利用できる（ＳＷＡが活性で
ある）ときは、ＲＳＭはこのフィールドをＴＳＲアドレ
スの低位４ビットとして使用して待行列にアクセスする
（他のビットはチャンネル数によって決まる）。
【０７６６】注記 −ＩＮＴからの新しいＣＥＩＳ値は、関連ベクトルが発
生されてから最大３．８マイクロ秒後にＲＳＭによりＴ
ＳＲに書込まれる。したがってベクトル発生後３．８マ
イクロ秒の遅れより前にＣＥＩＳＲ／ＴＳＲにアクセス
しようとすると、古いＣＥＩＳ情報が読出される。した
がって、ＩＯＰ／ＩＳＯによるこのパラメータへのアク
セスは、ＩＯＰがベクトルを受取ってから少くとも３．
８マイクロ秒だけ遅らすべきである（通常、ＩＯＰがタ
スク・モードを出て割込処理ルーチンに結びつくのに必
要な時間は、３．８マイクロ秒を超すので、この要求事
項を満たすのにＩＯＰによる特別の遅れ処置は必要がな
いはずである）。
【０７６７】１２．２．９．２　　ＩＨＥＩＳＲ図３８
を参照すると、このレジスタは、活発に使用される１０
個の「状態指示」ビット（ＷＰＥ、ＡＰＥ、ＬＩＤ、Ｐ
ＷＥ、ＰＩＡ、ＤＰＥ、ＮＤＳ、ＷＳＥ、ＰＥＥ、ＤＢ
Ｅ）および活発に使用される４個の「源指示」ビット（
ＩＴＥ、ＬＴＯ、ＥＳＤ、ＤＴＯ）を備えており、これ
らの用途は次のとおりである。
【０７６８】ＷＰＥ（保護書込みエラー）−ＩＯＰがそ
の割当アドレス空間の保護部分（書込み行為が禁止され
ている）に未認可の書込みを行おうとすることを示す。
【０７６９】ＡＰＥ（アドレス・パリティエラー）−Ｉ
ＤＬＣ／ＳＩＯがＩＰＯによるＳＩＯを経由するプログ
ラム動作中に（その動作が書込であれば、その動作は抑
制される）使用されるアドレスにパリティエラーを検出
した。
【０７７０】ＬＩＤ（損失割込検出） −ＩＤＬＣ（ＳＩＯ）が割込承認サイクル（ＩＡＣＫ）
を検出したが、ＩＯＰに与える未決定ベクトルは無い。
【０７７１】ＰＷＥ（プログラムによる入出力書込のエ
ラー） −ＩＯＰ／ＳＩＯがＩＤＬＣのレジスタの３２ビットの
記憶位置に対して背中合せの書込みを非順次に行う無効
な試みを指す。
【０７７２】ＰＩＡ（プログラムによる入出力無効アド
レス） −ＩＯＰ／ＳＩＯがＩＤＬＣに割当てられたシステム・
アドレス空間の保留部分にアクセスする無効な試みを指
す。
【０７７３】ＤＰＥ（データ・パリティエラー）−ＩＯ
Ｐ／ＳＩＯがＩＤＬＣ　　ＲＡＭにプログラムによる入
出力書込動作中にデータ・パリティエラーを検出したこ
とを示す。このエラーが検出されたときアドレスされた
記憶位置は更新されない。
【０７７４】ＮＤＳ（データ・ストローブ無し）−ＩＤ
ＬＣアドレスに対して読み書きを行う間に予想される二
つのデータ・ストローブ（上部または下部ストローブ）
のいずれも動作中活性でなかった。
【０７７５】ＷＳＥ（書込データ・ストローブ・エラー
） −幅３２ビットと規定されている内部ＩＤＬＣレジスタ
への書込み動作時に上部および下部のデータ・ストロー
ブが共に不活性であった。
【０７７６】ＰＰＥ（プログラムによる入出力パリティ
エラー） −ＩＤＬＣアドレスの（ＩＯＰ／ＳＩＯによる）プログ
ラムによる読出し中にデータ・パリティエラーが検出さ
れた。
【０７７７】ＤＢＥ（ＤＭＡ母線エラー）−ＩＯＰ母線
に対するＤＭＡＣ／ＭＩＯ動作中ＢＵＳ＿ＥＲＲＯＲが
活性である。ＩＯＰは、その状態レジスタを一層詳細に
読取らなければならないが、これは通常、動作中にアド
レス・パリティエラーまたは二重ビットＥＣＣエラーが
（ＩＯＰにより）検出されたことを示す。
【０７７８】ＩＴＥ（インターフェース・タイミング・
エラー） −ＩＤＬＣが応答する準備をしていなかったとき（すな
わち、最もありそうなのはハードウェアの故障によるた
めであるが、ＩＤＬＣとＬ１との間の同期が取れていな
いとき）Ｌ１回路により提示されるデータ転送要求を示
す。
【０７７９】ＬＴＯ（論理タイムアウト）−所定の割当
時間内に所要動作を完了するＩＤＬＣ論理の故障を示す
（通常は、内部ハードウェアの故障を示す）。
【０７８０】ＥＳＤ（エラー状態検出）−ＩＤＬＣ区画
状態機械ユニットに無効状態が検出された。
【０７８１】ＤＴＯ（ＤＭＡタイムアウト）−ＩＯＰが
５０マイクロ秒以内にＩＤＬＣ　　ＤＭＡ／ＭＩＯ要求
に応答しなかった。この時間は通常ＭＩＯがＩＯＰ母線
の制御を得るには充分であり、そのようにすることがで
きなかった場合には一般にハードウェアエラーを示す。
【０７８２】１２．２．９．３　　ＩＣＲこのレジスタ
のフィールドは、下のＳＩＯの説明に詳記してある（１
２．３．２を参照）。
【０７８３】１２．２．９．４　　ＨＰＣＲこのレジス
タに設けられているフィールドおよびその用法の詳細は
ＲＳＭの説明中に示してある（７．３を参照）。
【０７８４】１２．３　　ＳＩＯ区画
【０７８５】１２．３．１　　ＳＩＯの動作ＳＩＯは、
ＩＮＴとＩＯＰとの間を接続して、割込要求および関連
ベクトルをＩＯＰに運び、ＩＤＬＣを通じて個々のレジ
スタおよびＲＡＭアドレス空間の記憶位置へのＩＯＰア
クセスを行い、割込状態および／または診断情報のＩＯ
Ｐ取出しを支持すると共にＩＯＰがＩＤＬＣの要素およ
びチャンネルの初期状態をプログラム可能に確立するこ
とができるようにする。ＩＯＰ母線と通信するときは、
ＳＩＯはＩＯＰの「スレーブ（奴隷）」である。すなわ
ちＩＯＰ母線を通して情報を転送するその動作はすべて
実行に関してＩＯＰの主導による。またＩＯＰおよび他
のＩＤＬＣ要素に関するその動作は、ＩＤＬＣチャンネ
ルによる処理動作と非同期時間関係で行われる。
【０７８６】１２．３．２　　ＳＩＯの論理組織図４３
は、ＳＩＯ区画の論理組織および外部インターフェース
を示す。この区画は、ＩＤＬＣ内でＩＮＴ区画と、他の
すべての区画のすべてのＩＤＬＣ　　ＲＡＭおよび主要
レジスタと、接続される。外部的には、この区画はＩＯ
Ｐ母線およびＬ１回路に接続される。
【０７８７】区画の論理機能は、独立に動作する二つの
状態機械ユニット２８０（ＩＣＭまたはＩＯＰ制御管理
器状態機械）および２８１（ＰＩＯまたはプログラム入
出力写像器状態機械）により主として行われる。その名
称により示されているように、ＩＣＭ状態機械はＩＯＰ
母線２８２との接続の責任があり、ＰＩＯ状態機械はデ
ータをプログラム可能入出力インターフェース２８３〜
２８４を通してＳＩＯとＩＤＬＣＲＡＭおよび他の区画
との間で動かす責任がある。ＩＣＭ状態機械は、単独で
ＩＮＴ区画からＩＯＰ母線への割込要求およびベクトル
の転送に関してＩＮＴ区画と接続する責任を有し、また
ＩＤＬＣ状態情報を、ＰＩＯ状態機械の制御のもとにこ
のようなデータが書込まれるラッチ２８５から転送する
のを制御するように動作する。
【０７８８】ＩＣＭ状態機械はＩＯＰ母線と２８６〜２
８８で直接接続し、制御信号を、ＳＩＯとＩＯＰとの間
のデータ転送を制御するＩＯＰと交換する。これら制御
信号は記法「Ｘ＿Ｙ」で示してある。ここでＸは駆動源
であり、Ｙは信号機能である。終止符（「．」）を信号
名の左か右かに置いてその名称をそれぞれ左側または右
側の線と関係づける。たとえば、「．ＩＯＰ＿ＩＮＴＡ
ＣＫ」は（ＩＯＰにより駆動される）その左の線２８６
と関連し、割込要求／ベクトル組合せを受取ったことの
ＩＯＰの承認を表わす。また「ＳＩＯ＿ＩＮＴ．」はそ
の右の線２８８と関連し、ＩＣＭ／ＳＩＯにより駆動さ
れる割込要求指示を表わす。
【０７８９】ＩＯＰから外へ出るデータは、ＩＣＭ状態
機械の有効制御のもとにＳＩＯ母線駆動回路２８９から
ＩＯＰ母線に転送される。ＩＯＰ母線から内側へ入るデ
ータは、２９１におけるＩＯＰ駆動アドレス信号と共に
２９０で受取られる。内側に入るデータおよびアドレス
はそれぞれ、ＩＣＭにエラーを示すためのＩＣＭへの図
示してない出力接続を有するパリティチェック回路２９
２および２９３によりチェックされる。
【０７９０】外に出るデータは、共にＩＣＭ状態機械２
８０により制御されるセレクタ回路２９４および２９５
を経由して母線駆動器２８９に提示される。セレクタ回
路２９４は、割込ベクトル・ラッチ源２９６および２９
７から入力を受取る。 ラッチ２９６は、上述したＩＮＴ＿ＣＨＰ状態機械の制
御のもとにＩＮＴから送られるハードウェアエラー・ベ
クトルを受取る。ラッチ２９７は、先に説明したＩＮＴ
＿ＣＨＮ状態機械の制御のもとにチャンネル化事象／状
態ベクトルを受取る。
【０７９１】セレクタ回路２９５は、読出データ・ラッ
チ２９８からデータを受取る。ラッチ２９８は、セレク
タ回路３００の出力からロードされる。回路３００の動
作およびラッチ２９８のローディングはＰＩＯ状態機械
２８０により制御される。回路３００は、データをＲＳ
Ｍ、ＴＳＲ、ＦＩＦＯＲ、ＤＭＡＲ、および数個のレジ
スタから選択的に転送する。ＲＳＭからのデータ径路は
、ＲＳＭに設置されているＨＰＣＲ（ＨＤＬＣプロトコ
ル構成レジスタ）の内容の転送を考慮している。セレク
タ３００に供給するレジスタには、ＩＮＴに設けられて
いるＩＨＥＩＳＲレジスタ、および２個のＳＩＯレジス
タ、ＩＣＲ（ＩＤＬＣ構成レジスタ）３０１およびＨＣ
Ｒ（ハイパーチャンネル構成レジスタ）３０２、がある
。ＩＣＲフィールドの割当の詳細を以下に示し、ＨＣＲ
フィールドの詳細をハイパーチャンネルの説明（１５章
）のところで示す。
【０７９２】図４４を参照すると、フィールドは次のと
おりである。
【０７９３】ＲＥＳ（予備１２ビット）
【０７９４】Ｍ
ＴＯ（マスタ・タイムアウト。４ビット） −マスタ動作を行うときＩＤＬＣがスレーブの承認を待
つ時間の長さを決めるプログラム可能なタイマー値。
【０７９５】ＳＥＭ（スレーブ・エラー・モード）−Ｉ
ＤＬＣがスレーブのアクセスを承認しないということで
あってこれはＳＥＭビットが不活性の場合エラーである
。ＳＥＭビットが活性の場合にはスレーブ・アクセスが
誤りであるとき承認を発し、母線エラー指示を表明する
。
【０７９６】ＲＳＴ（リセット） −このビットはソフトウェアにＳＩＯを経由してシステ
ムリセットを行う手段を提供する。
【０７９７】ＱＭ（待行列モード） −このビットはベクトルが提示されるとき単一状態語を
取るべきか複数状態語を取るべきかを決める（詳細につ
いてはＩＮＴ論理要素を参照）。
【０７９８】ＷＰ（書込保護） −このビットはＩＤＬＣの外部にある電気的消去可能読
出専用記憶装置（ＥＥＲＯＳ要素の内容を保護するのに
使用される。
【０７９９】ＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセ
ット、６ビット） −このフィールドはＩＤＬＣチップレベルの割込のすべ
てに対して８ビットの手引きベクトルの中の上位６ビッ
トを発生するのに使用される。
【０８００】ＣＩＶＯ（チャンネル割込ベクトル・オフ
セット、２ビット） −このフィールドはチャンネルレベルのすべての割込に
対して８ビットの手引きベクトルの中の上位２ビットを
発生するのに使用される。
【０８０１】ＴＰＳ（ＴＳＲページ選択）−このビット
はＴＳＲの上部または下部のページを選択するのに使用
される（ＴＳＲのページは１Ｋ×３６であることに注意
）。
【０８０２】ＭＯＤＥ（３ビット） −このフィールドはＩＤＬＣを各種モード、通常動作、
リセット、強制エラー正常、強制エラー・リセット、お
よび休息、で動作させるのに使用される。各種モードは
診断目的の特徴を与える。通常動作モードが設定される
と、ＩＤＬＣは動作を開始する。リセットモードが設定
されると、ＩＤＬＣはアイドルモードになる。強制エラ
ー正常モードが設定されると、ＩＤＬＣは通常モードで
動作し、ＳＩＯ書込み動作のすべてにパリティエラーを
押しつける。強制エラー・リセットモードが設定される
と、ＩＤＬＣはリセットモードで動作し、ＳＩＯ書込み
動作のすべてにエラーを押しつける。休息モードが設定
されると、ＩＤＬＣは通常動作モードで動作するが、Ｉ
ＤＬＣにより割込が表明されることはない。
【０８０３】ＩＯＰ母線は、ＳＩＯへの１８ビットのイ
ンターフェース（１６データビットおよび２パリティビ
ット）となり、ＳＩＯはＩＤＬＣの幅３２ビットの内部
データ母線に接続する。境界内のデータおよび外に出て
行くデータは、２８６にあるどのバイトが有効であるか
を示す上部および下部のストローブ機能（．ＩＯＰ＿Ｕ
ＤＳおよび．ＩＯＰ＿ＬＤＳ）が随伴する１８ビット並
列単位（関連する二つのパリティビットを有する二つの
８ビット・バイト）でＩＯＰ母線を通して転送される。 外に出て行くデータは、３６ビット並列単位（４バイト
とパリティ）でラッチ２９８にロードすることができ、
２サイクル転送動作でＩＯＰ母線を通して転送すること
ができる。 この２サイクル転送動作では、データの１８ビット部分
がＩＣＭデータ・セレクタ２９５を通して母線に多重化
される。
【０８０４】ＩＯＰ母線からＳＩＯへの境界内データは
、ＩＤＬＣ内の最終宛先を指定する２４ビット・アドレ
ス単位が随伴する１８ビット並列データ単位（８ビット
・バイト二つおよび関連パリティビット）で転送可能で
ある。ＩＯＰは、データをＩＤＬＣの幅３２ビットのレ
ジスタに１対の１８ビット境界内データ単位を母線を通
して２サイクル転送動作で順次転送することにより伝え
ることができる。このような一組の最初の１８ビット単
位はデータ・ラッチ３０４にラッチされ、幅３６ビット
の拡張母線３０５（ラッチ３０４からの１８ビット単位
一つおよび他の、ＩＯＰ母線から直接）でこの一組を並
列提示することができる。母線３０５（ＳＩＯ＿ＤＡＴ
Ａ＿ＢＵＳ）は他のＩＤＬＣ区画およびＲＡＭまで延び
ている。
【０８０５】境界内アドレス単位は、ＩＣＭデコーダ３
０６を通してＩＣＭ状態機械２８０に、およびＰＩＯデ
コーダ３０７を通してＰＩＯ状態機械２８１に、加えら
れる。２ビットラッチ３０８（「最初のサイクルの情報
」ラッチ）は、ＩＣＭにより２サイクル背中合せ転送動
作の最初のサイクルの制御パラメータを、すなわち、最
初のサイクルの転送がＩＯＰからの読出しであるかＩＯ
Ｐへの書込みであるかを、および最初のサイクルの最下
位アドレスビットが奇数であるか偶数であるか（この後
者の情報は背中合せの転送が語の境界で発生したことを
確認するのに使用される）を、覚えるのに使用される。
【０８０６】他のＩＤＬＣ要素への境界内データ転送に
おいて、ＩＣＭデコーダ３０６で復号されたアドレスは
、ＩＣＭ状態機械におよびそこからＩＣＭアドレス・ラ
ッチ３０９に加えられ、ＰＩＯ状態機械に送られる。こ
の情報を使用して、ＰＩＯ状態機械は何時そのデコーダ
３０７の出力を作動させて、他のＩＤＬＣ区画およびＲ
ＡＭに内部的に分配されるアドレスＳＩＯ＿ＡＤＤＲＥ
ＳＳ＿ＢＵＳを提供すべきかを判断する。ＲＳＭからの
データ径路（インターフェース２８３、および２８４に
あるＲＳＭ＿ＤＡＴＡ）は、ＩＯＰが時間交換に使用さ
れるＲＳＭの内部ラッチに関して診断用読書き機能を行
うことができるようにする。
【０８０７】ＩＣＭおよびＰＩＯ状態機械は、要求／承
認インターフェースを通して相互に通信する。ＩＣＭは
読書き要求（ＩＣＭ＿ＰＩＯ＿ＲＤ、ＩＣＭ＿ＰＩＯ＿
ＷＲ）を提示し、これをＰＩＯが（ＰＩＯ＿ＲＤ＿ＡＣ
Ｋ、ＰＩＯ＿ＷＲ＿ＡＣＫで）承認する。
【０８０８】ＩＣＭ状態機械は以下に説明する３２の状
態を備えており、これによりスレーブ転送の非同期ＩＯ
Ｐ母線プロトコルおよび母線の１６ビット構造とＩＤＬ
Ｃの３２ビット内部構造とを接続する内部プロトコルを
管理する。ＩＯＰからの制御信号（．ＩＯＰ＿ＲＤ／Ｗ
Ｒ、．ＩＯＰ＿ＬＤＳ、．ＩＯＰ＿ＵＤＳ、．ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ、．ＩＯＰ＿ＣＨＰ＿ＳＥＬ、．Ｉ
ＯＰ＿ＲＥＳＥＴ、および．ＩＯＰ＿ＩＮＴＡＣＫ）は
すべて、５０ｎｓのクロックで動作するＩＣＭ状態機械
への同期入力に先立ってラッチされる。ＩＯＰのアドレ
スおよびデータ母線（ＩＯＰ＿ＡＤＤＲＥＳＳ、および
ＩＯＰ＿ＤＡＴＡ＿ＢＵＳ）に関するパリティチェック
はバイト基準で行われる。
【０８０９】ＩＯＰ母線サイクルの開始は、チップ選択
（．ＩＯＰ＿ＣＨＰ＿ＳＥＬ）およびアドレス・ストロ
ーブ（．ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）の双方が同時に
活性であるときに指示される。．ＩＯＰ＿ＲＤ／ＷＲ信
号の極性はサイクルがＩＤＬＣへの書込みであるかＩＯ
Ｐからの読出しであるかを示す（論理１は読出しを示し
、論理０は書込みを示す）。下位データ・ストローブ（
ＩＯＰ＿ＬＤＳ）および上位データ・ストローブ（ＩＯ
Ｐ＿ＵＤＳ）は、データ母線（ＩＯＰ＿ＤＡＴＡ＿ＢＵ
Ｓ）の上位または下位の８ビットが書込みサイクルで有
効であるかまたはいずれかまたは双方のバイトが読出し
サイクルで有効であるか否かを示す。ＩＤＬＣの３２ビ
ット・データレジスタへの書込みサイクルにはこれを行
うのに１６ビットＩＯＰ母線サイクルの２サイクルが必
要であり、ＩＣＭは最初のサイクルでデータおよびパリ
ティの双方を一時的にラッチ３０４に捕える。第２のサ
イクルでＩＣＭは３６ビット（３２ビットと４ビットの
パリティ）全部をＰＩＯ状態機械に供給する。
【０８１０】３２ビット・データレジスタからの読出し
サイクルも１６ビットＩＯＰ母線サイクルの２サイクル
を必要とし、ＩＣＭは、ＰＩＯの読出しデータ・ラッチ
２９８からの３２ビット（３２データビットと４パリテ
ィビット）を多重化するセレクタ２９５を使用して最初
の１８ビット（１６データビットと２ビット・パリティ
）を選択する。ＩＣＭアドレス・ラッチ３０９は、最初
のサイクルの終りに現在のＩＯＰアドレスをラッチし、
第２のサイクルで、二つのサイクルのアドレスの第２の
最下位ビットＡ１（ＩＯＰアドレスはＡ０からＡ２４ま
で番号を付けてある）を比較することによりアドレスの
変化だけで背中合せのアドレスを確認する比較を行うの
に使用される。ＩＣＭの第１サイクル情報ラッチ３０８
は、最初のサイクルが読出しか書込みかを、およびＡ１
ビットの値を、覚えている。この情報は、３２ビット読
み書きの後半の１６ビット・サイクルで使用される。２
サイクルが順調に済んでからまたはＩＣＭが検出したエ
ラーサイクルの後に、第１サイクル情報を「無沿革」値
にクリアする。ＩＣＭは読出サイクルでデータのパリテ
ィチェックを行い、内部データ・パイティエラーをＩＯ
Ｐ母線パリティエラーから更に分離する。
【０８１１】ＩＣＭは、そのデータ承認線（ＳＩＯ＿Ｄ
ＴＡＣＫ）を活性にして読出しサイクルまたは書込みサ
イクルの完了を指示する。読出しまたは書込み母線サイ
クル中にスレーブ・エラーを検出すると、ＩＣＭはＳＩ
Ｏ＿ＤＴＡＣＫの作動を差控え、ＩＨＥＩＳＲレジスタ
に適切なスレーブ・エラー状態指示ビットを設定する（
先のＩＮＴの説明でのこのレジスタの説明を参照）。 ＩＯＰは、すべての読み書き動作でのＩＣＭからのＳＩ
Ｏ＿ＤＴＡＣＫ承認をタイムアウトし、エラーが示され
ると適切な診断または他の処置を取る。
【０８１２】ＩＣＭがＩＯＰプロセッサに利用可能な割
込ベクトルが存在することを示す機構は、「ＳＩＯ＿Ｉ
ＮＴ」信号を非同期的に活性にすることである。これに
より結局はＩＯＰのタスクプログラムの実行が中止され
、ＩＯＰ母線に割込承認サイクルが発生する。この時点
でＩＯＰは、「．ＩＯＰ＿ＩＮＴＡＣＫ」を活性にし、
チップベクトル（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ
）またはチャンネルベクトル（ＣＨＡ＿ＶＥＣＴＯＲ＿
ＬＡＴＣＨ）をＩＣＭによりＩＯＰ＿ＤＡＴＡ＿ＢＵＳ
の下位８ビットにする。
【０８１３】ベクトルラッチ２９６および２９７は、ベ
クトル保持レジスタ（ＶＨＲ）と言われ、ＩＯＰにより
プログラム入出力サイクルで（たとえば診断目的で）ア
クセスすることができる。
【０８１４】ＩＣＭは、読出しまたは書込みのデータ転
送でＬ１回路、ＰＩＯ（他のＩＤＬＣ部分）、またはＶ
ＨＲの選択を決定する１層のアドレス復号（ＩＣＭ　　
ＡＤＤＲＥＳＳ　　ＤＥＣＯＤＥ）を行う（ＶＨＲレジ
スタは通常ＳＩＯ動作では読出し専用であることに注意
）。 Ｌ１復号によりＬ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥＬ
）信号が活性になり、データをＩＯＰ母線とＬ１回路と
の間に送る。ＶＨＲ復号によりＶＨＲレジスタの読出し
が可能になる。ＰＩＯ空間への復号は、Ｌ１回路および
ＶＨＲレジスタのアドレスとは異なるＩＤＬＣの記憶装
置写像入出力空間へのアクセスであると規定される。 このような復号によりＩＣＭは、ＩＯＰ母線サイクルの
方向に応じて、．ＩＣＭ＿ＰＩＯ＿ＲＤまたは．ＩＣＭ
＿ＰＩＯ＿ＷＲを作動させることにより、ＰＩＯからの
サービスを要求する。ＰＩＯ状態機械は、ＰＩＯ＿ＩＣ
Ｍ＿ＡＣＫ信号を使用してＩＣＭの要求を承認する。
【０８１５】ＰＩＯはＩＣＭで行われたものの他に更に
１層のアドレス復号３０７（ＰＩＯＡＤＤＲＥＳＳ　　
ＤＥＣＯＤＥ）を行う。ＰＩＯは、内部３６ビットＩＤ
ＬＣ母線（３２ビットはデータ、４ビットは奇数パリテ
ィ。ただし、ＤＭＡＲでは３２ビットのデータ、１ビッ
トの奇数パリティ）の間のデータの多重化およびラッチ
を管理する。ＰＩＯは、それぞれのＲＡＭを指示する要
求および承認の信号、たとえば、ＳＩＯ＿ＴＳＲ＿ＲＤ
（またはＷＲ）およびＴＳＲ＿ＳＩＯ＿ＡＣＫ、を使用
してＴＳＲ、ＦＩＦＯＲ、およびＤＭＡＲ　　ＲＡＭに
アクセスする。
【０８１６】セレクタ３００を経由して、ＰＩＯは、Ｐ
ＩＯ読出しサイクル中にＴＳＲ、ＥＳＭ、ＦＩＦＯＲ、
ＤＭＡＣＲ、ＩＨＥＩＳＲレジスタ、ＩＣＲレジスタ、
およびＨＣＲレジスタからの３６ビット・データ母線を
読出しデータラッチ２９８に多重化する。セレクタ３０
０へのＲＳＭ＿ＤＡＴＡ入力は、診断目的のためのＲＳ
Ｍ内の時間交換レジスタへの読出し径路である。セレク
タへのＩＨＥＩＳＲ＿ＤＡＴＡ、ＩＣＲ＿ＤＡＴＡ、お
よびＨＣＲ＿ＤＡＴＡの各入力はそれぞれ（ＩＮＴの）
ＩＨＥＩＳレジスタ、ＩＣＲレジスタ、およびＨＣＲレ
ジスタからの読出し径路である。
【０８１７】書込み動作時、ＰＩＯは３６ビット・デー
タを母線２８３（ＳＩＯ＿ＤＡＴＡ＿ＢＵＳ）を経由し
て同じＩＤＬＣ要素に分配する。ＩＣＲレジスタおよび
ＨＣＲレジスタはＩＤＬＣ内部で構成およびハイパーチ
ャンネル情報をＲＳＭ区画に分配するのに使用される（
先に示したＲＳＭの説明およびＨＣＲおよびＩＣＲのビ
ットの説明を参照）。ＳＩＯ＿ＩＨＥＩＳＲ＿ＳＥＬは
ＰＩＯからＩＮＴまで延びており、ＩＨＥＩＳＲデータ
をＩＯＰに転送するときＩＨＥＩＳＲレジスタの選択に
使用される。
【０８１８】１２．３．３　　状態機械の状態
【０８１
９】１２．３．３．１　　ＩＣＭの状態機械ＳＩＯ＿Ｒ
ＥＳＥＴであれば、状態＝０である。
【０８２０】状態０：ＩＯＰプロセッサ母線サイクルの
開始を待つ。 −ＩＯＰ母線上のＩＯＰチップ選択（ＩＯＰ＿ＣＨＰ＿
ＳＥＬ）およびＩＯＰアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が共に活性であれば、５０ｎｓ待
ってアドレス・パリティを安定にさせ、状態３１に進む
。
【０８２１】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）およ
びアドレス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ
）が活性であれば、ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲ径
路を設定してベクトルをＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡ
ＴＣＨまたはＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ（Ｃ
ＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨの優先度はＣＨＡＮ
＿ＶＥＣＴＯＲ＿ＬＡＴＣＨより高い）から転送する。 ＩＯＰ＿ＩＮＴ信号を作動させる元々の原因は、ＩＯＰ
にＩＯＰ＿ＩＮＴＡＣＫで応答させるものであるが、Ｃ
ＨＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨにベクトルをロードす
ることができたとしても、ＩＣＭによるチャンネル・ベ
クトルまたはチップ・ベクトルかの選択はＩＯＰ＿ＩＮ
ＴＡＣＫサイクルの期間中に行われる。
【０８２２】−ベクトルが未決定（すなわち、ＣＨＰ＿
ＶＥＣＴＯＲ＿ＬＡＴＣＨおよびＣＨＮ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨが空）でなければ、損失割込ビット（ＬＩ
Ｄ）をＩＨＥＩＳＲに設定し、状態１に進む。
【０８２３】状態１：ベクトル・パリティ発生遅延−１
クロックサイクル（５０ｎｓ）遅らせてＶＥＣＴＯＲ＿
ＳＥＬＥＣＴＯＲ２９４の出力に有効パリティを発生さ
せる。状態２に進む。
【０８２４】状態２：ベクトル・パリティのチェック−
２９４ａでベクトル・セレクタのパリティをチェックす
る。
【０８２５】−パリティが良好であれば、ＩＯＰ母線に
データ承認（ＰＩＯ＿ＤＴＡＣＫ）を表明し、状態３に
進む。
【０８２６】−パリティが不良であれば、データ承認Ｐ
ＩＯ＿ＤＴＡＣＫを差控え、ＩＯＰにＤＴＡＣＫタイム
アウト状態を発生する。ＩＨＥＩＳＲにプログラム入出
力読出パリティエラー・ビット（ＰＰＥ）状態指示を設
定し、状態４に進む。
【０８２７】状態３：ＩＮＴに対するＳＩＯ＿ＣＨＮ＿
ＢＳＹまたはＳＩＯ＿ＣＨＰ＿ＢＳＹ指示をリセットす
る（これら信号はＩＮＴによりＣＨＩＰ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨおよびＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣ
Ｈの満杯状態または空状態の指示として監視される）。 −ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲの現在の多重位置に
基きＳＩＯ＿ＣＨＰ＿ＢＳＹまたはＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹをリセットする（すなわち、ＣＨＩＰ＿ＶＥＣＴＯ
Ｒ＿ＬＡＴＣＨが選択されればＳＩＯ＿ＣＨＰ＿ＢＳＹ
をリセットし、ＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨが
選択されればＳＩＯ＿ＣＨＮ＿ＢＳＹをリセットする）
。
【０８２８】−ＩＯＰ＿ＩＮＴＡＣＫが不活性であれば
状態１５に進む。
【０８２９】−ＩＯＰ＿ＩＮＴＡＣＫが活性であれば状
態７に進む。
【０８３０】状態４：ＰＩＯ読出承認（ＰＩＯ＿ＲＤ＿
ＡＣＫ）の活性またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢの不活性を待つ。 −ＰＩＯが読出を承認すれば（ＰＩＯ＿ＲＤ＿ＡＣＫ）
、現在のＩＯＰ母線アドレス・ビットをＩＣＭアドレス
・ラッチ３０９に保存し、３０８の第１サイクル情報を
保存する（これでＰＩＯ状態機械からデータを要求する
必要がないので、次の連続読出しサイクルでラッチ２９
８からデータの高速アクセスが可能になる）。状態５に
進む。
【０８３１】−ＩＯＰアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性であれば、現在のサイク
ルが尚早に終りつつあるので、第１サイクル情報を「無
沿革」にクリアする。
【０８３２】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が活性であれば状態１５に進む。
【０８３３】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば状態０に進む。
【０８３４】状態５：読出しデータパリティ発生遅延状
態 −１クロックサイクルが経過するのを待つことにより（
すなわち、５０ｎｓ遅らせて）読出しデータパリティが
ＩＣＭデータ・セレクタ母線に発生するのを待つ。状態
６に進む。
【０８３５】−　　状態６：ＰＩＯ読出しデータパリテ
ィをチェックする。
【０８３６】−上部および下部データ母線にあるパリテ
ィをプロセッサ母線制御信号ＩＯＰ＿ＵＤＳおよびＩＯ
Ｐ＿ＬＤＳに基いてチェックする。
【０８３７】−パリティが良ければ、ＰＩＯ＿ＤＴＡＣ
Ｋを出し、状態１４に進む。
【０８３８】−パイティが悪ければ、第１サイクル情報
を「無沿革」にクリアし、プログラム入出力読出しパリ
ティエラー（ＰＰＥ）状態指示をＩＨＥＩＳＲレジスタ
内に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４
に進む。
【０８３９】状態７：割込承認が不活性になるのを待つ
−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）信号が不活性にな
れば、状態０に進む。
【０８４０】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）が活
性のままであれば、状態７に進む。
【０８４１】状態８：使用しない。
【０８４２】状態９：ＰＩＯ書込。データ・ストローブ
（ＩＯＰ＿ＵＤＳおよび／またはＩＯＰ＿ＬＤＳ）が活
性になるのを、またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性になるのを、待つ−ラッ
チされているデータ・ストローブ（ＩＯＰ＿ＵＤＳまた
はＩＯＰ＿ＬＤＳ）が活性になっていれば、ラッチされ
ていないデータ・ストローブ信号を使用して有効な１６
ビット母線サイクルが要求されていることを確認する。 ＩＯＰデータ母線からのデータ・パリティをチェックす
る。第１サイクルの情報が前のサイクルが書込みであっ
たことを示しているときは有効な背中合せ１６ビット・
サイクルを確認する。
【０８４３】−データ・ストローブ（ＵＤＳ、ＬＤＳ）
またはアドレス・ストローブＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂが活性であれば、状態９に留まる。
【０８４４】−パリティが良く、３２ビット・サイクル
の前半であれば、データをラッチし、第１サイクル情報
（「Ａ１＝０を用いて書込む」）を保存し、アドレスを
ＩＣＭＡＤＤＲＥＳＳ　　ＬＡＴＣＨにラッチし、ＰＩ
Ｏ＿ＤＴＡＣＫをＩＯＰに対して活性にし、状態１４に
進む。
【０８４５】−パリティが良く、３２ビット・サイクル
の後半であれば、ＰＩＯに書込要求（ＩＣＭ＿ＰＩＯ＿
ＷＲ）を発し、状態１０に進む。
【０８４６】−パリティが悪ければ、データ・パリティ
エラー・ビット（ＤＰＥ）をＩＨＥＩＳＲに設定し、Ｐ
ＩＯ＿ＤＴＡＣＫを発生せず、状態１４に進む。
【０８４７】ラッチされていないＩＯＰ＿ＤＵＳかまた
はＩＯＰ＿ＬＤＳが不活性であれば、ＩＯＰが両データ
・ストローブを活性にすることができなかったかまたは
プログラミング制限が侵されているかである。いずれの
場合でもこれは１６ビット・サイクルではなく、したが
って無データ・ストローブ（ＮＤＳ）状態指示をＩＨＥ
ＩＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態
１４に進む。
【０８４８】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＩＯＰがＰＩＯ＿Ｄ
ＴＡＣＫのタイムアウトを知り、現在のサイクルが尚早
に終了していると考える。状態０に進む。
【０８４９】状態１０：ＰＩＯ書込承認またはアドレス
・ストローブが不活性になるのを待つ−ＰＩＯ書込承認
（ＰＩＯ＿ＷＲ＿ＡＣＫ）が不活性であるかまたはアド
レス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活
性であれば、状態１０に留まる。
【０８５０】−ＰＩＯ書込承認（ＰＩＯ＿ＷＲ＿ＡＣＫ
）が活性であれば、第１サイクル情報（「Ａ１＝１で書
込む」）を保存し、ＰＩＯ＿ＤＴＡＣＫを発生し、状態
１４に進む。
【０８５１】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＰＩＯ＿ＤＴＡＣＫ
のタイムアウトと考え、第１サイクル情報を「無沿革」
にクリアし、状態０に進む。
【０８５２】状態１１：使用しない
【０８５３】状態１２：使用しない
【０８５４】状態１３：層１書込み。データ・ストロー
ブの活性またはアドレス・ストローブの不活性を待つ−
データ・ストローブ（ＩＯＰ＿ＵＤＳまたはＩＯＰ＿Ｌ
ＤＳ）が不活性のままであるかまたはアドレス・ストロ
ーブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活性のままであ
れば、状態１３に留まる。
【０８５５】−ラッチされたデータ・ストローブ（ＩＯ
Ｐ＿ＵＤＳまたはＩＯＰ＿ＬＤＳ）が活性になっていれ
ば、Ｌ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥＬ）を出し、
状態１４に進む。Ｌ１チップ自身は、ＩＤＬＣではなく
プロセッサＰＩＯ＿ＤＴＡＣＫを戻す責任があるが、Ｓ
ＩＯ区画は、プロセッサ母線ＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂを監視し続けて現在の母線サイクルが何時終了するか
（すなわち、プロセッサ・アドレス・ストローブが何時
不活性になるか）を判定しなければならないことに注目
すること。
【０８５６】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性になれば、ＰＩＯ＿ＤＴＡＣＫ
タイムアウトと考える。状態０に進む。
【０８５７】状態１４：アドレス・ストローブ（ＩＯＰ
＿ＡＤＤＲ＿ＳＴＲＢ）の不活性を待つ −アドレス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ
）が活性であれば、状態１４に留まる。
【０８５８】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が不活性であれば、状態０に進む。
【０８５９】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が活性であれば、状態１５に進む。
【０８６０】状態１５：チップ選択が不活性になるのを
待つ −チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）が活性であれ
ば、状態１５に留まる。
【０８６１】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば、状態０に進む。
【０８６２】状態１６：ＥＥＲＯＳ読出状態０−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持してＥＥＲＯＳ読出アクセス時間を満足させ
る（ＥＥＲＯＳはこの説明には関係しないオプションの
診断用読出し専用記憶装置である）。状態１７に進む。
【０８６３】状態１７：ＥＥＲＯＳ読出状態１−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態１８に進む。
【０８６４】状態１８：ＥＥＲＯＳ読出状態２−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態１９に進む。
【０８６５】状態１９：ＥＥＲＯＳ読出状態３−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態２０に進む。
【０８６６】状態２０：ＥＥＲＯＳ読出状態４−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態２１に進む。
【０８６７】状態２１：ＥＥＲＯＳ読出状態５−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。ＥＥＲＯＳからのデータは、ＩＯＰデータ母線
上では有効であるべきであるが、他のクロック・サイク
ルを有効パリティに対して発生させる。状態２２に進む
。
【０８６８】状態２２：ＥＥＲＯＳ読出状態６−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出データをＥＥＲＯＳ
からＩＯＰデータ母線に伝えることができるようにし、
ＩＯＰ＿ＤＴＡＣＫ信号を発生し、状態１４に進む。
【０８６９】状態２３：ベクトル保持レジスタ（ＶＨＲ
）を読出す −活性ベクトル使用中信号（ＳＩＯ＿ＣＨＰ＿ＢＳＹま
たはＳＩＯ＿ＣＨＮ＿ＢＳＹ）に基きチップベクトル（
ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）または（ＣＨＡ
Ｎ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）チャンネルベクトルを
選択し、チップレベル・ベクトルの発生に高い優先権を
与える。
【０８７０】−ベクトルがラッチされていなければ（す
なわち、ＳＩＯ＿ＣＨＰ＿ＢＳＹもＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹも活性でなければ）、ハードコード空ベクトル値を
データ母線に提示する。所定のベクトル使用中指示をリ
セットし、状態１に進む。
【０８７１】状態２４：ＥＥＲＯＳ書込状態０−ＩＣＲ
レジスタのＥＥＲＯＳ書込保護ビット（ＷＲ）が活性で
なければ、ＥＥＲＯＳ書込保護エラーが検出され、ＷＰ
ＥビットをＩＨＥＩＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫ
を発生せず、状態１４に進む。
【０８７２】−ＩＣＲレジスタのＥＥＲＯＳ書込保護ビ
ットが活性であれば、これは有効ＥＥＲＯＳ書込サイク
ルであり、ＥＥＲＯＳチップ選択（ＳＩＯ＿ＥＥＲＯＳ
＿ＣＥ）およびＥＥＲＯＳ書込信号（ＳＩＯ＿ＥＥＲＯ
Ｓ＿ＷＥ）を発生し、ＰＩＯ＿ＤＴＡＣＫを発生し、状
態２５に進む。
【０８７３】状態２５：ＥＥＲＯＳ書込状態１−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２６に進む。
【０８７４】状態２６：ＥＥＲＯＳ書込状態２−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２７に進む。
【０８７５】状態２７：ＥＥＲＯＳ書込状態３−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２８に進む。
【０８７６】状態２８：ＥＥＲＯＳ書込状態４−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２９に進む。状態２９
：ＥＥＲＯＳ書込状態５ −ＥＥＲＯＳへのＳＩＯ＿ＥＥＲＯＳ＿ＣＥおよびＳＩ
Ｏ＿ＥＥＲＯＳ＿ＷＥ信号を作動解除し、状態３０に進
む。
【０８７７】状態３０：ＥＥＲＯＳ書込状態６−ＩＯＰ
＿ＤＴＡＣＫ信号をＩＯＰに発生し、状態１４に進む。
【０８７８】状態３１：アドレス・パリティ・チェック
。 スレーブの読出しまたは書込みを決定し、ＰＩＯ記憶装
置写像アクセス、Ｌ１記憶装置写像アクセス、またはベ
クトル保持レジスタ（ＶＨＲ）アクセスを決定する。 −ＩＯＰアドレス・パリティが不良であれば、アドレス
・パリティエラー（ＡＰＥ）ビットをＩＨＥＩＳＲに設
定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に進む
。
【０８７９】−プロセッサ母線読出／書込信号（ＩＯＰ
＿ＲＤ／ＷＲ）が読出サイクルを示し且つベクトル保持
レジスタ記憶装置写像が復号されていれば、状態２３に
進む。
【０８８０】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を示し且つＰＩＯ記憶装置写像が復号されてＴＳＲ、Ｄ
ＭＡＲ、またはＦＩＦＯＲ、ＩＣＲレジスタ、ＩＨＥＩ
ＳＲレジスタ、またはＨＣＲへのアクセスを示していれ
ば、データ母線ドライバを使用可能にし、上部または下
部ＰＩＯデータ母線マルチプレクサを選択する。
【０８８１】−ＩＣＭ　　ＡＤＤＲＥＳＳ　　ＬＡＴＣ
Ｈの最後の読出サイクル・アクセス・アドレスが現在の
ＩＯＰアドレスに合致すると共にＡ１＝１であれば、Ｐ
ＩＯデータラッチのデータは有効であり、且つＩＯＰ母
線に伝えることができる。状態５に進む。
【０８８２】−現在のＩＯＰアドレスにＡ１＝０があれ
ば、ＰＩＯ区画にアクセスしなければならない。ＩＣＭ
＿ＰＩＯ＿ＲＤ信号をＰＩＯ状態機械に出力する。状態
４に進む。
【０８８３】−Ａ１＝１で且つ最後のアクセスが書込で
あったならば、これはプログラム入出力３２ビット書込
連鎖エラーであり、ＷＳＥ状態ビットエラーをＩＨＥＩ
ＳＲレジスタに設定し、第１サイクル情報を「無沿革」
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に
進む。
【０８８４】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し、且つＬ１アドレスが復号されていれば、Ｌ１
＿ＣＨＰ＿ＳＥＬ選択を活性に設定し、状態１４に進む
。
【０８８５】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し且つＥＥＲＯＳ記憶装置写像が復号されていれ
ば、状態１６に進む。
【０８８６】　　−ＩＯＰ＿ＲＤ／ＷＲ信号が書込サイ
クルおよびＰＩＯ記憶装置写像アドレスが復号されてい
ることを示していれば、ＴＳＲ、ＤＭＡＣ、ＦＩＦＯ、
ＩＣＲ、ＩＨＥＩＳＲ、またはＨＣＲへのアクセスが試
みられている。
【０８８７】−Ａ１＝０であり且つ最後のアクセスがア
ドレスビット１（Ａ１）＝０によるＰＩＯ書込みであっ
た場合には、現在のサイクルはプログラム入出力書込シ
ーケンス・エラーであり、ＷＳＥビットをＩＨＥＩＳＲ
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に
進む。
【０８８８】−Ａ１＝０であり且つ最後のアクセスがＡ
１＝０による書込サイクルではなかった場合には、これ
は最初の１６ビットに対する有効ＰＩＯ書込サイクルで
あり、状態９に進む。
【０８８９】−Ａ１＝１であり且つ最後のアクセスがＡ
１＝０による書込であり、前のアドレスと現在のアドレ
スとが合致していれば、これは第２の１６ビットに対す
る有効ＰＩＯ読出サイクルであり、状態９に進む。
【０８９０】−Ａ１＝１であるが前のサイクルがＡ１＝
０による書込みでなかったかまたは現在と前とのアドレ
スが合致していない場合には、これはプログラム入出力
書込エラーであり、ＰＷＥビットをＩＨＥＩＳＲに設定
し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に進む。
【０８９１】−ＩＯＰ＿ＲＤ／ＷＲが書込を示しており
、Ｌ１チップ・アドレスが復号されておれば、Ｌ１＿Ｃ
ＨＰ＿ＳＥＬ作動させ、状態１３に進む。
【０８９２】−ＩＯＰ＿ＲＤ／ＷＲが書込サイクルを示
しており、ＥＥＲＯＳ記憶装置写像が復号されていれば
、状態２４に進む。
【０８９３】−ＰＩＯ、ＥＥＲＯＳ、Ｌ１チップ、また
はＶＨＲレジスタ、のアドレスが復号されていない場合
には、ＩＤＬＣ記憶装置写像のプログラム入出力有効ア
ドレスにアクセスしており、ＰＩＡビットをＩＨＥＩＳ
Ｒレジスタに設定し、ＩＯＰ＿ＤＴＡＣＫを発生せず、
状態１４に進む。
【０８９４】１２．３．３．２　　ＰＩＯ状態機械すべ
ての選択を作動解除させるＳＩＯ＿ＲＥＳＥＴが承認さ
れ、使用可能になっていれば、状態１に進む。
【０８９５】状態１：ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣ
Ｍ＿ＰＩＯ＿ＷＲを待つ −ＩＣＭからの読出ＩＣＭ＿ＰＩＯ＿ＲＤ要求または書
込ＩＣＭ＿ＰＩＯ＿ＷＲ要求を待つ。
【０８９６】−要求が活性でなければ、状態１に留まる
。
【０８９７】−ＩＣＭ＿ＰＩＯ＿ＲＤかＩＣＭ＿ＰＩＯ
＿ＷＲのいずれかが活性になれば、ＰＩＯ　　ＡＤＤＲ
ＥＳＳ　　ＤＥＣＯＤＥ論理を使用してＩＯＰアドレス
の復号を始め、状態２に移る。
【０８９８】状態２：アドレスに基き区画を選択する−
区画（ＴＳＲ、ＤＭＡＲ、ＦＩＦＯ、またはＲＳＭ）ま
たはレジスタ（ＩＨＥＩＳＲ、ＩＣＲ、またはＨＣＲ）
のアドレスがいずれもＰＩＯ　　ＡＤＤＲＥＳＳＤＥＣ
ＯＤＥＲにより復号されていなければ、無効アドレスが
復号され、状態５に進む。
【０８９９】−区画に対する有効アドレスが復号されて
おれば、復号されたアドレスおよびＩＯＰ＿ＲＤ／ＷＲ
信号の状態に基き、適切な区画への選択線（ＳＩＯ＿Ｄ
ＭＡＣＲ＿ＲＤ、ＳＩＯ＿ＤＭＡＣＲ＿ＷＲ、ＳＩＯ＿
ＦＩＦＯ＿ＲＤ、ＳＩＯ＿ＦＩＦＯ＿ＷＲ、ＳＩＯ＿Ｔ
ＳＲ＿ＲＤ、ＳＩＯ＿ＴＳＲ＿ＷＲ、ＳＩＯ＿ＲＳＭ＿
ＲＤ、またはＳＩＯ＿ＲＳＭ＿ＷＲ）を使用可能にする
。状態３に進む。
【０９００】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が書込サイクルを
示していれば、適切なレジスタへの選択線を使用可能に
してＳＩＯ＿ＤＡＴＡ＿ＢＵＳからのデータをレジスタ
にストローブし、ＰＩＯ＿ＷＲ＿ＡＣＫを発生し、状態
４に進む。
【０９０１】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクルを
示していれば、適切なレジスタへのＰＩＯ　　ＳＥＬＥ
ＣＴＯＲ　　および　　ＲＥＡＤ　　ＤＡＴＡ　　ＬＡ
ＴＣＨ　　を使用可能にし、ＰＩＯ＿ＲＤ＿ＡＣＫを発
生し、状態４に進む。
【０９０２】　　状態３：読出しに対する区画承認を待
つ−適切な区画承認（ＤＭＡＣＲ＿ＳＩＯ＿ＡＣＫ、Ｆ
ＩＦＯ＿ＳＩＯ＿ＡＣＫ、ＴＳＲ＿ＳＩＯ＿ＡＣＫ、ま
たはＲＳＭ＿ＳＩＯ＿ＡＣＫ）を、またはＩＣＭ＿ＰＩ
Ｏ＿ＲＤ信号が不活性になるのを、待つ。
【０９０３】−承認が無いかまたはＩＣＭ＿ＰＩＯ＿Ｒ
Ｄが活性のままであれば、状態３に留まる。
【０９０４】−ＩＣＭ＿ＰＩＯ＿ＲＤ信号が不活性にな
れば、これはＩＯＰ母線サイクルの終了が早過ぎること
を示しており、プログラム入出力読出パリティエラー・
ビット（ＰＰＥ）をＩＨＥＩＳＲに設定し、状態１に進
む。
【０９０５】−適切な区画承認が発生すれば、ＰＩＯ＿
ＲＤ＿ＡＣＫ信号を発生し、状態４に進む。
【０９０６】状態４：ＩＣＭ要求の表明解除を待つ−Ｉ
ＣＭ＿ＰＩＯ＿ＲＤ要求またはＩＣＭ＿ＰＩＯ＿ＷＲ要
求が表明解除されるのを待つ。
【０９０７】−ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが活性であれば、この状態に留まる。ＩＣＭ
＿ＰＩＯ＿ＲＤおよびＩＣＭ＿ＰＩＯ＿ＷＲが不活性で
あれば、状態１に進む。
【０９０８】状態５：無効アドレス状態−ＰＩＯアドレ
ス空間の無効アドレスが復号されていれば、プログラム
入出力無効アドレス・ビット（ＰＩＡ）をＩＨＥＩＳＲ
レジスタに設定し、ＩＣＭ要求に応答しない。これはＩ
ＯＰにデータ承認ＩＯＰ＿ＤＴＡＣＫを究極的にタイム
アウトさせる。ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが不活性になるのを待つ。状態１に進む。
【０９０９】残りの状態はすべて無効／未使用である。 これらのどれかに入れば、エラー状態検出ビット（ＥＳ
Ｄ）をＩＨＥＩＳＲに表明する。状態１に進む。
【０９１０】１３．　ＤＭＡＲＱ、ＤＭＡ　　ＲＡＭお
よびＤＭＡＣ要素
【０９１１】１３．１．　ＤＭＡＲＱ ＤＭＡＲＱ（ＤＭＡ要求待行列）は、ＦＩＦＯ管理器（
ＲＦＭ、ＴＦＭ）からＤＭＡＣ（ＤＭＡ制御器）区画へ
の動作要求を伝え、ＤＭＡＣから要求元区画へ承認（リ
セット）指示を返送する「要求」レジスタと選択論理の
組合せである。ＤＭＡＲＱは、ＩＤＬＣ（ＲＦＭ、ＴＦ
Ｍ）の同期処理要素と非同期処理要素（ＤＭＡＣ）との
間の動作インターフェースとなる。ＲＦＭおよびＴＦＭ
からの要求はＤＭＡＲＱレジスタ・ラッチに同期的に、
すなわち、ＲＦＭ、ＴＦＭによってそれぞれのタイムス
ロットが提示されている間に、受取られる。
【０９１２】ＤＭＡＲＱの論理組織を図４７に示す。要
求レジスタは、３３０、３３１、および３３２で示す三
つの異なるレジスタ待行列に組織されている。入力セレ
クタ回路３３３は、要求設定およびリセットの入力を個
別待行列３３０〜３３２に、および待行列内の所定のビ
ット位置に伝える。 設定入力はＴＦＭおよびＲＦＭから発し、リセット入力
はＤＭＡＣから発する。
【０９１３】出力セレクタ３３４は、待行列内の要求ビ
ット状態の指示をＲＦＭおよびＴＦＭに時間多重で、す
なわち、チャンネル／スロット処理と同期して、提示す
る。ＲＦＭへの指示、ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ、は
いずれかのタイムスロットで活性のとき、そのスロット
に関連するチャンネルの受信側に関するＤＭＡデータ転
送処理の要求が未定になっていることを示す。ＴＦＭへ
の指示、ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱは同様に、それぞ
れのスロットに関連するチャンネルの発信側に関するデ
ータ転送の要求が未定であることを示す。
【０９１４】待行列３３０〜３３２のすべての位置の出
力はまたそれぞれ３３０ａ〜３３２ａと記した出力から
ＤＭＡＣに並列に提示される。未定要求を有する位置は
活性出力を有し、他の位置は不活性出力を有している。 選択制御器３３５は、要求設定およびリセットの信号の
道筋を（それぞれＦＩＦＯ管理器およびＤＭＡＣから）
入力セレクタ３３３を通して導き、待行列した要求状態
機能の指示の道筋を多重セレクタ３３５を通してＤＭＡ
ＲＱ＿ＲＦＭ＿ＲＥＱおよびＤＭＡＲＱ＿ＴＦＭ＿ＲＥ
Ｑとしてタイムスロット出力に導く。
【０９１５】ハイパーチャンネルおよびＢ形チャンネル
へのＢＴＤＭスロットタイム位置の許容写像について以
下に全般的に説明するにつれて明らかになる理由により
、ＤＭＡＣは、３３０ａ〜３３２ａでのその要求の処理
に優先度を与えるが、これによれば、３３０ａでのＨ１
ハイパーチャンネル要求に対する優先度が３３１ａおよ
び３３２ａにおけるＨ０ハイパーチャンネルおよびＢ／
Ｄチャンネルの要求に対するものより高く、３３１ａで
のＨ０要求に対する優先度が３３２ａにおけるＢ／Ｄ要
求に対するものより高い。受信要求と伝送要求との間で
は、優先権は、各ハイパーチャンネルおよび各チャンネ
ルによる受信要求の方に同じチャンネルによる伝送要求
を超えて（任意に）与えられる。
【０９１６】各待行列は、待行列に関係し得るそれぞれ
のチャンネルの最大数に相当する多数の要求掲示（ビッ
ト）位置を備えている。ＢＴＤＭタイムフレームあたり
利用可能な３２のスロットタイムの内一つのＨ１形ハイ
パーチャンネルしか支持され得ない（後の１５章のハイ
パーチャンネルの説明を参照）から、関連する待行列３
３０は２ビット位置（一つは受信データ要求用、他は伝
送データ要求用）を備えている。（Ｈ１ハイパーチャン
ネルが活性でないとき）５つのＨ０形ハイパーチャンネ
ルを支えることができるから、待行列３３１は、１０ビ
ット位置（５つは５つのＨ０ハイパーチャンネル、Ｈ０
１からＨ０５、の各々からの受信データ要求用、５つは
同じハイパーチャンネルからの伝送データ要求用）を備
えている。最後に、ＢＴＤＭの基本スロットタイム位置
は個々のＢ／Ｄ形チャンネルに割当てることができるか
ら、待行列３３２は、６４ビット位置（３２はこのよう
なチャンネルに対する受信データ要求用、３２は同じチ
ャンネルでの伝送データ要求用）を備えている。
【０９１７】３３０ａ、３３１ａ、および３３２ａにお
ける並列待行列出力は、それぞれの待行列ビット位置の
各々からの線を備えている。したがって、３３０ａは２
線（一つは受信用、他は伝送用）を備えており、３３１
ａは１０線（５つは受信、５つは伝送）を備えており、
３３２ａは６４線（３２は受信、３２は伝送）を備えて
いる。各線は活性のとき要求がそれぞれの待行列位置で
活動的に未決定になっていることを示す。
【０９１８】ハイパーチャンネルは、各ＢＴＭフレーム
の複数のタイムスロット期間中にＩＤＬＣのサービスを
受けるが、Ｂ形チャンネルは、フレームあたり一つのス
ロットでのみサービスを受けるから、ＤＭＡデータ転送
に関するハイパーチャンネルの要求は、割当てられた帯
域幅を効率的に使用するとすれば、Ｂチャンネル要求よ
り速いＤＭＡＣサービスを必要とすることは明らかであ
る。更に、Ｈ１ハイパーチャンネルに割当てられている
帯域幅はＨ０形ハイパーチャンネルのものより大きいか
らＨ１の要求はＨ０またはＢ／Ｄチャンネルの要求より
速いＤＭＡサービスを受けなければならない。したがっ
てＤＭＡＣ優先権を与えることについて上に概説した基
本（Ｈ０またはＢ／Ｄチャンネルの要求よりＨ１の要求
に、およびＢチャンネル要求よりＨ０要求に）を今や理
解すべきである。
【０９１９】選択制御器３３５は、ＲＦＭおよびＴＦＭ
から要求入力を受けてＤＭＡＲＱレジスタによる受信お
よび伝送サービスの要求、それぞれＲＦＭ＿ＤＭＡＲＱ
＿ＳＥＴおよびＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴ、を設定し
、ＤＭＡＣからの入力を分離してこのような要求をそれ
らがサービスされるときリセットする（それぞれＤＭＡ
Ｃ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴおよびＤＭＡＣ＿
ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）。
【０９２０】ＲＦＭおよびＴＦＭからの設定要求に関し
て、制御器３３５は、別の選択指導入力をＲＳＭから受
取る。ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳＭ＿ＤＭＡ
ＲＱ＿Ｈ０は待行列３３０〜３３２の一つを効果的に指
定する（Ｈ１の選択が活性であれば待行列３３０、Ｈ０
の選択が活性であれば待行列３３１、およびどの選択源
も活性でなければ待行列３３２）。５ビットのタイムス
ロット指示ポインタ、ＲＳＭ＿ＴＳＩ、は１対の（受信
および伝送）要求位置を所定の待行列に効果的に指定す
る。要求源、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴまたはＴＦＭ
＿ＤＭＡＲＱ＿ＳＥＴ、は所定の組のどの位置が（受信
または伝送の位置が）実際に設定されているかを判断す
る。
【０９２１】ＤＭＡＣからのリセット要求に対して、制
御器３３５は、待行列３３０〜３３２の一つの選択を指
定する符号化入力ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬをおよびそ
の待行列内の１対のレジスタ位置の選定を指定するポイ
ンタ入力、それぞれＤＭＡＣ＿Ｈ＿ＰＴＲまたはＤＭＡ
Ｃ＿Ｂ＿ＰＴＲ、をＤＭＡＣから受取る。リセット要求
源、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたは
ＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ、は所定
の組のどのメンバー（受信メンバーか伝送メンバー）が
リセットされているか判定する。
【０９２２】その各々が複数のＢＴＤＭスロット位置を
取囲んでいるハイパーチャンネルに対して（下のハイパ
ーチャンネルの説明を参照）、タイムスロット指示ＲＳ
Ｍ＿ＴＳＩはＲＳＭにより現在のタイムスロット・カウ
ントに関連する値からそのハイパーチャンネルに組込ま
れているタイムスロットの基準の（最初に現われる）一
つの時間位置に関連する値に変換する。このようにして
、それぞれのハイパーチャンネルに関して（ＤＭＡＲＱ
では、ＴＳＲに関する時間交換時に、およびＦＩＦＯＲ
に関する転送時に）取られるすべての処置は、それぞれ
の基準タイムスロットに関する位置に向けられる。ＲＳ
ＭによるハイパーチャンネルのＴＳＩ変換は、ハイパー
チャンネルの写像が確立されるとき（下のハイパーチャ
ンネルの説明を参照）ＩＯＰ／ＳＩＯによりＨＣＲレジ
スタに設置される情報の機能として決定される。
【０９２３】このように行う準備が整うと、ＤＭＡＣサ
ービス要求が待行列３３０〜３３２に、一度に一つづつ
、優先度が高い方から低い方へ、Ｈ１の受信、Ｈ１の伝
送、Ｈ０の受信、Ｈ０の伝送、Ｂ／通常チャンネルの受
信、Ｂ／通常チャンネルの伝送、の順に、掲示される。 ＤＭＡＣ状態論理は、サービスされるように選択された
各要求の起源を覚えており、ＤＭＡＲＱにある要求をリ
セットする準備が整っているとき、その情報を使用して
適切なリセット選択信号、セレクタＤＭＡＣ＿Ｈ−Ｂ＿
ＳＥＬ、二つのポインタＤＭＡＣ＿Ｈ＿ＰＴＲまたはＤ
ＭＡＣ＿Ｂ＿ＰＴＲの内の活性の一つ、および二つの受
信／伝送リセット指示子ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ
／ＸＭＩＴ＿ＲＥＳＥＴの内の活性の一つ、の状態を判
定する。このようにして、ＤＭＡＣは選択制御器３３５
への入力、すなわち（１）三つの待行列３３０〜３３２
の一つを選択するＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ、（２）所
定の待行列内の一対の位置を区別する。ＤＭＡＣ＿Ｂ＿
ＰＴＲまたはＤＭＡＣ＿Ｈ＿ＰＴＲの一つ、および（３
）その組のどの位置をリセットするかを示す、ＤＭＡＣ
＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭＡＣ＿Ｄ
ＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴの一つ、を作動させる
ことによりそれぞれの要求をリセットする。
【０９２４】ハイパーチャンネルに割当てられた各スロ
ットの処理時間中に、ＲＳＭは、ＲＳＭ＿ＴＳＩを示す
タイムスロットをそれぞれのハイパーチャンネルに関連
する値に変換し、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳ
Ｍ＿ＤＭＡＲＱ＿Ｈ０のそれぞれの一つを作動させる。 時間多重により、およびＲＳＭ＿ＴＳＩ、ＲＳＭ＿ＤＭ
ＡＲＱ＿Ｈ１、およびＲＳＭ＿ＤＭＡＲＱ＿Ｈ０の瞬時
値に基き、選択制御器３３５は、出力セレクタ３３４に
その出力３３４Ｒおよび３３４Ｔに、関連する待行列の
関連するビット位置の状態に対応する信号を設置させる
。このような出力は現在同期的にサーブされているチャ
ンネル（ＴＳＩに対応するもの）で処理している受信Ｄ
ＭＡ要求および伝送ＤＭＡ要求の状態に対応する。
【０９２５】出力３３４Ｒおよび３３４Ｔは、それぞれ
ＲＦＭおよびＴＦＭに伝えられる。したがって、３３４
Ｒが設定状態を示してはいるがＲＦＭが関連要求設定出
力を備えているときは、ＲＦＭは、それぞれのチャンネ
ルに関して未決定になっている要求をかかえていること
を覚えている内部状態を維持しながらその出力を作動解
除することになる。３３４Ｒがリセット状態を示してい
ると、内部ＲＦＭ指示は未決定要求の指示（これにより
ＲＦＭにその要求がＤＭＡＣによりサーブされてしまっ
ていることを示す）であるが、ＲＦＭは、その内部指示
をリセットし、ＦＩＦＯＲに対する受信データの処理を
再開する。同様な処置はＴＦＭにより３３４Ｔでの指示
に対して取られる。
【０９２６】システム・リセット時、待行列３３０〜３
３２のすべてのレジスタがリセットされる。続く受信デ
ータ処理の期間中に、ＲＦＭが受信データの第４のバイ
トをＦＩＦＯＲの、現在サーブされているチャンネルに
割当てられているバッファ空間（そのチャンネルのＲＤ
ＣＲ２空間）にロードするにつれて、ＲＦＭはＤＭＡＲ
Ｑへの要求設定指示ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動
させる。これによりＤＭＡＲＱはそれぞれのビット位置
をその待行列の一つに設定し、これにより設定指示を３
３０ａ、３３１ａ、または３３２ａの対応する線に提示
する。この指示はＤＭＡＣへの対応する要求（受信デー
タ転送サービス要求）の未決定であることを知らせる。 ＤＭＡＣが（それぞれのＦＩＦＯＲバッファからＩＯＰ
記憶装置へのデータ転送を完了することにより）その要
求処理を完了すると、述べたとおり、関連待行列位置を
リセットする働きをする入力をＤＭＡＲＱに与え、関連
タイムスロット期間中にＲＦＭに３３４ＲでＤＭＡ転送
が完了していることを効果的に示す。
【０９２７】同様に、ＴＦＭが現在サーブされているチ
ャンネルに割当てられているＦＩＦＯＲのバッファ空間
（関連するＴＤＣＲ２空間）を空にすると、設定要求Ｔ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させ、そのチャンネル
に対するＤＭＡＣに要求を転送させる。また、ＤＭＡの
サービスが完了すると、それぞれのＦＩＦＯＲバッファ
にＩＯＰ記憶装置からデータをロードし、その事態を３
３４ＴでＴＦＭに示す。
【０９２８】１３．２　　ＤＭＡ　　ＲＡＭおよびアク
セス制御器アクセス制御器を有するＤＭＡ　　ＲＡＭ（
ＤＭＡＲ）ユニットを図４８に示す。このユニットはＤ
ＭＡＣおよびＳＩＯにより提示されたデータを格納し、
データをこれら区画に取出すのに使用される。そのチャ
ンネル化された内容（チャンネル空間割当あたりの）を
全般的に図８に示してある。図８に示してあるとおり、
各チャンネルには、下に説明する図５０〜図５３に示す
形態を有する。項目ＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ
３、およびＴＤＣＲ４（ＲＤＣＲおよびＴＤＣＲはそれ
ぞれ受信および伝送構成レジスタを指す）を格納するた
めの４語空間が割当てられている。
【０９２９】図２８を参照すると、このユニットは、セ
レクタ回路３５１からデータ入力およびアドレス入力を
受取り、３５２でデータ出力を母線３５３に供給する１
２８×３３ＲＡＭアレイ３５０を備えている。入力セレ
クタ３５１は、（アドレスおよびデータ）入力をＳＩＯ
（ＳＩＯ＿ＡＤＤＲＥＳＳ＿ＢＵＳおよびＳＩＯ＿ＤＡ
ＴＡ＿ＢＵＳ）およびＤＭＡＣ（ＤＭＡＣ＿ＣＨＮ＿Ｎ
ＢＲおよびＤＭＡＣ＿ＤＭＡＲ＿ＢＵＳ）から受取る。 アレイからのデータ出力（ＤＭＡＲ＿ＤＡＴＡ）は、ど
の区画がデータを受取ることになっているかを効果的に
指定する、以下に説明する、承認出力と共に母線３５３
を経由してＤＭＡＣおよびＳＩＯに供給される。
【０９３０】セレクタ３５１への入力ＤＭＡＣ＿ＣＨＮ
＿ＮＢＲは、アレイ３５０の関連チャンネル空間の部分
アドレスを表わす。これは、現在サーブされているＤＭ
ＡＣ要求の形式に応じて、Ｂ／Ｄチャンネルのスロット
数（ＤＭＡＣ＿Ｂ＿ＰＴＲの値に等しい）かまたはハイ
パーチャンネルの基準スロット数（ＤＭＡＣ＿Ｈ＿ＰＴ
Ｒ値）に対応するようにＤＭＡＣの状態論理により調節
される（下の要求ラッチ３３５の説明を参照）。各チャ
ンネルにはアレイ３５０に４語空間（関連するＲＤＣＲ
３、ＲＤＣＲ４、ＴＤＣＲ３、およびＴＤＣＲ４の各パ
ラメータが入っているもの）が割当てられているので、
チャンネル数機能はそれ自身では個々の語空間をアドレ
スするには不充分である。
【０９３１】アレイ３５０の動作は、ＤＭＡ要求ラッチ
（ＤＲＬ）３５５で受取った読み書き要求に応じて状態
機械論理３５４により制御される。ラッチ３５５への入
力は、ＳＩＯ（ＳＩＯ＿ＤＭＡＲ＿ＲＤ、ＳＩＯ＿ＤＭ
ＡＲ＿ＷＲ）およびＤＭＡＣ（ＤＭＡＣ＿ＤＭＡＲ＿Ｗ
Ｒ１、ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２、およびＤＭＡＣ＿
ＤＭＡＲ＿ＷＲ２）から発生する。状態機械は、ラッチ
された要求を監視し、共存要求間の内容を分解して一度
に一つづつ要求を選択し、制御信号出力を３５６からア
レイ３５０に、承認出力を３５７からＳＩＯに、および
承認出力を３５８および３５９からＤＭＡＣに、供給す
る。３５６からの制御信号にはＤＭＡＣ＿ＣＨＮ＿ＮＢ
Ｒにより指定された部分アドレスを完了するのに必要な
別のアドレスビットが含まれている。
【０９３２】ＤＭＡＣは、修飾入力をラッチ３５５に供
給し、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、状態論理３５４が受
信チャンネル機能に関連するＲＤ２要求（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＲＤ２）を伝送チャンネル機能に関連するＷＲ
２要求（ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２）から区別するこ
とができるようにする（前者にはＲＤＣＲ３、ＲＤＣＲ
４の取出しが必要であり、後者にはＴＤＣＲ３、ＴＤＣ
Ｒ４の取出しが必要である）。修飾入力は状態論理によ
り適切な部分アドレスを発生するのに使用される。
【０９３３】状態機械論理はまた、３６０からＤＭＡＣ
に承認および最終完了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＡＣ
Ｋ０、＿ＡＣＫ１、＿ＤＯＮＥ）を供給し、ＤＭＡＣが
アレイ内の連続する記憶位置に対して２語書込（ＷＲ２
）または２語読出（ＲＤ２）（ＤＭＡＣの読出しはすべ
て２語読出しである）に関する連続する一組の動作の内
の第２の動作を開始する時期を決めることができるよう
にする。状態機械はまた出力パリティチェック動作を行
い、パリティエラー（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲ）の指示を出力３６１からＩＮＴに供給する。
【０９３４】状態機械は各アレイ・アクセス動作を行う
のに三つの状態を通して進行する。第１の状態は、選択
制御信号を３６２からセレクタ３５１に供給してセレク
タ３５１にＤＭＡＣ入力またはＳＩＯアドレス／データ
入力を選択させる（説明を簡単にするため、ＤＭＡＣか
らセレクタ３５１への「チャンネル数」入力、ＤＭＡＣ
＿ＣＨＮ＿ＮＢＲ、をＤＭＡＣのアドレス入力で呼ぶが
、このような各入力には、その数により指定されるチャ
ンネルに関連して読み書きすべき４語空間の特定の一つ
を決定するのに−−３６２で受取る特定の選択入力に応
じてセレクタ３５１により供給される−−オフセットが
必要である）。
【０９３５】１３．２．１　　（ＤＭＡＲ）状態機械の
状態リセットされれば、状態０に進む。
【０９３６】状態０（調停状態） −この状態は、セレクタ３５１に同時に提示されるＤＭ
ＡＣ要求およびＳＩＯ要求に優先度を決め、ＤＭＡＣ要
求にＳＩＯ要求より高い優先度を与える。
【０９３７】−ＤＭＡＣからの読出要求は、１語づつま
たは多数語づつとすることができる書込要求とは異なり
、すべて２語読出（ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２）であ
る。このような読出要求では、状態機械からアレイへの
（３５６による）アレイ制御信号が作動される。これら
はアレイ選択、読出し、およびクロック使用可能化の各
機能を指定する。セレクタ３５１は、読出すべきアドレ
ス（オフセットを有するＤＭＡＣ＿ＣＨＮ＿ＮＢＲ）を
アレイ・アドレス線に伝えるように動作する。状態６に
進む。
【０９３８】−ＤＭＡＣからの１語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ１）では、アレイ制御信号は、アレイ選択
、書込み、およびクロック使用可能化について作動され
る。ＤＭＡＣのアドレスおよびデータはセレクタ３５１
からアレイに伝えられる。状態７に進む。
【０９３９】−ＤＭＡＣからの２語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ２）では、アレイ選択制御器が作動され、
ＤＭＡＣのアドレスおよびデータが、１語書込の場合の
ように、アレイに入力される。しかし、次には状態８に
進む。
【０９４０】−ＳＩＯからの読出要求（すべて１語のみ
）では、アレイ制御器が読出しに対して作動され、セレ
クタ３５１がＳＩＯアドレス（ＳＩＯ＿ＡＤＤＲＥＳＳ
＿ＢＵＳ）をアレイ・アドレス入力に伝えるように動作
する。状態３に進む。
【０９４１】−ＳＩＯからの書込要求（すべて１語のみ
）では、アレイ制御器が書込選択に対して作動され、セ
レクタ３５１がＳＩＯのアドレス入力およびデータ入力
をそれぞれのアレイ入力に伝えるように動作する。状態
９に進む。
【０９４２】状態１（ＤＭＡＣへの最初のＡＣＫおよび
第２の読出アクセスに対するアレイ準備）−ＤＭＡＣ読
出（すべて２語のみ）では、この状態は、要求の第１の
部分を承認し、第２語の呼出しに対するアレイを準備す
る。ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０が第１の承認として
表明され（母線３５３がＤＭＡＣに対する有効データを
備えていることを示す）、出力データのパリティがチェ
ックされる。パリティエラーが検出されれば、ＤＭＡＣ
に対するエラー指示（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲ）が設定される。セレクタ３５１により選択される
べきアドレス・オフセットは、次に読出すべき位置を指
すように調節される。読出しおよびアレイ選択の制御入
力は前の状態（状態６）から活性のままであり、アレイ
クロック使用可能化信号は再作動される。状態５に進む
。
【０９４３】状態２（２語ＤＭＡＣ書込の最初のＡＣＫ
） −ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０がＤＭＡＣに対して表
明される。ＤＭＡＣアドレス・オフセットが次に書込む
べき位置を指すように調節される。書込選択およびアレ
イ選択の機能は前の状態（状態８）から活性のままであ
り、クロック使用可能化が再作動される。状態１０に進
む。
【０９４４】状態３（ＳＩＯ読出に対するアレイへのア
クセス） −アレイ制御器が読出しに対して作動される（アレイク
ロックが活性になってから作動解除される）。状態１３
に進む。
【０９４５】状態４（第２のＤＭＡＣ読出アクセスにつ
いてパリティをチェックする） −ＤＭＡＲ＿ＤＭＤＣ＿ＤＯＮＥおよびＤＭＡＲ＿ＤＭ
ＡＣ＿ＡＣＫ１がＤＭＡＣに表明される。アレイ出力デ
ータがパリティチェックされる。パリティエラーが存在
すれば、ＤＭＡＣに対するパリティエラー指示が作動さ
れる。アレイ制御信号はすべて作動解除される。状態０
に進む。
【０９４６】状態５（ＤＭＡＣ読出の第２語の読出）−
アレイクロック（状態１で再作動されている）が作動解
除される。状態４に進む。
【０９４７】状態６（ＤＭＡＣ読出要求に関し第１デー
タ語を読出す） −アレイクロックが瞬時活性になってから不活性になる
。状態１に進む。
【０９４８】状態７（ＤＭＡＣ１語書込要求に対する語
の書込） −アレイクロックが瞬時活性になってから不活性になる
。状態１１に進む。
【０９４９】状態８（ＤＭＡＣ２語書込要求の第１語の
書込） −アレイクロックが瞬時活性になってから不活性になる
。状態２に進む。
【０９５０】状態９（ＳＩＯ書込に対するアレイへのア
クセス） −アレイクロックが瞬時活性になってから不活性になる
。状態１３に進む。
【０９５１】状態１０（ＤＭＡＣ２語書込に関する第２
語の書込） −アレイクロックが瞬時活性になってから不活性になる
。状態１２に進む。
【０９５２】状態１１（ＤＭＡＣ２語書込の承認）−Ｄ
ＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０を表明し、ＤＭＡＣのデー
タがアレイに書込まれていることを示す。アレイ制御信
号が作動解除される。状態０に進む。
【０９５３】状態１２（２語書込に関するＤＭＡＣへの
第２の承認） −ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１がＤＭＡＣに表明され
る。アレイ制御器が作動解除される。状態０に進む。
【０９５４】状態１３（ＳＩＯ書込を承認）−ＤＭＡＲ
＿ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解
除される。状態０に進む。
【０９５５】１３．２．２　　ＤＭＡＲに格納される制
御語ＦＩＦＯ管理器およびＤＭＡＣにより使用されるチ
ャンネル化制御情報は、各基本チャンネルに割当てられ
ているＲＤＣＲ１およびＴＤＣＲ１（受信ＤＭＡ制御レ
ジスタおよび伝送ＤＭＡ制御レジスタ）空間のＦＩＦＯ
Ｒに格納される（図７を参照）。ＤＭＡＣによってのみ
使用されるチャンネル化制御情報は、各基本チャンネル
に割当てられたＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ３、
およびＴＤＣＲ４の各語空間のＤＭＡＲに格納される（
図８を参照）。これら語空間に格納される情報の特定の
形態および用途は次のとおりである。
【０９５６】ＲＤＣＲ１（図３３を参照）は、８予備／
未使用ビット（ＲＥＳ）、１受信境界チェック（ＲＢＣ
）ビット、１受信パリティエラー（ＲＰＥ）ビット、お
よび２２ビット受信ＤＭＡ現在アドレス（ＲＤＣＡ）フ
ィールド、から構成されている。ＲＢＣビットは、ＦＩ
ＦＯＲ受信データ待行列に関するＲＦＭ要求をサービス
している間にＤＭＡＣが境界チェック条件（ＲＤＣＡが
下に説明するＲＤＣＲ４内の所定の境界アドレスＲＤＢ
Ａに合致する）に遭遇するとき活性に設定される。ＲＦ
Ｍは、ＲＢＣビットを監視し、ＲＢＣビットが活性であ
るとき、指示をＩＮＴに伝え、これにより最終的にＩＯ
Ｐが割込を経てチェック条件を通報される。
【０９５７】ＲＤＣＲ３（図５０）は、２予備／未使用
ビット、８ビットＲＤＬＡＨ（受信ＤＭＡ最終アドレス
高）、および２２ビットのＲＤＦＡ（受信ＤＭＡ第１ア
ドレス）フィールド、から構成されている。ＲＤＬＡＨ
フィールドは、それぞれのチャンネルのＩＯＰ受信バッ
ファの終端を示す２０ビット・アドレスの上位８ビット
を表わす。ＲＤＣＲ４のＲＬＡＬフィールドと共に、Ｒ
ＤＬＡＨフィールドは、それぞれのチャンネルのＩＯＰ
受信バッファの全終端アドレスを決定するのに使用され
る。 ＲＤＦＡは、それぞれのチャンネルのＩＯＰ受信バッフ
ァの開始アドレスを表わす（ＩＯＰ記憶装置アドレスは
２４ビットであるが、受信バッファは、慣例により、４
バイト境界で始まり且つ終る。したがって、下位２ビッ
トは常に０であり、このフィールドの２２ビットが開始
アドレスを完全に決定する）。
【０９５８】ＲＤＣＲ４（図５１）は、１２ビットＲＤ
ＬＡＬ（受信ＤＭＡ最終アドレス低）フィールド、およ
び２０ビットＲＤＢＡ（受信ＤＭＡ境界アドレス）フィ
ールド、から構成されている。ＲＤＬＡＬは、それぞれ
のチャンネルのＩＯＰ記憶装置受信バッファの終端のア
ドレスの下位１２ビットを表わす。これは上述のＲＤＬ
ＡＨフィールドと連結されて受信バッファの最後の有効
アドレスを表わす完全終端アドレスを形成する。ＤＭＡ
Ｃが境界チェックに遭わずにこのアドレスに達すると、
開始アドレスＲＤＦＡに隣るデータを転送し始める。Ｒ
ＤＢＡは、最後のアドレスを超える境界アドレス（通常
はＲＤＬＡ＋１）の上位２０ビットを表わす。受信バッ
ファがデータが一杯になるにつれて、ＩＯＰは、このア
ドレスをＩＯＰ記憶装置の保護部分に関連する値に設定
することによりバッファの始まりでデータのオーバライ
ティングを防止することができる。ＤＭＡＣがこのアド
レスに書込もうとすれば、境界チェック条件が設定され
、それ以上のすべての受信データが無視される。
【０９５９】実際上は、バッファの大きさはフレームよ
り大きく、ＲＤＡは（ＩＯＰ／ＳＩＯにより）ＲＤＦＡ
とＲＤＬＡとの間の値にプログラム可能に設定されてい
る。最初、ＲＤＢＡにより指定される位置はフレームの
最後のバイトを保持するのに使用される位置の向うにあ
る。その結果、ＤＭＡＣが最初のフレームをバッファに
ロードし終ってから、ＩＯＰはフレーム終端割込を受取
り、バッファを空にし、ＲＤＢＡポインタをバッファの
空いた空間を指す別の位置に動かす。
【０９６０】その間、ＤＭＡＣはバッファの詰込みを続
け、最後のアドレスに到達すると、最初のアドレスに巻
付き、そこから詰込みを続ける。正常動作では、バッフ
ァの大きさ、フレーム終端割込に応ずるＩＯＰによる処
置のタイミング、および動かされなかった最初の有効バ
ッファに関する境界アドレスの位置は、バッファ内の有
効受信データを確実にオーバライトさせないよう適切で
あるべきである。
【０９６１】しかし、ＤＭＡＣが使用している現在のア
ドレスが境界アドレスに合致していれば、ＩＯＰは見掛
け上バッファを適当な歩度で空けていず、有効データが
オーバライトされることがある。したがって、このよう
な状況では、影響を受けたチャンネルで受信処理が休止
し、境界チェック指示がＲＤＣＲ１を経由してＲＦＭに
伝えられ、ＩＮＴ割込を発生してＩＯＰに異常状態を知
らせる。
【０９６２】ＴＤＣＲ１（図３５）は、７予備ビット（
ＲＥＳ、１ＥＣＤ（連鎖終端検出）ビット、１ＥＦＤ（
フレーム終端検出）ビット、１ＮＤＩ（データ指示子無
し）ビット、２ビットのＴＢＣ（伝送バッファ・カウン
ト）フィールド、２ビットのＴＯＰＱ（待行列の先頭）
、２ビットのＴＰＥ（伝送パリティエラー）フィールド
、および１６ビットのＴＤＢＣ（伝送ＤＭＡバイト・カ
ウント）、から構成されている。１ビットの指示子は、
それぞれの連鎖終端、フレーム終端、または無データ指
示状態に遭遇したときＤＭＡＣにより設定される（連鎖
終端およびフレーム終端はＤＣＢビットにより示され、
無データ指示子はＤＭＡＣが伝送データ取出しの要求を
処理している間にバッファ終端状態に遭遇したとき作動
される）。
【０９６３】ＴＤＣＲ３（図５２）は、８予備ビットお
よび２４ビットのＴＤＢＡ（伝送ＤＭＡバッファ・アド
レス）フィールドを備えている。ＴＤＢＡフィールドは
、伝送データの次の源を指示する（２４ビットの長さで
あるが、最良の実施法では低次２ビットを０にし、伝送
データのみを語に（４／バイト境界）置くことであろう
）。 この理由は、もしデータを任意のバイト境界で取出すこ
とができるとした場合、たとえばＦＩＦＯＲに単一バイ
トが呼出され、ＦＩＦＯＲが今度はＩＤＬＣ伝送径路（
ＦＩＦＯＲ、ＴＦＭ、ＴＶ、ＴＬ１）を通して４バイト
よりはるかに速く伝送し、このためアンダーランの可能
性が増す可能性があることになるからである。
【０９６４】最後に、ＴＤＣＲ４（図５３）は、１０予
備／未使用ビット、１ＥＣＩ（連鎖終端指示子）ビット
、１ＥＦＩ（フレーム終端指示子）ビット、および２０
ビットＤＣＢＡ（ＤＣＢアドレス。ＤＣＢはＤＭＡ制御
ブロックの略称である）フィールド、から構成されてい
る。ＥＣＩおよび／またはＥＦＩは、ＤＭＡＣが現在の
ＤＣＢで連鎖終端指示および／またはフレーム終端指示
に遭遇したときそれぞれ作動される。活性ＥＣＩは、Ｄ
ＭＡＣに現在使用中のＩＯＰ伝送データ・バッファが空
になってからそれ以上ＤＣＢを取出すべきでないことを
指示する。活性ＥＦＩは、現在のバッファが空になって
から、ＴＦＭがフレーム終端指示を発生してＴＬ１に最
後のデータバイトを送出してからフレーム終端シーケン
スを挿入させなければならないことを意味する。ＤＣＢ
Ａは、未だ空にならないＤＣＢ連鎖の次のＤＣＢを取出
すべきアドレスである。
【０９６５】１３．３　　ＤＭＡＣ ＤＭＡ制御器ＤＭＡＣは、ＤＭＡＲおよびＦＩＦＯＲに
接続してＦＩＦＯＲからの受信データをＩＯＰに、ＩＯ
Ｐからの伝送データをＦＩＦＯＲに、ＤＭＡＲに格納さ
れている制御情報の指揮のもとに転送する。このような
転送は、ＲＦＭおよびＴＦＭによりＤＭＡＲＱ区画に掲
示された要求に応じて開始され、先に説明したようにＤ
ＭＡＲＱの個々のレジスタ位置にラッチされる。ＤＭＡ
Ｃは、ＤＭＡＲＱに接続してラッチされた要求を受取り
、それについて所定の優先順位で処置し、（先に説明し
たようにＤＭＡＲＱへの入力をリセットすることにより
）それらをクリアする。ＤＭＡＲＱから要求を受取ると
直ちに、ＤＭＡＣは、ＭＩＯ区画、ＤＭＡＲ、およびＦ
ＩＦＯＲと協同してＩＯＰ記憶装置とＦＩＦＯＲとの間
でＤＭＡデータ転送を行う。この過程で、ＭＩＯは、Ｉ
ＯＰ母線へのアクセスを調停し、アクセス権を得れば直
ちにＤＭＡＣとＩＯＰ記憶装置との間でデータ転送を行
う。ＤＭＡＣは、ＦＩＦＯＲおよびＤＭＡＲに対して別
々に転送を処理する。そのデータ転送動作において、Ｍ
ＩＯは信号（読出／書込およびアドレス制御信号、およ
びデータ書込信号）をＤＭＡＣからＩＯＰ母線に伝える
。現在説明中の実施例では、受信データに関するＤＭＡ
Ｃの動作は、幾つかの観点から伝送データに関する動作
と異なっている。受信データは、ＩＯＰ記憶装置の単一
ブロックに対して、ＤＭＡＣのすべての動作が、制御情
報をＳＩＯを経由してＤＭＡＲおよびＦＩＦＯＲにプロ
グラム・ロードすることによりＩＯＰから厳密に制御さ
れている状態で、処理される。
【０９６６】伝送データは、「連鎖可能」なＤＭＡＲに
格納されているデータ制御ブロック（ＤＣＢ）命令アレ
イに応じてＤＭＡＣにより処理される。連鎖の最初のＤ
ＣＢはＩＯＰにより（ＳＩＯを経由して）ＤＭＡＲにロ
ードされるが、ＩＤＬＣがそのＤＣＢで規定されるデー
タ伝送機能を完了し、ＤＣＢにある連鎖指示を認識して
からは、ＤＭＡＣは、他のＤＣＢをＩＯＰ記憶装置から
ＤＭＡＲに呼出し、プロセスを繰返す。各ＤＣＢはＩＯ
Ｐ記憶装置の異なるブロックを伝送データの源として指
すことができ（るので散在するブロック内のデータを連
鎖ＤＣＢの動作を通してＤＭＡＣにより集めることがで
きる）、連鎖ＤＣＢに関する動作をＩＯＰの割込無しに
行うことができ（伝送プロセスでのフレーム終端点を指
示することができ）る。
【０９６７】受信データは、ＦＩＦＯＲから（ＤＭＡＣ
およびＭＩＯを経由して）ＩＯＰにより円形バッファと
して管理されているＩＯＰ記憶装置空間の一つのブロッ
クに書込まれる。通常の状況では、このようなデータは
、バッファの連続記憶位置に、最高アドレス位置から最
低アドレスへ、ロードされ、次いでＤＭＡＣは最低位置
に自動的に巻付き／戻り、進行を繰返す。このような状
況で、ＩＯＰはフレーム終端割込を（ＩＮＴから）受取
り、バッファを繰返して使用できるように、データをバ
ッファから適時に取出すように管理する。
【０９６８】バッファの大きさは、（ＩＯＰ記憶装置管
理ソフトウェアにより）各活性チャンネルに関する受信
データのフレームより多くを保持するように選択される
。各フレーム終端割込の後、バッファされたデータは（
ＩＯＰまたはホストの記憶装置の別の記憶位置に）取出
され、ＩＯＰは関連チャンネルおよびＤＭＡＲ内の制御
情報を（ＳＩＯを経由して）再初期設定する。このよう
な各再初期設定時に、ＩＯＰは新しい境界アドレス値を
設定するが、これはＤＭＡＣのＩＯＰ記憶装置空間への
アクセスに制限を加える。この境界アドレスは、次に受
取るフレームを入れるのに必要な空間の前にあるように
次第に前進する。
【０９６９】正常動作では、ＩＯＰによるデータの取出
しおよび境界アドレスの再設置は、ＤＭＡＣ／ＭＩＯの
データ・ローディング動作に対して、境界アドレス位置
がオーバランされないように充分速く行われる。ＤＭＡ
Ｃの重要な機能は、受信データに対するその現在のＩＯ
Ｐ記憶装置アドレスが上述の境界アドレスと何時一致す
るかを検出し、その時点で（ＩＯＰに有効データがオー
バライトされてしまっていることを、ＩＮＴおよびＳＩ
Ｏにより処理されている関連割込を経由して、知らせる
ため）境界チェック指示を発生することである。
【０９７０】伝送データは、ＤＣＢの初期アドレス機能
により指定されたＩＯＰ記憶装置のブロックから転送さ
れる。このブロックは連鎖可能である。すなわち、それ
には最初ＤＣＢがＩＯＰ記憶装置にロードされたとき、
またはＤＣＢが存在している間にＳＩＯを経由するプロ
グラム動作により、連鎖指示子が設置されている（これ
によりＩＯＰは、その処理能力が許すときＤＣＢ連鎖の
長さを随意に動的に拡張することができる）。伝送デー
タの連鎖ブロック（すなわち、その最初の記憶位置が連
鎖ＤＣＢにより指定されているブロック）は、それによ
り分散させることができ、ＩＯＰの処理能力に応じてＩ
ＯＰ記憶装置内で位置的に一部重ねたりまたは一致させ
たりすることができる。
【０９７１】伝送データに関してＤＭＡＣの重要な機能
は、フレーム境界を伝送中のデータに限定し、フレーミ
ング・プロトコルのもとで動作しているチャンネルを連
結し、この旨を対応するＩＮＴ割込無しにＩＯＰに指示
することである。先に説明したとおり、これはこのよう
な境界画定情報をフレーム終端受信データ割込の一部と
して設けることにより行われる。
【０９７２】１３．３．１　　ＤＭＡＣの論理組織ＤＭ
ＡＣの論理組織を図４９に示す。ＤＭＡＣ論理は、全般
に３８０で示した状態機械論理、３８１〜３８５で示す
５個のレジスタ、３８６で示す多重化回路、および３８
７で示す比較回路、を備えている。
【０９７３】状態論理３８０は、それぞれＤＭＡＣ＿Ａ
およびＤＭＡＣ＿Ｂ状態機械と名付けられる２個の状態
機械ユニット３８０Ａおよび３８０Ｂから構成されてい
る。これらユニットによりそれぞれ制御される動作、お
よび特定の状態の詳細については後に説明する。
【０９７４】レジスタ３８１は、ＲＦＡ＿ＮＤＡ（受信
第１アドレスおよび次のＤＣＢアドレス）と名付けられ
ているが、送受信データ処理に関連するＤＭＡＣ動作中
異なる用途を有する。ＤＭＡＣが受信データを処理し、
ＩＯＰ記憶装置に書込んでいるとき、レジスタ３８１は
、ＤＭＡＲのそれぞれのチャンネルのＲＤＣＲ３記憶位
置に格納されているＲＤＦＡ（受信データの最初のアド
レス）語をラッチし、保持するのに使用される。
【０９７５】ＤＭＡＣが伝送関連ＤＣＢを処理し／取出
しているとき、レジスタ３８１は、ＤＭＡＲまたはＩＯ
Ｐから（ＤＭＡＲはＤＭＡＲ＿ＤＡＴＡ＿ＢＵＳを経由
して、ＩＯＰはＭＩＯ＿ＤＡＴＡ＿ＢＵＳを経由して）
取出された次のＤＣＢアドレスを保持するのに使用され
る。次のＤＣＢアドレスは、ＴＤＣＲ４のＤＣＢＡフィ
ールドを使用するときＤＭＡＲから、現在の伝送データ
が消し去られ、次のＤＣＢアドレスがＴＤＣＲ４で利用
できないとき（たとえば、ＤＣＢが空きデータバッファ
を指すが次の連鎖ＤＣＢアドレスを備えているようにな
るとき）直接ＩＯＰから、取られる。ＤＭＡＣが次のＤ
ＣＢを呼出す準備が整うと、レジスタ３８１の内容が下
に説明するレジスタ３８２に転送され、ＤＭＡＣ＿ＭＩ
Ｏ＿ＡＤＤＲを経由してＩＯＰ母線に載せられるアドレ
スとして使用される。ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ信号
はユニット３８２または３８５からマルチプレクサ３８
６Ａを経由して作られる。新しいＤＣＢがＩＯＰから呼
出されてから、ＴＤＲＣ３およびＴＤＲＣ４のデータバ
ッファ・アドレスおよび次のＤＣＢアドレスは、新しい
ＤＣＢのそれぞれの内容で置き換えられる。ＤＭＡＣが
ＴＤＣＲ３およびＴＤＣＲ４の内容を更新する準備が整
うと、レジスタ３８１の内容がレジスタ３８５に転送さ
れ、レジスタ３８５の内容がＴＤＣＲ３に格納されてか
らＤＭＡＣ＿ＤＭＡＲ＿ＤＡＴＡを経由してＴＤＣＲ４
に格納される。
【０９７６】レジスタ３８２は、ＲＢＣＡ（受信境界チ
ェック・アドレス）レジスタと名付けられているが、Ｄ
ＭＡＲ＿ＤＡＴＡ母線３８８を経由してＲＤＣＲ４から
抜出されたＲＤＢＡ機能を保持するのに使用される。こ
の機能は、比較回路３８７により、レジスタ３８５に保
持されている現在のＩＯＰアドレスと比較される。両者
が合致すれば、このことは受信バッファが満杯であるこ
とを示し、ＤＭＡＣにそれぞれのチャンネルでの受信デ
ータ処理を終らせ、境界チェック指示を設定してＲＦＭ
によりＩＮＴ割込を経てＩＯＰに伝えさせる。
【０９７７】次のＤＣＢアドレスを保持するレジスタ３
８２の用途については上のレジスタ３８１で既に説明し
てある。
【０９７８】レジスタ３８３、ＲＬＡ＿ＴＢＣ（受信最
終アドレスおよび伝送バイト・カウント）レジスタ、は
送受信処理において二重の用途を有する。受信処理にお
いて、このレジスタは、ＤＭＡＲのＲＤＣＲ３／４空間
から母線３８８を経由して取出した受信データ最終アド
レス成分ＲＤＬＡＬおよびＲＤＬＡＨをラッチし、保持
する。伝送データ処理の期間中、レジスタ３８３は、Ｆ
ＩＦＯＲ＿ＤＡＴＡ母線３８９を経てＦＩＦＯＲ（ＴＤ
ＣＲ１）から、またはＭＩＯ＿ＤＡＴＡ母線３９０を経
てＩＯＰ記憶装置から受取った伝送バイト・カウント情
報を保持する。ＦＩＦＯＲデータは、現在のバイトカウ
ントを得るのに使用され、ＩＯＰルートは、新しいＤＣ
Ｂの取出期間中に新しいバイトカウントを得るのに使用
される。
【０９７９】受信最終アドレスがレジスタ３８３にラッ
チされると、このアドレスは比較器３８７によりレジス
タ３８５にある現在のアドレスと比較される。このよう
な比較で一致することは、受信バッファの物理的終端に
到達しており、ＤＭＡＣが現在のアドレスを母線３８８
を経由してＲＤＦＡ／ＲＤＣＲ３から来る受信第１アド
レスで置き換えなければならないことを示す。伝送バイ
トカウントが保持されると、そのカウントは減らされて
、ＦＩＦＯＲに転送し戻すため「データ保持」レジスタ
３８４を通して伝えられる。
【０９８０】データ保持レジスタ３８４にも複数の用途
がある。伝送データが母線３９０を経由して呼出される
と、マルチプレクサ３８６の出力ＤＭＡＣ＿ＦＩＦＯ＿
ＤＡＴＡを経由してＦＩＦＯＲへの途中で一時的にレジ
スタ３８４に保持される。このレジスタでの伝送バイト
カウント情報の処理については上で既に説明した。受信
データが処理されると、このデータは母線３８９を経由
してＦＩＦＯＲから取出され、そのレジスタから３９１
で示すＤＭＡ＿ＭＩＯ＿ＤＡＴＡへの出力径路を経由し
てＩＯＰ記憶装置までの途中で一時的にレジスタ３８４
に保持される。
【０９８１】現在のアドレスレジスタ３８５にも複数の
用途がある。ＤＭＡＣ処理の種々な段階で、このレジス
タは、ＩＯＰ記憶装置に（ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ
を経由して）加えるアドレスを受取り、歩進した伝送ア
ドレス値をＤＭＡＣ＿ＤＭＡＲ＿ＤＡＴＡをＤＭＡＲに
書戻し、歩進した受信アドレス値をマルチプレクサ３８
６のＤＭＡＣ＿ＦＩＦＯＲ＿ＤＡＴＡ出力を経由してＦ
ＩＦＯＲに書戻す。受信アドレス値および伝送アドレス
値はそれぞれ（母線３８９を経由して）ＦＩＦＯＲから
および（母線３８８を経由して）ＤＭＡＲからレジスタ
に入力される。このレジスタへの次のＤＣＢアドレスの
入力については既に説明してある。
【０９８２】１３．３．２　　ＤＭＡＣ状態機械状態機
械ユニットＤＭＡＣ＿ＡおよびＤＭＡＣ＿Ｂは論理的に
堅固に結合されている。ＤＭＡＣ＿Ａは主としてＭＩＯ
、ＤＭＡＲ、およびＤＭＡＲＱ（ＭＲＱにより提示され
るデータ転送の要求を調停すること、およびサービスの
完了時ＤＭＡＲＱにリセット制御指示を供給すること、
を含む）に接続する責任がある。ＤＭＡ＿Ｂは主として
ＦＩＦＯＲに接続する責任がある。
【０９８３】ＤＭＡＲＱからＤＭＡＣ＿Ａにより受入れ
られた要求がＦＩＦＯＲにアクセスする必要があるとき
は、ＤＭＡＣ＿ＡからＤＭＡＣ＿Ｂへの出力ＤＭＡＣ＿
Ａ＿ＲＥＱが作動される。これに応じて、ＤＭＡＣ＿Ｂ
がＤＭＡＣ＿Ａ＿ＭＳＧでＤＭＡＣ＿Ａにより表明され
たメッセージ・コードで指定されたように必要な任務を
行う。２ビットのメッセージ・コードは下記四つの任務
の一つを指定する。（１）ＦＩＦＯＲから伝送バイト・
カウントを読取る。（２）更新された伝送バイト・カウ
ントおよびデータをＦＩＦＯＲに書込む。（３）現在の
受信バッファ・アドレスおよびデータをＦＩＦＯＲから
読出す。（４）更新された現在の受信バッファ・アドレ
スをＦＩＦＯＲに書込む。
【０９８４】下記入力および出力は状態論理３８０とＤ
ＭＡＲとの間に供給される。 ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０　　−　　２語転送の第
１の転送のＤＭＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１　　−　　第２の転送の
ＤＭＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮＥ　　−　　完了のＤＭＡ
Ｒ指示 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ１　　　　−　　ＤＭＡＣに
よる１語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２　　　　−　　ＤＭＡＣに
よる２語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２　　　　−　　ＤＭＡＣに
よる２語読出要求
【０９８５】ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ　　−　　完全
指定はＤＭＡＣ＿ＤＭＡＲ＿ＲＣＶ＿ＲＥＱ。受信チャ
ンネル動作に関連するＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２要求
を伝送チャンネル動作に関連する類似要求から区別する
ためのＤＭＡＲへの補助アドレス機能。ＲＤＣＲ３、Ｒ
ＤＣＲ４パラメータのはじめに必要な記憶位置およびＴ
ＤＣＲ３、ＴＤＣＲ４の後半記憶位置。
【０９８６】状態論理３８０とＭＩＯとの間の入力およ
び出力は次のとおりである。 ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０　　−　　ＤＭＡＣとＩＯ
Ｐとの間の第１の語転送のＭＩＯの承認。 ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ１　　−　　第２の語転送の
ＭＩＯの承認。 ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥ　　−　　ＭＩＯの完了指
示。 ＭＩＯ＿ＤＭＡＣ＿ＰＥ　　　　　　−　　ＩＯＰイン
ターフェースにおけるパリティエラーのＭＩＯ指示。
【０９８７】ＤＭＡＣ＿ＭＩＯ＿ＲＤ１　　−　　ＤＭ
ＡＣによるＩＯＰ記憶装置１語読出の要求。 ＤＭＡＣ＿ＭＩＯ＿ＲＤ３　　−　　ＤＭＡＣによる３
語読出（伝送データ２語とＤＣＢ１語）要求。 ＤＭＡＣ＿ＭＩＯ＿ＷＲ２　　−　　ＤＭＡＣによる１
語書込要求。
【０９８８】論理３８０とＦＩＦＯＲとの間の入力およ
び出力は次のとおりである。ＦＩＦＯＲ＿ＤＭＡＣ＿Ａ
ＣＫ　　−　　転送のＦＩＦＯＲによる承認。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１　　−　　ＤＭＡＣによ
る１語読出要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２　　−　　ＤＭＡＣによ
る２語読出要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１　　−　　ＤＭＡＣによ
る１語書込要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２　　−　　ＤＭＡＣによ
る２語書込要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＰＥ＿ＷＲ　　−　　ＤＭＡＣ
による書込パイティエラー。
【０９８９】ＤＭＡＣ＿ＣＨＮ＿ＮＢＲ　　−　　ＤＭ
ＡＣのチャンネルスロット指示子／アドレス。受信およ
び伝送のビット指示を含み、読出しおよび書込みに関し
てＦＩＦＯＲが必要とする完全なアドレス情報を作り上
げる。
【０９９０】ＤＭＡＲＱに関連する入力／出力は次のと
おりである。ＨＣＲ−　　ＳＩＯのＨＣＲレジスタから
の入力であり、活性ハイパーチャンネル割当を示すと共
にＦＩＦＯＲおよびＤＭＡＲにアドレスする際に使用す
るそれぞれのハイパーチャンネルに関するポインタとな
る（上のＤＭＡＲＱの説明および後のハイパーチャンネ
ルの説明をも参照のこと）。
【０９９１】ＲＣＶ＿ＲＥＳＥＴ　　−　　（完全指定
はＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ）ＤＭＡ
ＲＱに丁度サービスしたばかりの受信ＤＭＡ要求をリセ
ットするよう合図する。
【０９９２】ＸＭＩＴ＿ＲＥＳＥＴ　　−　　（完全指
定はＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）Ｄ
ＭＡＲＱに丁度サービスしたばかりの伝送ＤＭＡ要求を
リセットするよう合図する。
【０９９３】ＤＭＡＲＱ＿Ｂ＿ＲＥＱ’Ｓ　　−　　Ｂ
チャンネル要求に関連するＤＭＡＣへのＤＭＡＲＱによ
る要求の入力。ＤＭＡＲＱ＿Ｈ０＿ＲＥＱ’Ｓ　　−　
　ＤＭＡＲＱによるＨ０ハイパーチャンネル要求入力。 ＤＭＡＲＱ＿Ｈ１＿ＲＥＱ’Ｓ　　−　　ＤＭＡＲＱに
よるＨ１ハイパーチャンネル要求入力。
【０９９４】ＤＭＡＣ＿Ｈ＿ＰＴＲ　　−　　ハイパー
チャンネルに対するサービスが完了したとき、ＭＡＲＱ
にＤＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥＴを供給する出力で
あり、リセットされるべき特定のＤＭＡＲＱ要求ビット
位置を指す（特定のハイパーチャンネルおよびその受信
または伝送の位置に分解する）。
【０９９５】ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ　　−　　ハイ
パーチャンネル要求またはＢチャンネルからのリセット
要求の選択を区別するＤＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥ
Ｔを有するＤＭＡＲＱへの出力。
【０９９６】ＤＭＡＣ＿Ｂ＿ＰＴＲ　　−　　Ｂチャン
ネルがリセットについて選択されたとき、リセットすべ
き特定の要求位置を指すＤＭＡＲＱへの出力（特定のチ
ャンネル数およびその受信または伝送の位置に分解する
）。
【０９９７】他の出力は次のとおりである。ＤＭＡＣ＿
ＰＡＲＩＴＹ＿ＥＲＲＯＲ　　−　　ＭＩＯを経由して
ＦＩＦＯＲ、ＤＭＡＲ、またはＩＯＰ記憶装置に関して
検出されたパリティエラーのＩＮＴへのＤＭＡＣ指示。 ＣＯＮＴＲＯＬ　　ＳＩＧＮＡＬＳ　　−　　レジスタ
３８１〜３８５への状態論理３８０の出力。ＴＲＵＥ／
ＦＡＬＳＥ　　−　　比較回路３８７から状態論理３８
０への入力。
【０９９８】状態機械ユニットＤＭＡＣ＿ＡおよびＤＭ
ＡＣ＿Ｂの特定の状態は次のとおりである。ＤＭＡＣ＿
Ａ以下の説明において、ＲＤＣＲ１〜ＲＤＣＲ４および
ＴＤＣＲ１〜ＴＤＣＲ４のフィールドパラメータ部分は
、そのそれぞれの略称（たとえば、ＲＤＦＡ、ＲＤＬＡ
Ｈ、など）により示してある。また、説明を簡単にする
ため、３個の単独ビット指示および２個の２ビット指示
を備えているＴＤＣＲ１の最初のバイトをＴＤＦＳＷ（
伝送データＦＩＦＯ状態語）と称する。
【０９９９】状態０（ＤＭＡＲＱサービス要求の第１レ
ベルの優先権付与） −ＤＭＡＲＱからの活性サービス要求は、Ｈ１が最高の
優先度、Ｈ０がその次、Ｂチャンネルの要求が最後の優
先度を得るように、優先権が与えられる。
【１０００】−Ｈ１要求が活性であれば、ＤＭＡＲＱに
ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを表明し（事実Ｈ要求の選択
を示す）、Ｈ１要求位置に対応するコード値を用いてＤ
ＭＡＲＱに対するＤＭＡＣ＿Ｈ＿ＰＴＲを作動させ、状
態１に進む。
【１００１】−Ｈ１要求が活性であり、Ｈ１要求が無け
れば、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬおよび（Ｈ０要求をリ
セットすべきことを示す）ＤＭＡＣ＿Ｈ＿ＰＴＲを作動
させ、状態２に進む。
【１００２】−Ｂ要求が活性であり、Ｈ要求が無ければ
、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを設定してサービスされる
Ｂチャンネルを示し、サービスされる特定のＢチャンネ
ル要求を指定する値を有するＤＭＡＣ＿Ｂ＿ＯＴＲを掲
げ、状態３に進む。
【１００３】状態１（所定のハイパーチャンネルの状態
および制御情報を読出す） −２語読出要求（ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２）をＤＭ
ＡＲに表明して所定のＨ１ハイパーチャンネルに対する
状態および制御情報を含む２語を取出す。受信プロセス
がサーブされているか伝送プロセスがサーブされている
かにより、ハイパーチャンネルの基準チャンネルを表わ
す基本チャンネルスロットに割当てられているＤＭＡＲ
内のＲＤＣＲ３またはＴＲＣＲ４に要求された情報が存
在する（上のＤＭＡＲＱの説明および下のハイパーチャ
ンネルの説明を参照）。同時に、ＤＭＡＣ＿Ａ＿ＲＥＱ
およびＤＭＡＣ＿Ａ＿ＭＳＧをＤＭＡＣ＿Ｂ状態機械に
提示して必要なＦＩＦＯＲ読出アクセス（伝送が処理さ
れていれば１語、受信であれば２語）を要求する。状態
４に示す。
【１００４】状態２（Ｈ０要求の優先権付与）−Ｈ０要
求の中に競争が存在すれば、これを所定の選択順序で解
決する。すべてのＨ０要求の時間にわたりサービスを均
等にするために選択されたＨ０チャンネルに次のサービ
スのためのＨ０チャンネルの中の最後の優先度を割当て
る。内部Ｈカウントを現在のＨ０選択の値に設定する（
その値に次のＨ０競争に対する最低のＨ０優先度を与え
て）。状態１に進む。
【１００５】状態３（Ｂチャンネルの競争を解決する）
−Ｂチャンネル要求の中の競争、もし存在すれば、を所
定の順序で解決する。次に選択されたチャンネルに次の
選択に対する最後の優先度を与え、すべてのＢチャンネ
ル要求の時間にわたりサービスを等しくする。内部Ｂカ
ウントを現在の選択の値に設定する。状態１に進む。
【１００６】状態４（ＤＭＡＲが語取出要求を完了する
のを待つ） −終了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮＥ）を待ち、
状態５に進む。
【１００７】−受信プロセスにサービスするとき、ＤＭ
ＡＲからの最初の語（利用可能性がＤＭＡＲ＿ＤＭＡＣ
＿ＡＣＫ０活性により示されている）は第１のアドレス
の情報ＲＤＦＡおよび最後のアドレスのＲＤＬＡＨ部分
を備えている。ＲＤＦＡはレジスタ３８１にロードされ
、ＲＤＬＡＨはレジスタ３８２にロードされる。第２の
語（利用可能性がＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１活性に
より示されている）は、境界アドレスＲＤＢＡおよび最
後のアドレスＲＤＬＡＬの低位部分を備えている。ＲＤ
ＢＡはレジスタ３８２にロードされ、ＲＤＬＡＬはレジ
スタ３８１にロードされる（既に処理されたＲＤＦＡを
置き換えて）。
【１００８】−伝送プロセスで、最初に到達する語は、
レジスタ３８５にロードされた伝送データバッファ・ア
ドレスＴＤＢＡを備えている。第２の語は、連鎖終端指
示子ＥＣＩ、フレーム終端指示子ＥＦＩ、および次のＤ
ＣＢアドレス（ＤＣＢＡ）を備えている。すべてがレジ
スタ３８３にロードされる。
【１００９】状態５（ＤＭＡＣ＿Ｂが要求サービスを完
了するのを待つ） −この状態では、状態１で設定されたＤＭＡＣ−Ａ要求
ビットが絶えずチェックされる。ビットはＤＭＡ＿Ｂが
ＦＩＦＯＲに関する読出サービス要求を終了したときＤ
ＭＡ＿Ｂによりリセットされる。受信サービスの場合に
は状態６に進み、伝送サービスの場合には状態９に進む
。
【１０１０】状態６（パリティエラーまたは境界チェッ
ク条件についてチェックする） −すべての情報がＤＭＡＲおよびＦＩＦＯＲから取出さ
れてから、パリティエラーの関連指示をチェックし（パ
リティエラー条件が存在すればＤＭＡＣ＿Ｂの状態３の
期間中に設定されたＲＤＣＲ１のＰＥビットを調べる）
、状態８の期間中に設定された境界チェック条件（ＲＤ
ＣＲ１の活性ＲＢＣビット）をチェックする。パリティ
エラーがあれば、このチャンネルに対するすべての処理
を見合わせる。エラーまたは境界チェック条件が見つか
れば状態１５に進む。両者とも見つからなければ、ＤＭ
ＡＣ＿ＭＩＯ＿ＷＲ１を表明して受信データ（状態５を
参照）をＩＯＰ記憶装置受信バッファに書込む。この書
込みに対するアドレスは、レジスタ３８５にある現在の
アドレスから得られ、ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲによ
り提示される。状態７に進む。
【１０１１】状態７（ＭＩＯが受信データ書込を終了す
るのを待つ） −ＭＩＯがＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０により状態６に
書込要求を承認すると、現在のアドレスレジスタのアド
レスを歩進させる。状態８に進む。
【１０１２】状態８（サービス中のチャンネルの制御情
報を更新する） −アドレスレジスタの現在の内容がＲＤＦＡに合致すれ
ば、ＲＤＦＡをアドレスレジスタに移す。アドレスレジ
スタがレジスタ３８２のＲＤＢＡ機能に合致すれば、境
界チェック条件が発生している。それ故指示ビットＲＢ
Ｃを設定し、レジスタ３８５のアドレスと連結してＦＩ
ＦＯＲに書戻す。現在のアドレスが受信バッファの下に
無く、境界チェック条件にも関係していなければ、ＤＭ
ＡＣ＿Ａ＿ＲＥＱおよびＤＭＡＣ＿Ａ＿ＭＳＧを作動さ
せ、ＦＩＦＯＲのそれぞれの受信チャンネル空間に関す
るＤＭＡＣ＿Ｂ１語書込サービスを要求する。状態１５
に進む。
【１０１３】状態９（パリティエラーおよび伝送チャン
ネルに対する現在のバイト・カウントの消耗をチェック
する） −伝送要求（ＴＤＣＲ１、ＴＤＣＲ３、ＴＤＣＲ４）に
対するすべての語が取出されてしまって（状態５）から
、（ＦＩＦＯＲに関する場合にはＤＭＡＣ＿Ｂの状態３
で設定され、ＤＭＡＲに関する場合にはＤＭＡＲ＿ＰＡ
ＲＩＴＹ＿ＥＲＲＯＲで掲げられた）パリティエラー指
示についてチェックする。パリティエラーが見つかれば
、状態１５に進む。エラーが無ければ、（ＤＭＡＣ＿Ｂ
によりレジスタ３８３に取出された）伝送バイト・カウ
ントが０であるかチェックする。０であれば、新しいＤ
ＣＢが必要である。３語読出をＭＩＯに提示し（ＤＭＡ
Ｃ＿ＭＩＯ＿ＲＤ３）、ＤＣＢＡ（ＤＣＢアドレス）を
レジスタ３８１からレジスタ３８２に移してＭＩＯによ
るその使用に備え、状態１１に進んで新しいＤＣＢを待
つ。伝送バイト・カウントが無くなっていなければ、Ｍ
ＩＯから読出したデータ語をレジスタ３８３の出力から
発生されたＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲにより設置され
たアドレスに伝送し、状態１２に進む。
【１０１４】状態１０（新しいＤＣＢが空であるかチェ
ックする） −状態１１で受取った新しいＤＣＢを「空」状態（伝送
バイト・カウント値０）についてチェックする。空であ
り且つＥＣＩおよびＥＦＩのいずれも新しいＤＣＢに設
定されていなければ、別のＤＣＢが必要である。したが
って新しいＤＣＢ取出要求を発し、状態１１に戻る。空
であるがＥＣＩまたはＥＦＩが設定されていれば、フレ
ームおよび／または連鎖がそれ以上のデータを送ること
なく終了している。したがってＴＤＦＳＷを更新し、こ
れを伝送バイト・カウントと結び付け、関連１語書込要
求をＤＭＡＣ＿Ｂに発して更新されたＴＤＣＲ１語をＦ
ＩＦＯＲに戻し、状態１５に進む。新しいＤＣＢが空で
なければ、ＤＭＡＣ＿ＭＩＯ＿ＲＤ１を作動させて（状
態１１の期間中にレジスタ３８５にロードされたアドレ
スを使用して）伝送データ語読出を要求し、状態１２に
進む。
【１０１５】状態１１（ＭＩＯが新しいＤＣＢを取出す
のを待つ） −新しいＤＣＢ語を待つ。ＭＩＯからの最初の語は、Ｍ
ＩＯ＿ＤＭＡＣ＿ＡＣＫ０が活性のときレジスタ３８５
にロードされている伝送データバッファのアドレスであ
る。ＭＩＯからの第２の語は、ＭＩＯ＿ＤＭＡＣ＿ＡＣ
Ｋ１が活性であるときレジスタ３８１に共にロードされ
るＥＣＩビット、ＥＦＩビット、および次のＤＣＢのア
ドレスを含んでいる。ＭＩＯからの第３の語（ＭＩＯ＿
ＤＭＡＣ＿ＡＣＫ２が活性のとき利用可能））は、レジ
スタ３８３にロードされている伝送バイト・カウントで
ある。ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥが作動されると、状
態１０に進む。
【１０１６】状態１２（ＭＩＯが伝送データ語の取出し
を完了するのを待つ） −伝送データ語が到着する（ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ
０が活性）と、これをレジスタ３８４にロードし、伝送
アドレスを歩進させ、伝送バイト・カウントを減じ、Ｄ
ＭＡＣ＿Ｂを作動させてＦＩＦＯＲのＴＤＦＳＷ／ＴＤ
ＣＲ１状態バイトを更新し、状態１３に進む。
【１０１７】状態１３（伝送バイト・カウント状態をチ
ェックする） −更新された伝送バイト・カウントを０／空状態につい
てチェックする。空であれば、ＴＤＣＲ１／ＦＩＦＯＲ
のＥＣＩビットおよびＥＦＩビットをＴＤＣＲ３／ＤＭ
ＡＲの中の対応するビットの値に更新する。ＤＭＡＣ＿
Ａ＿ＲＥＱおよび適切なメッセージＤＭＡＣ＿Ａ＿ＭＳ
ＧをＤＭＡＣ＿Ｂに転送し、１語または２語書込（新し
いＤＣＢが空であれば１語、空でなければ２語）により
ＦＩＦＯＲを更新する。同時に、１語または２語の書込
要求をＤＭＡＲに発する（古いＤＣＢの伝送バッファ・
アドレスだけを更新する場合は１語、伝送バッファ・ア
ドレスおよび次のＤＣＢアドレスを共に更新する場合に
は２語）。状態１４に進む。
【１０１８】状態１４（ＤＭＡＲがＤＣＢを更新し終る
のを待つ） −ＤＭＡＲから承認が到着すると、ＥＣＩ、ＥＦＩ、お
よび次のＤＣＢアドレスをレジスタ３８１からレジスタ
３８５に転送し、ＤＭＡＲに第２語書込をする。状態１
５に進む。
【１０１９】状態１５（レジスタを清掃し、サイクルを
再開する） −ＤＭＡＣ＿Ａ＿ＲＥＱがＤＭＡＣ＿Ｂの動作でリセッ
トされるまでこの状態に戻まり、すべてのレジスタ３８
１〜３８５をリセットし、状態０に戻って新しい動作サ
イクルを開始する。
【１０２０】ＤＭＡＣ＿Ｂリセットであれば、状態０に
進む。
【１０２１】状態０（ＤＭＡＣ＿Ａ＿ＲＥＱビットをポ
ールする） −この状態では、ＤＭＡＣ＿Ａからの要求ビットを絶え
ずポールとしてＦＩＦＯＲに関するサービスが必要であ
るか確認する。要求ビットが活性になれば、ＤＭＡＣ＿
ＦＩＦＯＲ＿ＲＥＱを掲げてＤＭＡＣ＿Ａ＿ＭＳＧのメ
ッセージを復号する。次にＤＭＡ＿ＣＨＮ＿ＮＢＲをＦ
ＩＦＯＲに出力してＦＩＦＯＲが部分アドレスとして使
用できるようにする。ＤＭＡＣ＿Ａからのメッセージに
より、ＦＩＦＯＲにＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１また
は＿ＲＤ２または＿ＷＲ１または＿ＷＲ２を提示し、ア
ドレス情報を完成する。ＤＭＡＣ＿Ａメッセージが「Ｆ
ＩＦＯＲから伝送バイト・カウントを読出せ」を指定し
ていれば状態１に進む。メッセージが「更新されたバイ
ト・カウントおよびデータをＦＩＦＯＲに書込め」を指
定していれば状態２に進む。メッセージが「受信現在バ
ッファ・アドレスおよびデータをＦＩＦＯＲから読出せ
」であれば状態３に進む。メッセージが「更新された受
信現在バッファ・アドレスをＦＩＦＯＲに書込め」であ
れば状態４に進む。
【１０２２】状態１（伝送バイト・カウントをＦＩＦＯ
Ｒから読出す） −ＦＩＦＯＲ承認（ＦＩＦＯＲ＿ＤＭＡＣ＿ＡＣＫ）を
受取ると、伝送バイト・カウントをＦＩＦＯＲ＿ＤＡＴ
Ａ＿ＢＵＳ３８９からレジスタ３８３に転送する。パリ
ティ条件をチェックする。パリティエラーが存在すれば
ＤＭＡＣ＿Ａに通知し、パリティエラー状態ビットをＦ
ＩＦＯＲのＴＤＣＲ１のＰＥフィールドに設定し（ＴＦ
ＭおよびＩＮＴを経由してＩＯＰに通知し）、状態８に
進む。 エラーが無ければ、ＤＭＡＣ＿Ａ＿ＲＥＱビットをリセ
ットして状態０に戻る。
【１０２３】状態２（伝送バイト・カウントおよびデー
タをＦＩＦＯＲに書込む） −ＦＩＦＯＲからの承認で、ＴＤＦＳＷおよび伝送バイ
ト・カウントをレジスタ３８４に転送し、状態０で示さ
れたＷＲ２指令の第２語としてＦＩＦＯＲに書込む。書
込まれる第１語は、ＦＩＦＯＲへ状態０指令が発せられ
たときレジスタ３８４にある伝送データである。状態５
に進む。
【１０２４】状態３（受信現在データバッファ・アドレ
スおよび受信データをＦＩＦＯＲから読出す）−ＦＩＦ
ＯＲからの承認で、受信現在データバッファ・アドレス
がＦＩＦＯＲ＿ＤＡＴＡ＿ＢＵＳからレジスタ３８５に
ラッチされ、そのパリティがチェックされる。 エラーが無ければ、状態６に進んでパリティエラー指示
をＲＤＣＲ１／ＦＩＦＯＲのＰＥビットに書込む（最終
的にはＲＦＭによるパリティエラー状態の認識およびＩ
ＮＴ割込によるＩＯＰの通知が発生する）。エラーが無
ければ、状態９に進んで第２語をＦＩＦＯＲから受取る
。
【１０２５】状態４（更新された受信現在データバッフ
ァ・アドレスをＦＩＦＯＲに書込む）　　−ＦＩＦＯＲ
からの承認（状態０で提示された受信現在データバッフ
ァ・アドレスに関する書込動作を承認すること）により
、ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に進む。
【１０２６】状態５（２語書込について調節する）−こ
の状態は、２語書込の期間中ＦＩＦＯＲに関してタイミ
ングを再調整する働きをする（状態２を参照）。
【１０２７】状態６（受信チャンネルに対するパリティ
エラー指示子を書込む） −ＦＩＦＯＲがＲＤＣＲ１を書込んでパリティエラー指
示ビットを改訂すると、ＩＮＴへのＤＭＡＣ＿ＰＡＲＩ
ＴＹ＿ＥＲＲＯＲ指示（ＩＮＴのＤＭＡＲ＿ＰＡＲＩＴ
Ｙ＿ＥＲＲＯＲ入力に現われる、図３７）を作動させる
。 ＤＭＡＣ＿Ａ＿ＲＥＱビットをリセットし、状態０に戻
る。
【１０２８】状態７（２語読出の第２状態）−ＦＩＦＯ
Ｒからの承認で、受信データ語（ＦＩＦＯＲから読出さ
れた第２語）のパリティエラーをチェックする。エラー
が発生していれば、状態６に進んでパリティエラー指示
子をＲＤＣＲ１／ＦＩＦＯＲに書込む。エラーが無けれ
ば、ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に戻る
。
【１０２９】状態８（ＦＩＦＯＲがＴＤＣＲ１にエラー
指示子が入っている状態語を書込み終るのを待つ）−Ｆ
ＩＦＯＲからの（状態１でのＴＤＣＲ１書込セットアッ
プの）承認があると、ＤＭＡＣ＿Ａ＿ＲＥＱビットをリ
セットし、状態０に戻る。
【１０３０】状態９（２語読出に対するバッファ状態）
−この状態は、２語読出（状態３を参照）の第２語の読
出期間中のタイミング再調整に備えるのに使用される。
【１０３１】１４．　ＭＩＯ マスタ入出力（ＭＩＯ）区画は、ＤＭＡＣのためにＩＯ
Ｐ母線の制御を調停する。制御権を得ると、ＭＩＯは、
ＤＭＡＣにより転送されたアドレスおよび制御パラメー
タを使用してＩＯＰ記憶装置に対して直接記憶装置アク
セス転送を行う（転送がＩＯＰ記憶装置への書込である
ときは、データ、通常は受信データをも使用する）。
【１０３２】典型的環境においては、ＩＯＰ処理エンジ
ンをモトローラ６８０００プロセッサおよびマスタ制御
を外部で引受けることができるようにする６８０００の
母線とすることができる。別の典型的環境では、ＩＯＰ
プロセッサは、やはり調停による複数母線支配権を考慮
するマイクロチャンネル母線構成（マイクロチャンネル
はＩＢＭ社の商標である）を使用するＩＢＭ社のプロセ
ッサのファミリの一つとすることができる。このような
環境では、ＭＩＯは、母線の制御権を得ると直ちに母線
マスタ（６８０００の環境では１６ビット母線マスタ、
マイクロチャンネル母線環境では３２ビット・マスタ）
として動作する。
【１０３３】図５４を参照すると、ＭＩＯは、状態機械
ユニット４００、データレジスタおよびパリティチェッ
ク回路４０１（ＩＯＰ母線の並列データ容量に対応する
多数のビットを収容する）、ＤＭＡＣのデータ出力（Ｄ
ＭＡＣ＿ＭＩＯ＿ＤＡＴＡ）に接続するマルチプレクサ
回路４０２、ＩＯＰ母線のデータ部ＩＯＰ＿ＤＡＴＡ＿
ＢＵＳに接続する受信機回路およびトライバ回路、それ
ぞれ４０３および４０４、ＤＭＡＣからのアドレス入力
（ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ）とＩＯＰ母線のアドレ
ス部（ＩＯＰ＿ＡＤＤＲＥＳＳ）との間に結合するドラ
イバ回路４０５、およびタイムアウト・タイマ４０６、
から構成されている。ＩＯＰ＿ＤＡＴＡ＿ＢＵＳは、現
在のところ１６データビットおよび２パリティビットの
双方向並列転送に適応している。ＩＯＰ＿ＡＤＤＲＥＳ
Ｓは、ＭＩＯからの２４アドレスビットおよび３パリテ
ィビットの並列転送に適応している。
【１０３４】状態機械４００の左側にある線は、ＩＯＰ
母線の制御線要素まで延びており、ユニット４００の右
側の線はＤＭＡＣまで延びている。ユニットの右側にあ
る線には、異なる読み書き制御機能（ＤＭＡＣ＿ＭＩＯ
＿ＲＤ１、＿ＲＤ３、＿ＷＲ１）を指定するＭＩＯから
ＤＭＡＣへの三つの入力、およびＭＩＯからＤＭＡＣへ
の四つの出力、三つはＤＭＡＣの３入力（ＭＩＯ＿ＤＭ
ＡＣ＿ＡＣＫ０、＿ＡＣＫ１、＿ＡＣＫ２）により指定
されたそれぞれの動作を承認し、一つは終了指示（ＭＩ
Ｏ＿ＤＭＡＣ＿ＤＯＮＥ）を発生する、が存在する。Ａ
ＣＫ０は、３語読出の最初の転送および／または１語読
み書きの１語の転送を承認する。ＡＣＫ１はおよびＡＣ
Ｋ２は、３語読出の第２語および第３語の転送をそれぞ
れ承認する。
【１０３５】ユニット４００の左側で、線ＩＯＰ＿ＲＤ
／ＷＲの状態は、（母線からＭＩＯへのデータの転送に
関する）読出要求と（ＭＩＯから母線へのデータの転送
に関する）書込要求とを区別する。ＩＯＰ＿ＢＵＳ＿Ｒ
ＥＱは、活性のとき、外部母線調停回路にＭＩＯが母線
へのアクセスを探していることを指示する。ＩＯＰ＿Ｍ
ＩＯ＿ＢＵＳ＿ＧＲは、母線調停回路からＭＩＯへ母線
が使用に利用可能であることを示す「承諾」信号を運ぶ
。 ＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫは、ＭＩＯから母線調停
回路への承諾を承認する信号である。ＩＯＰ＿ＡＤＤＲ
＿ＳＴＲＢは、母線サイクルの始まりを規定するＭＩＯ
からのアドレス・ストローブ信号である。ＩＯＰ＿ＬＤ
ＳおよびＩＯＰ＿ＵＤＳは、データ母線上の下位８ビッ
トおよび上位８ビットが有効であることをそれぞれ示す
ＭＩＯからの下位データ・ストローブ信号および上位デ
ータ・ストローブ信号である。ＩＯＰ＿ＤＴＡＣＫは、
母線サイクルが終結していることを示す（ＩＯＰ記憶装
置に関連する）母線のスレーブ側からの承認である。
【１０３６】ＩＯＰ側のパリティエラー指示は、ＩＯＰ
＿ＢＵＳ＿ＥＲＲＯＲ入力を経由して状態機械４００に
供給され、ユニット４００からＤＭＡＣへのパリティエ
ラー指示は、ＭＩＯ＿ＤＭＡＣ＿ＰＥを経由して供給さ
れる。タイマ４０６は、ユニット４００から母線に発せ
られた信号に対する予想応答をタイムアウトし、予想応
答が所定の時間内に現われないとき母線アクセスの再調
停を始めるようにユニットを調節する（下の状態機械の
状態の説明を参照）。
【１０３７】ＤＭＡＣから要求を受取ると、ＭＩＯはＩ
ＯＰ＿ＢＵＳ＿ＲＥＱを表明する。外部調停回路がＩＯ
Ｐ＿ＭＩＯ＿ＢＵＳ＿ＧＲでアクセスを承諾すると、Ｍ
ＩＯは応答してＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫを表明し
、ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢを作動させながら、ＤＭ
ＡＣからのアドレスをＩＯＰ＿ＡＤＤＲＥＳＳに設置す
る。ＩＯＰ＿ＲＤ／ＷＲの極性は、ＭＩＯにより転送の
方向を決定するように設定される。書込サイクルで、Ｍ
ＩＯは、ＤＭＡＣからのデータをＩＯＰ母線に載せる。 読出サイクルで、受信器４０３は、ＩＯＰ記憶装置制御
器が母線を駆動することができるように母線を交差させ
、これによりデータが母線からＭＩＯにより受取られる
ようにする。ＭＩＯは、データを転送する必要に応じて
上位および下位のデータ・ストローブ（ＩＯＰ＿ＵＤＳ
、＿ＬＤＳ）を選択的に表明し、サイクルのデータ転送
部分が完了したことを示すＩＯＰ＿ＤＴＡＣＫ指示を待
つ。
【１０３８】ＭＩＯは、ＤＭＡＣ４に関するデータを一
度に４バイトづつ転送し、ＤＣＢはＩＯＰ記憶装置から
１２バイトを取出す（ＴＤＣＲ１、ＴＤＣＲ３、および
ＴＤＣＲ４）。ＩＯＰデータ母線の幅は２バイトに過ぎ
ないから、データおよびＤＣＢの転送には複数の母線サ
イクルが必要である。したがって、アクセスが承諾され
ると、ＭＩＯは、データを転送するのに２母線サイクル
、ＤＣＢを転送するのに６母線サイクルだけ、母線を保
持する。
【１０３９】読出転送の最初のサイクルで、データレジ
スタ４０１（幅１６ビット）はデータをラッチする。同
じ転送の第２サイクルで、受取ったデータがレジスタ４
０１に保持されている１６ビットと共に幅４バイトの転
送径路を通ってＤＭＡＣに直接伝えられる。このような
方法で、ＤＭＡＣに一度に３２ビットのデータが提示さ
れる。データレジスタ４０１は、パリティエラー指示を
発生するようにユニット４００によりラッチされること
ができるパリティ位置を備えている。
【１０４０】マルチプレクサ４０２は、書込動作中にＤ
ＭＡＣにある３２ビットの源レジスタから一度に１６ビ
ットを、ドライバ４０４を経由して、ＩＯＰ＿ＤＡＴＡ
＿ＢＵＳに、下位および上位の１６ビット部分を交互に
、伝えるのに使用される。タイマ４０６は、母線調停回
路またはＩＯＰ記憶装置のスレーブ制御器からの紛失応
答をタイムアウトするためＭＩＯにより使用される。こ
れが発生すると、ＭＩＯは母線を解放してアクセスを再
調整しなければならない。
【１０４１】１４．１　　ＭＩＯの状態機械の状態状態
０（アイドル状態） −ＩＯＰ母線制御信号のすべてをリセットし、ＤＭＡＣ
＿ＭＩＯ＿ＷＲ１、＿ＲＤ１、および＿ＲＤ３の各信号
線を監視する。これらの線のどれかが活性であれば、Ｉ
ＯＰ＿ＢＵＳ＿ＲＥＱを表明して、タイマ４０６による
５０マイクロ秒の母線タイムアウトを開始する。状態１
に進む。
【１０４２】状態１（ＩＯＰ母線の制御を待つ）−ＩＯ
Ｐ＿ＢＵＳ＿ＧＲが活性のとき、母線の制御がＭＩＯに
対して承諾される。ユニット４００は、ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ、ＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫ、および
ＩＯＰ＿ＤＴＡＣＫ（これらの線はすべて双方向、３者
にまたがっており且つ母線を制御しているマスタにより
駆動される）に関する外部起源の活動についてチェック
することにより他の母線が母線上で「ぐずぐずして」い
ないことを確認する。ユニット４００は、これらの線が
静かになるのを待ってからＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣ
Ｋを表明して受取った承諾信号に応答し、他の母線マス
タをしりぞける。同時に、ＤＭＡＣアドレスが母線のア
ドレス線に載せられ、ＩＯＰ記憶装置に対する動作が書
込みであれば、ＤＭＡＣデータが母線データ線に載せら
れる。状態２に進む。
【１０４３】−母線タイムアウトが母線要求が承諾され
る前に盡きれば、母線タイムアウトエラー状態が検出さ
れる。ユニット４００は、（状態０で表明された）ＩＯ
Ｐ＿ＢＵＳ＿ＲＥＱを表明解除し、状態１４に進んでＤ
ＭＡＣに通知する。
【１０４４】状態２（母線要求の表明解除）−状態０で
表明された母線要求を表明解除し、母線タイムアウト・
タイマを再始動させ、状態３に進む。
【１０４５】状態３（母線データ転送サイクルを開始す
る） −ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢを表明してサイクルを開
始し、ＩＯＰ記憶装置制御装置からのＩＯＰ＿ＤＴＡＣ
Ｋ応答を待つ。応答を受取り、動作がＩＯＰ記憶装置か
らの読出であれば、母線上のデータをデータレジスタ４
０１にラッチし、状態４に進む。
【１０４６】−タイマが応答無しで切れると、ＩＯＰ＿
ＢＵＳ＿ＧＲ＿ＡＣＫを表明解除して母線を放棄し、母
線エラー状態をＤＭＡＣに知らせる状態１４に進む。
【１０４７】状態４（タイミング遅延状態）−この状態
は、（Ｍ６８０００）母線のタイミング要請を満たすた
めに、ＩＯＰ＿ＤＴＡＣＫが（状態３で）活性になって
から母線サイクルを延長するのに使用される。状態５に
進む。
【１０４８】状態５（母線サイクルの除外例をチェック
する） −この状態は、転送サイクル中に発生する母線除外例（
受信機４０３とＭＩＯ＿ＤＡＴＡの間のパリティチェッ
ク回路４０７からの図示しない入力により示される読出
動作時のＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲまたはデータ・パ
リティエラー）をチェックするのに使用される。除外例
が発生すれば、データ・パリティ指示と共にＭＩＯ＿Ｄ
ＭＡＣ＿ＡＣＫ０およびＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥを
ＭＩＯ＿ＤＭＡＣ＿ＰＥを経由して表明することにより
、除外例をデータ・パリティエラー、承認、および完了
指示子をＤＭＡＣに写像し、状態０に進む。除外例が発
生しなければ、どのＤＭＡＣ要求が活性であるかに無関
係に状態６に進む。
【１０４９】状態６（最初の母線サイクルを終る）−第
２の母線サイクルを始めることができるように、ＩＯＰ
記憶装置がＩＯＰ＿ＤＴＡＣＫを表明解除するのを待つ
。次いでＩＯＰ＿ＤＴＡＣＫの再表明を待ち、状態７に
進む。再表明前にタイマが満期になれば、状態１４に進
む。
【１０５０】状態７（第２母線サイクルを開示する）−
歩進したＤＭＡアドレス（ＩＯＰ記憶装置の次の１６ビ
ット記憶位置を指す）を、書込動作が要求されていれば
ＤＭＡＣデータと共に、母線に載せ、ＩＯＰ＿ＡＤＤＲ
＿ＳＴＲＢを表明して第２母線サイクルを開始し、ＩＯ
Ｐ記憶装置制御器からの応答を待つ。応答を受取れば状
態８に進む。応答が無くてタイマが満期になれば、母線
を放棄して状態１４に進む。
【１０５１】状態８（ＤＭＡＣにその要求に対し承認）
−ＤＭＡＣからの要求の形式をチェックする。要求が１
語書込であれば、状態９に進む。要求が１語読出であれ
ば、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０を表明して状態１３に
進む。要求が３語（ＤＣＢ）読出であれば、三つの承認
の一つを最後の２アドレスビットの機能として表明する
（転送はすべて４バイト境界で始まるので、最後の２ビ
ットは第２の転送では００から０１に変り、第３の転送
では０１から１１に変る。したがってユニット４００は
、アドレスビットが００であればＭＩＯ＿ＤＭＡＣ＿Ａ
ＣＫ０を表明し、ビットが０１であればＭＩＯ＿ＤＭＡ
Ｃ＿ＡＣＫ１を表明し、ビットが１１であればＭＩＯ＿
ＤＭＡＣ＿ＡＣＫ２を表明する）。第２の読出で、母線
上のデータビットはレジスタ４０１のデータビットと連
結され、ＤＭＡＣは３２データビットでＭＩＯ＿ＤＡＴ
Ａで提示される。状態１０に進む。
【１０５２】状態９（第２母線書込サイクルの終り）−
ＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲを経由して母線除外例エラ
ーを再びチェックする。エラーが存在すれば、エラー指
示を（ＭＩＯ＿ＤＭＡＣ＿ＰＥにより）設定する。状態
１２に進む。
【１０５３】状態１０（第２読出サイクルで母線除外例
をチェックする） −除外例ＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲまたはデータ・パ
リティエラー指示（４０７での）をチェックする。除外
例があれば状態１３に進んでＤＭＡＣに通知する。除外
例が無く、且つＤＭＡＣ要求が１語読出であれば、状態
１３に進む。ＤＭＡＣ要求が３語読出であり、且つ最後
の２アドレスピットが１１以外であれば、状態１１に進
んでＤＭＡＣアドレスを歩進させて更に多くのデータを
読出す。最後の２アドレスビットが１１であれば、状態
１３に進む。
【１０５４】状態１１（ＤＭＡＣのＤＣＢを読出す）−
ＩＯＰ＿ＤＴＡＣＫが表明解除され、再び表明されると
、状態３に進む。タイマが表明解除、再表明しないで満
期になれば、母線制御を放棄して状態１４に進む。
【１０５５】状態１２（書込要求の最後の状態）−ＩＯ
Ｐ＿ＤＴＡＣＫが表明解除されると、ＭＩＯ＿ＤＭＡＣ
＿ＡＣＫ０をＤＭＡＣに表明し、タイマをリセットし、
母線制御を放棄し、状態０に進む。タイマがＩＯＰ＿Ｄ
ＴＡＣＫの表明解除前に満期になれば、母線制御を放棄
して状態１４に進む。
【１０５６】状態１３（読出転送の最後の状態）−ＭＩ
Ｏ＿ＤＭＡＣ＿ＤＯＮＥをＤＭＡＣに表明して状態０に
進む。
【１０５７】状態１４（除外例の状態）−ＭＩＯ＿ＤＭ
ＡＣ＿ＤＯＮＥをＤＭＡＣに表明し、ＤＭＡＣがその要
求を表明解除するのを待ち、状態０に進む。
【１０５８】１５．　　ハイパーチャンネルハイパーチ
ャンネルは、Ｈチャンネルとしても知られているが、よ
り小さなチャンネルを組合せて帯域幅を増すように形成
された集合体である。ＩＳＤＮ環境においてのハイパー
チャンネルに関するＣＣＩＴＴの勧告は、３８４ｋｂｐ
ｓで動作するＨ０形ハイパーチャンネル、１，５３６Ｍ
ｂｐｓで動作するＨ１１ハイパーチャンネル、および１
，９２０Ｍｂｐｓで動作するＨ１２ハイパーチャンネル
、を考えている。
【１０５９】前述のように構成されている主題のＩＤＬ
Ｃ装置は、各々が６４ｋｂｐｓで動作する３２個の全二
重「基本」チャンネル（「Ｂ」または「Ｄ」チャンネル
）を支持する。各基本チャンネルにはＢＴＤＭに関する
３２個の「基本」処理タイムスロットの対応する一つが
割当てられている。この構成では、ＲＳＭ、ＤＭＡＲＱ
、ＤＭＡＣ、およびＩＮＴの論理は、ハイパーチャンネ
ルあたり６個の基本チャンネルスロットを組合せること
により最大５個までのＨ０ハイパーチャンネルを、また
は２４基本スロットにまたがる１個のＨ１１ハイパーチ
ャンネルを、または３０基本スロットにまたがる１個の
Ｈ１２ハイパーチャンネルを、形成し、支持することを
考慮している。Ｈ１１またはＨ１２ハイパーチャンネル
を構成するときは、Ｈ０ハイパーチャンネルを形成する
ことはできないが、Ｂ／Ｄチャンネルはハイパーチャン
ネルが使用しないスロット（Ｈ１１が使用しない８スロ
ットまたはＨ１２が使用しない２スロット）内で共存す
ることができる。
【１０６０】ＩＤＬＣはＣＣＩＴＴの勧告を超えて進み
、どんな数の基本スロットをも一層大きなチャンネルに
割当てて帯域幅に関する柔軟性を最大にすることができ
る他、隣接しないスロットをも割当てることができる（
現在Ｂ／Ｄチャンネルに使用しているため充分な数の隣
接チャンネルを利用することができないときでもハイパ
ーチャンネルを形成することができる）。ハイパーチャ
ンネル内の基本タイムスロットの構成は、（ＩＯＰによ
り）動的にプログラムすることができると共にＩＤＬＣ
の処理要素に対して論理的に透明である。
【１０６１】１５．１　　ハイパーチャンネルの形成お
よび使用 ＩＤＬＣでは、ハイパーチャンネルの形成および使用は
、ＳＩＯ、ＲＳＭ、ＤＭＡＲＱ、およびＤＭＡＣの各区
画に分散している論理を経由して実施される。ハイパー
チャンネルの創成および動作は、他のすべての区画に対
して論理的に透明である。ハイパーチャンネルは、現在
のところ「構成要素」スロットと名付けている不活性基
本タイムスロットを集合的に割当てることにより形成さ
れる。
【１０６２】ハイパーチャンネルの実施に関するこの発
明の技法の背後にある根本的且つ独特の考え方は、各ハ
イパーチャンネルに最も早く現われる構成要素スロット
をいわゆる「基準」スロットとして割当てることである
。ハイパーチャンネル全体のプロセス状態および構成パ
ラメータはすべてそのスロットに対して（ＴＳＲ、ＦＩ
ＦＯＲ、ＤＭＡＲ、および下に説明する一定のレジスタ
に）格納されている。
【１０６３】ハイパーチャンネルの各構成要素スロット
は、ＲＳＭおよびＤＭＡＣの論理のためにそれぞれの基
準スロットと論理的に関連している。基準スロット以外
の構成要素スロットに関する処理期間中、（ＴＳＲおよ
びＦＩＦＯＲに関する）関連アドレッシング・パラメー
タは、基準スロットのものに変換される。したがって、
各構成要素スロットに対して、構成制御およびプロセス
状態の各機能は、基準スロットに割当てられているＴＳ
Ｒ記憶位置に関して時間交換され、ＦＩＦＯ管理制御パ
ラメータは、基準スロットに割当てられたＦＩＦＯＲ記
憶位置に対して格納され、取出される。
【１０６４】この多数対１再写像は、ＣＣＲレジスタの
ＣＴ（チャンネル形式）フィールドおよびＨＣＲ（ハイ
パーチャンネル構成レジスタ）の内容により規定される
。基本チャンネルのＣＣＲはそれぞれのチャンネルに割
当てられたＴＳＲ空間に格納され、それぞれのチャンネ
ルに対するタイムスロット・サービス中にＲＳＭのハー
ドウェアＣＣＲレジスタに取出されるということを想起
すること（図５および図１０、および先のＲＳＭの説明
を参照）。また、ＨＣＲは共通レジスタ（タイムスロッ
トを超えて複製されることのない固定パラメータを保持
するもの）であってＳＩＯに物理的に設置されており（
トポロジー的選択の結果であるが他の区画にも同様に設
置することができる）、その出力は他の区画に結合され
ている（図５および図４３、および下のＨＣＲフィール
ドの割当の説明を参照）ことをも想起すること。
【１０６５】ハイパーチャンネルが作られると、ＨＣＲ
レジスタがＩＯＰによりプログラム可能に設定され、関
連ポインタを構成要素基準スロットに示すがこれはＢＴ
ＤＭのスロットのフレームに最も早く現われる（このス
ロットは、ＦＳＣすなわちそれぞれのハイパーチャンネ
ルの最初のスロットとも言われる）。ハイパーチャンネ
ルの各構成要素スロットに対して、関連ＣＣＲにＣＴ（
チャンネル形式）フィールドが（ＩＯＰ／ＳＩＯにより
）設定されてそれぞれのチャンネル形式および番号を、
Ｂ／Ｄ、Ｈ０１、Ｈ０２、Ｈ０３、Ｈ０４、Ｈ０５、ま
たはＨ１（用途環境に応じてＨ１１またはＨ１２）の内
の一つとして示す。
【１０６６】ＨＣＲは、最大５個のハイパーチャンネル
と関連し得る６ビット・フィールド５個を備えている（
下の詳細を参照）。このような各フィールドは、関連チ
ャンネルが活性であるか否かを示す役目をする１個の活
動ビット、および関連基準スロットを指すＦＳＣポイン
タを構成する５個のビットを備えている。経済および簡
単のため、ハイパーチャンネルの構成パラメータおよび
状態パラメータはすべて基準スロットに関して格納され
ており、ＦＳＣポインタは、関連構成要素スロットに関
する処理活動中基準スロットにアドレスするのに使用さ
れる。各スロットに対する処理を開始する前に、ＲＳＭ
はそのスロットに関連するＣＣＲを予備呼出しし（図４
の項目「Ｐ」を参照）、その中の情報を使用してそのス
ロットに関して動作する区画に関連する処理パラメータ
を組立てる。このようなパラメータの一つはタイムスロ
ット指示子ＲＳＭ＿ＴＳＩであって、これはＢ／Ｄ形チ
ャンネルに対してそれぞれのチャンネルの物理的時間位
置に対応する。
【１０６７】各チャンネルに関する予備呼出しされたＣ
ＣＲ内のＣＴ（チャンネル形式）フィールドは、それぞ
れのチャンネル形式を通常のＢ／Ｄ形式またはハイパー
チャンネルの６形式（Ｈ１または特別に番号を付けたＨ
０形式Ｈ０１〜Ｈ０５）の一つとして識別する３ビット
符号である。ＲＳＭは、予備呼出しされた各ＣＣＲのＣ
Ｔフィールドを検査してそれぞれの次のスロットのチャ
ンネル関係を判定する。ＲＳＭは、Ｂ／Ｄチャンネルに
関して他の区画に対するその外部タイムスロット指示子
ＲＳＭ＿ＴＳＩとして使用されるスロット・カウントを
維持する。次のスロットがハイパーチャンネルに割当て
られたものであることを確認すると直ちに、ＲＳＭは、
ＨＣＲの関連活動ビットを通してハイパーチャンネルの
活動状態を判定する。ハイパーチャンネルが活性であれ
ば、ＲＳＭはその現在のスロットカウントをＨＣＲの関
連ＦＳＣフィールドにある値で置き換え、その外部タイ
ムスロット指示子ＲＳＭ＿ＴＳＩが基準スロットの時間
位置に対応する値を取るようにする。
【１０６８】したがって、次のスロットに関する新しい
状態情報を（同期処理区画に）ロードしている間に、基
準スロットに関連するＴＳＲ内の空間がアドレスされ、
そのスロットに関する処理中にＦＩＦＯＲへのアクセス
が基準スロットに関連する空間に対して行われる。更に
、同期領域（ＤＭＡＣ）におけるデータ転送処理に関し
て、ＤＭＡＲＱで未定になっている要求の状態が時間多
重同期でＲＦＭおよびＴＦＭに提示される。この目的で
、ＲＳＭはＤＭＡＲＱにそのタイムスロット指示ＲＳＭ
＿ＴＳＩを供給し、ハイパースロットに関連するタイム
スロット期間中に、それぞれのハイパーチャンネル形式
の制御指示（それぞれのハイパーチャンネル形式Ｈ１、
Ｈ０１、Ｈ０２、…、Ｈ０５を区別するＲＳＭ＿ＤＭＡ
ＲＱ＿Ｈ１またはＲＳＭ＿ＤＭＡＲＱ＿Ｈ０）を供給す
る。したがって、ハイパーチャンネルに関連するタイム
スロット期間中に、ＤＭＡＲＱはＲＳＭからの関連形式
指示を使用してＲＦＭ／ＴＦＭに提示する関連要求状態
を選択し、Ｂ／Ｄチャンネルに関連するタイムスロット
期間中にＤＭＡＲＱはＲＳＭ＿ＴＳＩを使用して提示用
関連要求状態を選択する。他の詳細については先のＤＭ
ＡＲＱの説明を参照のこと。
【１０６９】ＤＭＡＲＱが待合わせる要求は、ＤＭＡＣ
により一度に一つづつ、所定の優先順序（ＤＭＡＲＱの
説明を参照）でサービスされる。ハイパーチャンネル要
求がＤＭＡＣによりサービス用に選択されると、その区
画内の状態論理が（ＤＭＡＲＱ　　Ｈ０またはＨ１待行
列の）要求位置を思い出してＨＣＲ内のそれぞれのＦＳ
Ｃ機能をＦＩＦＯＲおよびＤＭＡＲに関する関連アドレ
スポインタＤＭＡＣ＿ＣＨＮ＿ＮＢＲとして選択する。 ＤＭＡＣ状態論理はまた関連アドレスポインタ（ＤＭＡ
Ｃ＿Ｈ＿ＰＴＲ）およびリセット・オペレータ機能（Ｄ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭＡ
Ｃ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）を発生し、こ
れらは共に所定要求の特定の待行列位置を指すが、これ
らがＤＭＡＲＱに示してその要求をリセットする（ＤＭ
ＡＲＱの説明を参照）。
【１０７０】１５．２　　ＨＣＲフィールドの割当ＨＣ
Ｒ（図４５）は、２ビット・フィールドＨＣＴ（ハイパ
ーチャンネル形式）および最大５個までのＨ０形式ハイ
パーチャンネルＨ０ｎ（ｎ＝１〜５）に関連し得る６ビ
ット・フィールド５個を備えている。各６ビット・フィ
ールドは、活動指示ビットＨｎＡ（ｎ＝１〜５）を備え
ており、５ビット・フィールドは、それぞれのハイパー
チャンネルが活性のとき基準スロット（ｎ＝１〜５）の
時間位置を指定するポインタＦＳＣｎ（ｎ＝１〜５）と
して使用される。
【１０７１】（ＩＯＰ／ＳＩＯにより）ＨＣＴフィール
ドに格納されている値は、次のようにハイパーチャンネ
ル形式に関する二つの制限の一つを示している（２ビッ
トは４状態を考慮しているが、それらの二つだけを現在
のところ使用している）。（１）Ｈ１ハイパーチャンネ
ルの形成禁止（Ｈ０およびＢ／Ｄは可能）、または（２
）Ｈ１ハイパーチャンネル使用中（Ｈ０の形成は不可で
あるがＢ／Ｄはなお可能である）。
【１０７２】ＨｎＡビットは、活性のとき関連ハイパー
チャンネルが活性であることを示す。Ｈ２Ａ〜Ｈ５Ａは
Ｈ０ハイパーチャンネルの形成を考えている状態（Ｈ１
ハイパーチャンネルの形成が禁止されている）でのみ活
性になることができる。Ｈ２Ａ〜Ｈ５Ａの活性状態は、
それぞれ対応する番号の付いたハイパーチャンネルＨ０
２〜Ｈ０５の活性状態を示す。Ｈ１Ａの活性状態は、Ｈ
ＣＴの状態に応じてＨ１形ハイパーチャンネルが活性で
あるかまたはＨ０１形ハイパーチャンネルが活性である
かを示す（ＨＣＴがＨ１が使用中であることを示してい
ればＨ１形、その他の場合にはＨ０１形）。
【１０７３】ＨＣＲのＨＣＴフィールドおよびＨｎＡフ
ィールドにより与えられる情報は冗長のように思われる
が、この情報は特定の同期化目的を有している。一般的
な意味において、同じ情報は、関連スロットのＣＣＲで
、特にそれぞれのチャンネル形式フィールドＣＴおよび
通信用データ転送の有効性を示すそれぞれのビットで、
利用できる。しかし、ＨＣＲ情報はハイパーチャンネル
の始動を同期化するのに必要である。
【１０７４】ハイパーチャンネルが形成されると、ＩＯ
Ｐは、（ＴＳＲ、ＦＩＦＯＲ、およびＤＭＡＲ内の）す
べての構成要素スロットに対する制御パラメータをプロ
グラムし、ＨＣＲに適切な基準スロット・ポインタを設
定し、ＨＣＲ内の関連ＨｎＡビットを作動させる。この
最後の動作は、すべての構成要素スロットに関する活性
状態を瞬時に確立する。そうでない場合には、或る一つ
の構成要素による通信の開始が未だ活性にはなっていな
い別の次に現われる構成要素による動作と矛盾すること
がないように、すべての構成要素スロットに対するＣＣ
Ｒ情報のローディングを同期化する必要がある。これは
、このような通信はオーバランまたはアンダーランを避
けるのに必然的にすべての構成要素スロットの全帯域幅
を必要とするので、エラーを生ずることになる。
【１０７５】活性ハイパーチャンネル指示ＨｎＡに関し
て、それぞれのＦＳＣｎフィールドは、ＲＳＭおよびＤ
ＭＡＣに使用される基準スロットポインタを備えている
。ＲＳＭはこのようなポインタを各構成要素スロットに
対して使用して、それぞれのスロットの物理的時間位置
を効果的に指定する内部スロット・カウントを関連基準
スロットの時間位置を指定する外部論理タイムスロット
指示ＲＳＭ＿ＴＳＩに変換する。外部指示はこのように
して、構成要素スロットがサービスされるときはいつで
も、基準スロットに割当てられたＴＳＲおよびＦＩＦＯ
Ｒ：の記憶位置をアドレスするのに使用される。
【１０７６】各活性ハイパーチャンネルに関し、ＲＳＭ
はまた、制御信号をＤＭＡＲＱに対して発生し（ＲＳＭ
＿ＤＭＡＲＱ＿Ｈ１、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ０）、Ｒ
ＦＭおよびＴＦＭからの要求をＤＭＡＲＱ内の特定の待
行列位置に向ける（先のＤＭＡＲＱの説明を参照）。
【１０７７】ＤＭＡＣは、ＦＳＣポインタを使用してハ
イパーチャンネル要求に関するそのチャンネル番号（Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲ）制御機能およびＨポインタ（
ＤＭＡＣ＿Ｈ＿ＰＴＲ）制御機能を決定する（先のＦＩ
ＦＯＲ、ＤＭＡＲ、ＤＭＡＱＲ、およびＤＭＡＣの説明
を参照）。チャンネル番号機能はＦＩＦＯＲおよびＤＭ
ＡＲに関する（部分）アドレスとして使用されるが、Ｈ
ポインタ値は（ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳ
ＥＴまたはＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥ
Ｔと関連して）ＤＭＡＲＱに対するリセット操縦機能と
して使用されることを想起すること。
【１０７８】１５．３　　ハイパーチャンネル論理の概
要図５５はハイパーチャンネルの形成および使用に適用
できるＩＤＬＣの論理の概略を示す。このような論理は
図示のとおりＲＳＭ、ＤＭＡＣ、およびＤＭＡＲＱの各
区画内に分散されている。分散されている部分について
以下に別々に説明する。論理的に明白にするため、図５
５は、「個別の」論理要素（たとえば、セレクタ回路、
デコーダ、など）により行われる一定の機能を示してい
るが、提示した実施例ではこれら機能の多くがそれぞれ
の区画の状態論理内部に組込まれている。
【１０７９】１５．３．１　　ハイパーチャンネル論理
のＲＳＭ部 ハイパーチャンネルの使用に関連するＲＳＭ論理は、セ
レクタ回路４５０を備えている。ハイパーチャンネルの
各構成要素スロットの始まりで、回路４５０は、ＨＣＲ
レジスタにある５個の番号付きフィールド群（群ＨｎＡ
、ＦＳＣｎ。ｎ＝１〜５）の一つの中の情報をその出力
に転送するよう動作する。所定の活動指示ビットＨｎＡ
は活動指示出力「Ａｃｔ．Ｉｎｄ．」に転送され、関連
する基準スロット・ポインタＦＳＣｎは「基準スロット
・ポインタ」出力に転送される。
【１０８０】ＨＣＲレジスタは、この図および図５では
ＳＩＯにあるように示してあるが、これはトポロジー的
および信号伝送の便利のため行われていることを理解す
べきである（トポロジー的便利さは区画内の回路計数の
分布に関するものであり、信号伝送の便利さはＩＯＰか
らこのレジスタの入力までの最短径路を設けることに関
する）。勿論これは論理的に不可欠なことではない（す
なわち、レジスタをＲＳＭ内に論理的に一層一貫性のあ
るように設置することができ、または他の或る区画に全
体としての便利さが恐らくは少くなるようにして配置す
ることができる）。
【１０８１】論理４５０により行われるＨＣＲ群の選択
は、４５１に加えられる予備ＣＣＲのＣＴフィールドで
決まるが、予備ＣＣＲはＲＳＭによりＴＳＲから各スロ
ット期間の初期に、関連スロットに対するＩＤＬＣ同期
処理の開始の前に取出される（図４を参照）。所定のフ
ィールド群中の活動指示ビットＨｎＡは、ＡＮＤゲート
４５２に加えられ、所定群のＦＳＣｎ部は別のセレクタ
４５３に加えられる。
【１０８２】セレクタ４５３は、予備呼出ＣＣＲのＣＴ
に応じてセレクタ４５０により供給される基準スロット
・ポインタＦＳＣｎかまたはスロット・カウンタ４５４
により提示されるスロット・カウントを選択する。カウ
ンタ４５４は、ＢＴＤＭからのスロット指示の始めによ
り規定されるスロット遷移、モジュロ３２、をカウント
する。ＦＳＣｎ機能は、予備呼出ＣＣＲのＣＴがハイパ
ーチャンネル形式を指定していれば選択され、スロット
・カウント４５４の値はその他の場合に選択される。
【１０８３】ＡＮＤゲート４５２の入力４５５は、デコ
ーダ４５６により復号されるＣＴ機能がハイパーチャン
ネル形式を指定していれば作動される。ＡＮＤゲート４
５２の入力４５７は、ＲＳＭにより現在のスロットに関
するプロセス活動の開始に関連する遷移段階に、一般的
用語では、状態変換プロセスの或る点で、瞬間的に活性
になるとき作動され、先にラッチされたＲＳＭ＿ＴＳＩ
の値が、先行スロットに対する同期処理の状態を保存す
べきＴＳＲ空間にアドレスするのに役立つようになり、
また同じパラメータの新しくラッチされた値が予備呼出
ＣＣＲに関連するスロットに対する状態をそこからロー
ドすべきＴＳＲ空間にアドレスするのに役立つようにな
る。
【１０８４】セレクタ４５３の出力４５８は、図示しな
いラッチにラッチされ、ＡＮＤゲート４５２の出力から
セレクタ出力４５８までの点線の接続４５９で示そうと
したように、このようなラッチは、ＡＮＤゲートの作動
と時間的に同期して（特にＲＳＭ＿ＥＮＡＢＬＥが上昇
するときに）行われる。したがって、新しいカウント・
スロットが活性ハイパーチャンネルに関連するものであ
るときは、セレクタ４５３の出力にラッチされているＲ
ＳＭ＿ＴＳＩの値は、セレクタ４５０により選択された
基準スロット・ポインタＦＳＣｎ機能となるが、現在の
スロットが活性Ｂ／Ｄ形チャンネルに関連していれば、
ＲＳＭ＿ＴＳＩのラッチされた値は現在のスロット・カ
ウントとなる。
【１０８５】ＲＳＭ＿ＴＳＩにラッチされている機能は
、今現在のタイムスロット指示として他の区画（ＴＳＲ
、ＦＩＦＯＲ、ＩＮＴ、およびＤＭＡＲＱ）に提示され
る。このようにして、これら区画のアドレッシング機能
は、現在のスロットがハイパーチャンネルの構成要素ス
ロットであるとき基準スロットの時間位置を言い、他の
場合にはスロット・カウントで表わされる実際の時間位
置を言う。ＲＳＭ＿ＴＳＩ値がラッチされるにつれて、
前の値を図示しないラッチに保存して前のスロットに関
する状態情報の保存を完了するのに必要なアドレスパラ
メータを保護していることに注目する。
【１０８６】現在のスロット期間中に、ＣＣＲが再び呼
出され（先のＲＳＭの説明を参照）、そのＣＴフィール
ドがデコーダ４６０に加えられる。加えられたＣＴがＨ
１ハイパーチャンネル形式を指定しているときは、デコ
ーダ４６０のそれぞれの出力４６１が作動される。加え
られたＣＴがＨ０ｎ形ハイパーチャンネル（ｎ＝１〜５
）を指定しているときは、デコーダ出力４６２の５本の
線のそれぞれの一つが作動される。加えられたＣＴがＢ
／Ｄ形チャンネルを指定しているときはデコーダ４６０
の図示してない別の出力が作動される。デコーダ出力４
６１および４６２は、それぞれのハイパーチャンネル形
指示ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１およびＲＳＭ＿ＤＭＡＲ
Ｑ＿Ｈ０ｎとしてＤＭＡＲＱに加えられ、ＤＭＡＲＱに
より入力要求設定信号を（ＲＦＭおよびＴＦＭから）お
よび要求リセット信号を（ＤＭＡＣから）Ｈ１形および
Ｈ０形ハイパーチャンネルに関連するＤＭＡＲＱ待行列
内の位置に向けるのに使用される（これ以上の詳細につ
いては、下のハイパーチャンネル論理のＤＭＡＲＱ部の
説明、および先のＤＭＡＲＱ区画の説明を参照）。
【１０８７】１５．３．２　　ハイパーチャンネル論理
のＤＭＡＣ部 ハイパーチャンネルに使用するＤＭＡＣ論理は、「縦続
接続」セレクタ４７０および４７１を備えている。前の
ＤＭＡＣ区画の説明で、これらセレクタの機能は区画の
状態論理により行われるが、論理的に明白にするため、
これら機能をここでは個別の復号装置と関連して示して
ある。
【１０８８】セレクタ４７０は、選択可能入力としてＨ
ＣＲのＦＳＣフィールドを受取り、ＤＭＡＣがハイパー
チャンネル要求をサービスしているときＤＭＡＣ＿Ｈ＿
ＰＴＲにより動作し、Ｈポインタ値により特に指定され
たＦＳＣｎフィールドを選択する。Ｈポインタは、ＤＭ
ＡＣ＿Ａ状態機械により発生される（図４９および先の
ＤＭＡＣの関連説明を参照のこと）。
【１０８９】セレクタ４７１は、選択可能入力としてセ
レクタ４７０の出力およびやはりＤＭＡＣ＿状態機械（
図４９）により発生されるＤＭＡＣ＿Ｂ＿ＰＴＲを受取
り、これらの一つをその制御入力ＤＭＡＣ＿Ｈ−Ｂ＿Ｓ
ＥＬ（これも状態機械により発生される）の機能として
選択する。この制御入力は、どの形式のチャンネル要求
がＤＭＡＣ、ハイパーチャンネル、またはＢ／Ｄ形チャ
ンネルによりサービスされているかを区別する。
【１０９０】ＤＭＡＣは、（前に説明したようにＩＯＰ
記憶装置に関する）ＤＭＡ転送サービスのためＤＭＡＲ
Ｑからの未決定要求を、一度に一つづつ所定の優先順序
（先のＤＭＡＲＱおよびＤＭＡＣの説明を参照）で選択
する。サービス用に要求が選択されると、ＤＭＡＣ状態
論理はそのＤＭＡＲＱ出力位置を記憶し、これを使用し
てそれぞれの要求をリセットするとき発生すべきＤＭＡ
Ｃ＿Ｈ＿ＰＴＲ、ＤＭＡＣ＿Ｂ＿ＰＴＲ、およびＤＭＡ
Ｃ＿Ｈ−Ｂ＿ＳＥＬの値を決定する。
【１０９１】ＤＭＡＣの論理はまた、４７２で示した機
能、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ、ＤＭ
ＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ、およびＤＭ
ＡＣ＿ＲＣＶ＿ＲＥＱ、を発生する。これらの最初の二
つは上記のＨおよびＢポインタと共にＤＭＡＲＱに供給
され、リセット信号をＨポインタで指定されるハイパー
チャンネルに対するそれぞれ受信動作および伝送動作に
関連する待行列位置に向ける（ＤＭＡＣの説明を参照）
。ＤＭＡＣ＿ＲＣＶ＿ＲＥＱは、ＤＭＡＲに供給され、
ＤＭＡＲを受信要求に関連する動作をアドレスするため
調節する（先のＤＭＡＲの説明を参照）。
【１０９２】１５．３．３　　ハイパーチャンネル論理
のＤＭＡＲＱ部 ハイパーチャンネル論理のこの部分は、選択制御器およ
びハイパーチャンネルのＤＭＡＣサービス要求を処理す
ることに関連する要求待行列の部分を備えている。
【１０９３】選択制御器４８０は、ハイパーチャンネル
要求の処理に関係する、図４７に示す選択制御器３３５
の部分を表わす。入力選択制御器４８１は、ハイパーチ
ャンネル要求の処理に関係する、図４７の入力選択制御
器３３３の部分を表わす（この制御器は、設定要求およ
びリセット要求をＤＭＡＲＱ要求登録待行列の適切な部
分に向ける責任を有する）。４８３および４８４で示し
たＨ１ハイパーチャンネル要求に対する待行列は図４７
に示す待行列３３０および３３１にそれぞれ対応する。 最後に、４８５で示す出力選択制御器はハイパーチャン
ネル要求状態をＲＦＭおよびＴＦＭに提示することに関
連する、図４７の出力選択制御器３３４の部分である。 出力制御器４８５は、要求待行列状態を時間多重でチャ
ンネルスロットのサービスと同期して（ハイパーチャン
ネルに関して構成要素スロットのサービスと同期して）
提示する。ＤＭＡ受信データ・サービスを要求する状態
は、（図４７の出力ポート３３４Ｒに待応する）ＤＭＡ
ＲＱ＿ＲＦＭ＿ＲＥＱでＲＦＭに提示され、ＤＭＡ伝送
データ・サービスを要求する状態は、（図４７の出力３
３４Ｔに対応する）ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱでＴＦ
Ｍに提示される。
【１０９４】１５．４　　動的ハイパーチャンネル形成
の例ハイパーチャンネル形成の一例は次のシナリオと共
に進む。最初の状態：ＩＤＬＣがＨ１形ハイパーチャン
ネルの形成に対して使用禁止されており（すなわち、Ｈ
０は可能）、現在はＢＴＤＭスロット３〜７、１２〜１
９、および２５〜３０を使用して活性Ｂ形チャンネルお
よび／または一つ以上の（ただし５未満の）Ｈ０形ハイ
パーチャンネルを支持している。
【１０９５】前述の状態およびスロットの使用により１
３個のＢＴＤＭスロットが他の使用（スロット０〜２、
８〜１１、２０〜２４、および３１）に利用できるよう
になっている。一般に、６基本スロットから成る群をＨ
０形ハイパーチャンネルの形成に使用することができる
。したがって、利用可能なスロットは上述のようにＨ０
ハイパーチャンネル二つ（このようなハイパーチャンネ
ル三つ以下が現在活性である場合）およびＢ形チャンネ
ル一つに、またはＨ０ハイパーチャンネル一つおよび別
々のＢ形チャンネル七つに、または別々のＢ形チャンネ
ル１３個に、割当てる可能性のある候補である。以下に
述べるのは利用可能なスロットの内の６個を新しく構成
したＨ０全二重形ハイパーチャンネルに動的に（現在活
性なスロットによる処理が新しいＨ０ハイパーチャンネ
ル形成中に中断せずに継続する意味で）割当てることが
できる方法の説明である。
【１０９６】Ｈ０ハイパーチャンネルを確立するには、
局部ＩＯＰ／ホストが連結しようとする遠隔ＩＯＰ／ホ
ストと（恐らく、局部システムと遠隔システムとの間に
現存する活性Ｄチャンネル信号伝送リンクを通して）最
初に通信しなければならない。このような通信にはＨ０
ハイパーチャンネル・リンクを組立てる必要がある。遠
隔システムからの応答は、このようなリンクについての
その利用可能性を示すことになる（遠隔システムがＨ０
を形成できる状態にあり且つアイドル・スロット６個を
所持している場合に限り利用可能になる）。
【１０９７】局部ノードおよび遠隔ノードの双方がＨ０
形成を構成可能であり且つこのような形成の能力がある
（と共にその通信でそのように指示されている）と仮定
する。次の段階は、局部ＩＯＰ／ホストが遠隔ノードに
（現存する信号伝送リンクを経由して）Ｈ０ハイパーチ
ャンネルを形成するよう指令することである。この通信
の承認を受けると直ちに、局部ＩＯＰ／ホストは新しい
Ｈ０ハイパーチャンネルを形成し始める。
【１０９８】形成の第１段階は、局部ＩＯＰ／ホストが
局部スロット１、２、および８〜１１に関連するＣＣＲ
を、特別に番別の付いたＨ０ハイパーチャンネルの隣接
スロットとして各々を指定する形式フィールド（ＣＴ）
を割当てることによりプログラムすることである。これ
はそれらＣＣＲに割当てられた局部ＴＳＲ内の空間に（
局部ＳＩＯを経由して）アクセスし、適切な情報をそれ
にロードすることにより行われる。
【１０９９】次に、局部ＩＯＰ／ホストは、ＴＳＲ、Ｆ
ＩＦＯＲ、およびＤＭＡＲにある制御パラメータを基準
スロット位置に関連する空間にロードし、関係するすべ
ての区画に必要なハイパーチャンネル動作を維持しなけ
ればならない。これらローディング動作は勿論ＳＩＯを
経由して行われ、（１）ＴＳＲに指定ハイパーチャンネ
ルで同期送受信処理を開始するのに必要な時間交換状態
パラメータをロードすること、（２）ＦＩＦＯＲにその
ハイパーチャンネルによるＦＩＦＯＲ管理に必要な初期
ＲＤＣＲ１およびＴＤＣＲ１制御パラメータをロードす
ること、および（３）ＤＭＡＲにＩＯＰ記憶装置および
そのハイパーチャンネルに対するＦＩＦＯＲへのＤＭＡ
Ｃアクセスを制御するのに必要なＲＤＣＲ３、４および
ＴＤＣＲ３、４制御パラメータをロードすること、から
成る。
【１１００】次に、局部ＩＯＰ／ホストは、その記憶装
置内にＨ０チャンネル通信を支持する空間を準備し、更
に通信を遠隔ＩＯＰ／ホストに（現存する信号伝送リン
クを通して）送り、そのＨ０形成が終了して新しいハイ
パーチャンネルを作動させる準備が整っていることを示
す。遠隔ＩＯＰ／ホストがこの状態で承認すると、局部
ＩＯＰ／ホストは、新しいハイパーチャンネルのＨ０番
号に関連するＦＳＣｎおよびＨｎＡフィールドを（局部
ＩＤＬＣのＨＣＲレジスタに）設定する。ＦＳＣフィー
ルドはそれぞれのハイパーチャンネルに対する基準スロ
ットとしてスロット１を指すように設定され、ＨＡビッ
トはその活性状態に設定される。恐らく、遠隔システム
の同じことを行うであろう。これによりプロセスが終了
し、今度は新しいハイパーチャンネルが活性データ通信
に利用可能である。
【１１０１】
【要約】今や、特殊目的論理回路により個別に実現され
る自律要素により形成される通信制御装置について述べ
られたことが認められるはずである。これら要素の或る
ものは、通信データが外部時分割リンクと外部ホスト／
ＩＯＰ処理複合体との間の遷移時に動作する複数処理／
複数任務パイプラインを形成している。複数動作は、通
信データの各バイトについてこのようなデータが外部と
通信されるそれぞれの時分割スロットの出現と同期して
行われる。
【１１０２】処理用パイプラインは、高率の通信データ
伝送を装置を通して、およびこれにより外部時分割リン
クとホスト／ＩＯＰ処理システムとの間で、支持する広
範なバッファ待行列を備えている。更に容易に高速転送
を行うため、装置は、同期パイプラインと外部ＩＯＰシ
ステムとの間を接続する特別のＤＭＡＲＱ区画およびＤ
ＭＡＣ区画を備えている。ＤＭＡＲＱは、同期的に発生
されたデータ転送要求を非同期的にサービス可能な要求
に変換するよう動作し、ＤＭＡＣ区画は、このような要
求に基き装置とＩＯＰに関連する記憶装置との間でＤＭ
Ａ（直接記憶アクセス）モードでデータ転送動作を非同
期に行うように動作する。
【１１０３】データ転送プロセスを更に速めるため、デ
ータの移動に付随する事象に対して、装置からＩＯＰへ
の情報の通信を上述のパイプラインからはっきり分離さ
れている状態通信径路を通して行う。装置は、前記パイ
プラインによるプロセスに関して割込要求および割込要
求ベクトルを同期的に準備するよう動作する割込処理区
画を備えている。このような要求およびベクトルは状態
通信径路を通してＩＯＰに非同期的に提示される。
【１１０４】装置はまた、前記要求に関連する事象状態
情報を前記パイプラインによる処理活動を管理する制御
パラメータを格納するよう分配されている記憶装置に同
期的に格納することを考慮している。装置はまた、前記
分配された記憶装置内の通信チャンネル内部で発生する
時間的に隔てられた複数の事象に対して、前記記憶装置
内の事象状態を、前記割込処理区画の管理指導のもとに
、待行列で維持することを考慮している。最後に、装置
は、ＩＯＰに前記待行列状態に対し発信データ通信プロ
セスをほとんど妨害せずに非同期的にアクセスしたり取
出したりさせるスレーブ入出力区画を備えている。
【１１０５】その周期パイプライン内部に装置は通信中
のデータに関して復数の異なる任務を行うように並列に
動作する複数の自律送受信処理要素を備えている。各要
素は、装置内の記憶装置により行われる緩衝を補足する
データの内部緩衝を行う。要素は、処理要素と装置内の
時間交換記憶装置との間で、状態制御パラメータ−−処
理中のデータを含む−−の時間交換を制御する資源管理
要素の指導のもとに同期的に動作する。
【１１０６】
【発明の効果】本発明は、データ通信リンクとデータ処
理システムとの間に使用するデータリンク制御装置を提
供するもので、同等の従来技術の装置と比較して制限お
よび時間的制約が少く、その結果同等の装置より機能の
柔軟性および動作速度が大きい。
【図面の簡単な説明】
【図１】本発明の装置を使用する典型的なデータ通信回
路網のブロック図であり、回路網内のこの装置の位置を
示している。図示した特定の回路網システムは、基本速
度ＩＳＤＮ音声・データ通信用のものであるが、本発明
の装置は、他の多数の回路網の用途に有用であると考え
られる。
【図２】図１に示した回路網内のデータ処理ノードのブ
ロック図であり、本発明のＩＤＬＣ装置のノード内部の
構成およびその関連の局部ＴＳ（「時間交換」）ＲＡＭ
記憶装置を示している。
【図３】本発明の装置の内部論理組織の高レベルのブロ
ック図であり、その主要論理区画およびＴＳ　　ＲＡＭ
を含む関連ＲＡＭ記憶装置ユニットを示す。
【図４】本発明の装置の同期部内で装置内の資源管理論
理要素の指導のもとに行われ、その部内の他の自律論理
要素の状態を、装置外のレベル１リンク信号伝達プロセ
スと同期して、動的に構成する機能のタイムチャートで
ある。
【図５】ＩＤＬＣの中間レベルのブロック図であり、論
理要素およびサブ要素の他に各要素およびサブ要素の主
要レジスタをも示している。
【図６】ＴＳ　　ＲＡＭのブロック図であり、その大き
さおよびチャンネルあたりの空間割当を示している。
【図７】ＦＩＦＯ　　ＲＡＭのブロック図であり、その
大きさおよびチャンネルあたりの空間割当を示している
。
【図８】ＤＭＡ　　ＲＡＭのブロック図であり、その大
きさおよびチャンネルあたりの空間割当を示している。
【図９】ＴＳ　　ＲＡＭの論理的および物理的組織を示
すブロック図である。
【図１０】ＲＳＭ（資源管理器）区画のブロック図であ
る。
【図１１】ＣＣＲ（チャンネル構成レジスタ）語および
ＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）語の中の
ビット割当を示す。これらの語はＲＳＭ区画の専用レジ
スタと関連しており、ＴＳ　　ＲＡＭのチャンネルごと
の専用語空間に格納されている。
【図１２】ＣＣＲ（チャンネル構成レジスタ）語および
ＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）語の中の
ビット割当を示す。これらの語はＲＳＭ区画の専用レジ
スタと関連しており、ＴＳ　　ＲＡＭのチャンネルごと
の専用語空間に格納されている。
【図１３】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１４】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１５】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１６】ＩＤＬＣの受信層１（ＲＬ１）回路要素の論
理組織のブロック図である。
【図１７】ＲＬ１の状態指示レジスタの配置を示す。
【図１８】ＢＴＤＭインターフェースで各活性通信チャ
ンネルに対するＲＳＭを経由してＲＬ１とＴＳ　　ＲＡ
Ｍとの間で交換される「チャンネル化」時間交換状態語
ＲＬ１＿ＴＳ０１のフォーマットを示す。
【図１９】ＩＤＬＣの受信有効性（ＲＶ）回路要素のブ
ロック図である。
【図２０】ＲＶとＴＳ　　ＲＡＭとの間でＲＳＭを経由
して交換される二つの時間交換状態語ＲＶ＿ＴＳ０１お
よびＲＶ＿ＴＳ０２のフォーマットを示す。
【図２１】ＲＶとＴＳ　　ＲＡＭとの間でＲＳＭを経由
して交換される二つの時間交換状態語ＲＶ＿ＴＳ０１お
よびＲＶ＿ＴＳ０２のフォーマットを示す。
【図２２】ＩＤＬＣの伝送層１（ＴＬ１）回路要素のブ
ロック図である。
【図２３】ＴＬ１状態指示レジスタの配置を示す。
【図２４】ＴＬ１とＴＳ　　ＲＡＭとの間でＲＳＭを経
由して交換される時間交換状態語ＴＬ１＿ＴＳ０１のフ
ォーマットを示す。
【図２５】ＩＤＬＣの伝送有効性要素（ＴＶ）のブロッ
ク図である。
【図２６】ＴＶとＴＳ　　ＲＡＭとの間でＲＳＭを経由
して交換される時間交換語ＴＶ＿ＴＳ０１のフォーマッ
トを示す。
【図２７】ＩＤＬＣのＦＩＦＯ　　ＲＡＭ部のブロック
図である。
【図２８】ＩＤＬＣの受信ＦＩＦＯ管理要素ＲＦＭのブ
ロック図である。
【図２９】ＲＦＭとＴＳ　　ＲＡＭとの間でＲＳＭを経
由して交換される二つの時間交換状態語、ＲＦＭ＿ＴＳ
０１およびＲＦＭ＿ＴＳ０２、のフォーマットを示す。
【図３０】ＲＦＭとＴＳ　　ＲＡＭとの間でＲＳＭを経
由して交換される二つの時間交換状態語、ＲＦＭ＿ＴＳ
０１およびＲＦＭ＿ＴＳ０２、のフォーマットを示す。
【図３１】ＩＤＬＣの伝送ＦＩＦＯ管理要素ＴＦＭのブ
ロック図である。
【図３２】ＴＦＭとＴＳ　　ＲＡＭとの間で交換される
時間交換状態語ＴＦＭ＿ＴＳ０１のフォーマットを示す
。
【図３３】チャンネルごとの二つの受信ＤＭＡ構成レジ
スタＲＤＣＲ１およびＲＤＣＲ２のために取ってあるＦ
ＩＦＯ　　ＲＡＭの中の語空間の配置を示す。
【図３４】チャンネルごとの二つの受信ＤＭＡ構成レジ
スタＲＤＣＲ１およびＲＤＣＲ２のために取ってあるＦ
ＩＦＯ　　ＲＡＭの中の語空間の配置を示す。
【図３５】チャンネルごとの二つの伝送ＤＭＡ構成レジ
スタＴＤＣＲ１およびＴＤＣＲ２のために取ってあるＦ
ＩＦＯ　　ＲＡＭの中の語空間の配置を示す。
【図３６】チャンネルごとの二つの伝送ＤＭＡ構成レジ
スタＴＤＣＲ１およびＴＤＣＲ２のために取ってあるＦ
ＩＦＯ　　ＲＡＭの中の語空間の配置を示す。
【図３７】ＩＤＬＣの割込区画ＩＮＴのブロック図であ
る。
【図３８】ＩＮＴで発生される状態機能ＩＨＥＩＳＲ（
ＩＤＬＣハードウェアエラー割込状態レジスタ）の形態
を示す。
【図３９】ＩＮＴで発生され、各活性通信チャンネルに
対してＴＳ　　ＲＡＭに格納されている状態語ＣＥＩＳ
Ｒ（チャンネル化エラー割込状態レジスタ）およびＥＯ
ＰＩＳＲ（プロセス終端割込状態レジスタ）の形態を示
す。
【図４０】ＩＮＴで発生され、各活性通信チャンネルに
対してＴＳ　　ＲＡＭに格納されている状態語ＣＥＩＳ
Ｒ（チャンネル化エラー割込状態レジスタ）およびＥＯ
ＰＩＳＲ（プロセス終端割込状態レジスタ）の形態を示
す。
【図４１】（最大１６までの）状態項目ＥＯＰＩＳＲの
各通信チャンネルに関するＴＳＲＡＭ内の待行列を示す
。
【図４２】ＩＯＰに対するＩＤＬＣ割込ベクトルのレベ
ルおよび優先度のチャートである。
【図４３】ＩＤＬＣのスレーブ入出力区画ＳＩＯのブロ
ック図である。
【図４４】ＳＩＯに登録されている構成規定機能ＩＣＲ
（ＩＤＬＣ構成レジスタ）およびＨＣＲ（ハイパーチャ
ンネル構成レジスタ）の形態を示す。
【図４５】ＳＩＯに登録されている構成規定機能ＩＣＲ
（ＩＤＬＣ構成レジスタ）およびＨＣＲ（ハイパーチャ
ンネル構成レジスタ）の形態を示す。
【図４６】ＳＩＯに登録されているＶＨＲ（ベクトル保
持レジスタ）状態機能の形態を示す。
【図４７】ＩＤＬＣのＤＭＡＲＱ（ＤＭＡ要求待行列）
区画のブロック図である。
【図４８】ＩＤＬＣのＤＭＡＲ（ＤＭＡ　　ＲＡＭ）区
画のブロック図である。
【図４９】ＩＤＬＣのＤＭＡＣ（ＤＭＡ制御）区画のブ
ロック図である。
【図５０】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルで受信さ
れているデータに関するその転送動作を制御するのに使
用される項目ＲＤＣＲ３およびＲＤＣＲ４の形態を示す
。
【図５１】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルで受信さ
れているデータに関するその転送動作を制御するのに使
用される項目ＲＤＣＲ３およびＲＤＣＲ４の形態を示す
。
【図５２】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルに伝送さ
れているデータに関するその転送動作を制御するのに使
用される項目ＴＤＣＲ３およびＴＤＣＲ４の形態を示す
。
【図５３】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルに伝送さ
れているデータに関するその転送動作を制御するのに使
用される項目ＴＤＣＲ３およびＴＤＣＲ４の形態を示す
。
【図５４】ＩＤＬＣのＭＩＯ（マスタ入出力）要素のブ
ロック図である。
【図５５】ハイパーチャンネル構成の確立および使用に
関係する本発明のＩＤＬＣ内部の回路の概要図である。

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】時分割データ通信回路網インターフェース
    とデータ処理システムとの間に接続するデータリンク制
    御装置であって、データが複数の通信チャンネルに割当
    て得る周期的に反復する時分割スロットにより前記イン
    ターフェースで転送されるものにおいて、前記回路網に
    個別反復時分割スロットに専用の空間を有し、該空間は
    それぞれのスロットおよび該スロットに割当て得る通信
    チャンネルに関する前記装置の動作を規定する制御情報
    のために確保してあるデータ格納待行列を備えている、
    記憶装置手段と、前記回路網と前記記憶装置手段との間
    に縦続に接続されて前記チャンネルに関する複数段のデ
    ータ処理パイプラインを形成する要素であって、前記パ
    イプラインが前記スロットと同期してそれぞれのスロッ
    トとデータ格納待行列との間でそれぞれのチャンネルの
    通信データを転送するよう動作し、前記パイプラインの
    各段は前記データが輸送されるにつれて該データに関し
    て各種処理任務を選択的に行い、個別の前記要素は前記
    パイプライン内で個別の段を形成し、これにより前記パ
    イプラインが各チャンネルに関して複数任務アレイをお
    よびすべてのチャンネルに関して複数処理および複数任
    務のアレイを形成している、複数の自律特殊目的論理回
    路要素と、前記記憶装置手段および前記データ処理シス
    テムに結合されてそれぞれのデータ記憶装置空間と前記
    データ処理システムとの間で前記チャンネルに関するデ
    ータを転送する手段とを具備する、データリンク制御装
    置。
  2. 【請求項２】前記チャンネルのいずれも全二重モードで
    動作することができ、前記パイプラインは自律要素の個
    別構成により形成された個別の伝送パイプライン部およ
    び受信パイプライン部から成り、前記パイプライン部は
    各チャンネルに関する通信データを前記回路網タイムス
    ロットと前記データ格納待行列との間で反対方向に運ぶ
    と共に該データが運ばれるにつれてチャンネル内のデー
    タに関して処理動作を行う、請求項１に記載のデータリ
    ンク制御装置。
  3. 【請求項３】前記チャンネルが多様な異なる通信フォー
    マットおよびプロトコルのデータに適応するよう動的に
    構成可能であり、前記伝送および受信のパイプライン部
    の各段を構成する要素がそれぞれのチャンネル構成に従
    って前記チャンネルでデータを処理すると共にそれぞれ
    のフォーマットおよびプロトコルに従って前記データに
    関する処理任務を行うよう個々に適応可能であり、これ
    によりデータを前記データ格納待行列にすべてのチャン
    ネルに共通の形で入れることができると共に前記回路網
    タイムスロットでそれぞれの構成に関連する多様な形態
    で交換することができる、請求項２に記載のデータリン
    ク制御装置。
  4. 【請求項４】複数の前記チャンネルがディジタル音声お
    よびＨＤＬＣデータに同時に適応するように構成するこ
    とができ、前記パイプライン部が前記チャンネルに同時
    に適応するのに必要な任務を行うように動作することが
    できる、請求項３に記載の制御装置。
  5. 【請求項５】前記伝送パイプライン部の各段を構成する
    前記要素がＨＤＬＣプロトコルに従って前記回路網にデ
    ータを転送するよう構成されたチャンネルに関してＨＤ
    ＬＣフレーム区切り記号およびＣＲＣチェック記号を前
    記データに埋込む処理動作を行うようになっており、前
    記受信パイプラインの各段を構成する前記要素がＨＤＬ
    Ｃプロトコルに従って前記回路網からデータを受信する
    よう構成されたチャンネルに関して受信データからＨＤ
    ＬＣフレーム区切り記号を剥脱し、前記データについて
    ＣＲＣチェックを行う処理動作を行うようになっている
    、請求項４に記載の制御装置。
  6. 【請求項６】前記記憶装置手段および前記伝送および受
    信パイプラインが１２８ｋｂｐｓ　の各チャンネルによ
    る総合データ速度で少くとも３２の全二重チャンネルの
    同時動作を支持するようになっている、請求項５に記載
    の制御装置。
  7. 【請求項７】装置全体を一つのＬＳＩチップに収納可能
    である、請求項５に記載の制御装置。
  8. 【請求項８】活性チャンネルに関する前記回路網インタ
    ーフェースでのデータ交換が、ｘが０からｎまでの範囲
    であり、ｎが２より大きいとして、スロット期間中に転
    送されるビットの可変数ｘで、ビット直列に行われ、前
    記伝送および受信パイプライン部の各要素が各チャンネ
    ルに関するデータについてビット並列バイト順次モード
    で動作するようになっている、請求項５に記載の制御装
    置。
  9. 【請求項９】活性チャンネルに関する前記データ交換が
    それぞれのスロットの持続時間の短い窓期間中に爆発的
    に行われ、これにより各スロット期間の主要部が連続す
    るスロットに関するパイプライン状態を変えるのに利用
    可能である、請求項８に記載の装置。
  10. 【請求項１０】各チャンネルに関連する前記パイプライ
    ン部に対する状態制御情報を格納するように確保してあ
    る前記記憶装置手段の空間が前記パイプライン部の各段
    を形成する各要素に関する状態制御情報を格納するサブ
    空間を備え、これにより前記各段をそれぞれのタイムス
    ロット期間中に各チャンネルに関して別々に構成するこ
    とができる、請求項９に記載の装置。
  11. 【請求項１１】前記記憶装置手段および前記パイプライ
    ン部の各要素と協同して前記要素と前記記憶装置との間
    での状態制御情報の転送を前記タイムスロットと同期し
    て制御する手段を備え、これにより各要素の瞬時処理状
    態を規定する情報を周期的に保存すると共に各活性チャ
    ンネルに対して回収し、前記要素がすべての活性チャン
    ネルに関するデータを同時に処理することができるよう
    にする、請求項１０に記載の装置。
  12. 【請求項１２】前記協同手段が、前記パイプライン部の
    前記要素と前記記憶装置手段との間の状態の周期的保存
    および回収を管理する特殊目的資源管理（ＲＳＭ）要素
    を備えており、該ＲＳＭ要素は前記パイプライン要素に
    開始および終了の指示を与え、前記パイプライン要素を
    現在のスロットに関連するチャンネルに関する処理任務
    を開始し、終了するように指導し、前記パイプライン要
    素は現在のスロットが活性チャンネルに割当てられてい
    るものであるとき前記終了指示に応じて前記ＲＳＭ要素
    に終了指示を表明し、前記パイプライン要素は更に各ス
    ロット期間中にその処理状態の連続出力指示を発生し、
    前記ＲＳＭ要素がそれぞれのパイプライン要素からの前
    記終了指示に応じて前記パイプライン要素の前記処理状
    態の前記記憶装置手段への保存を指導し、前記終了指示
    は前記パイプライン要素が処理をあいまいさなしに再開
    することができる安定な処理状態に到達することができ
    るように前記パイプライン要素により遅延され得る、請
    求項１０に記載の装置。
  13. 【請求項１３】前記資源管理要素が、回路インターフェ
    ースと結合して連続スロットの始まりを示す信号を受取
    る手段と、スロット信号の前記始まりに応じて連続する
    終了指示および開始指示を前記パイプライン要素に供給
    する手段と、スロット信号の各始まりを受取る前に前記
    記憶装置手段と対話して現在のスロットが活性チャンネ
    ルに割当てられているか否かを示す構成制御（ＣＣＲ）
    情報を取出す手段と、スロット信号の始まりを受取ると
    直ちに前記記憶装置と対話して始まっているスロットが
    活性チャンネルに割当てられているか否かを示す構成制
    御（予備ＣＣＲ）情報を取出す手段と、前記ＣＣＲ情報
    が活性チャンネルスロットが終了していることを示して
    いるとき前記パイプライン要求からの前記終了記号に応
    じて前記スロットに関する処理状態指示の前記パイプラ
    イン要素から前記記憶装置手段への保存を指導する手段
    と、始まっているスロットが活性チャンネルに割当てら
    れていることを示す前記予備ＣＣＲ情報に応じてそれぞ
    れのチャンネルに関する状態制御情報の前記記憶装置手
    段から前記パイプライン要素へのローディングを指導す
    る手段とを具備する、請求項１１に記載の装置。
  14. 【請求項１４】前記記憶装置手段が処理に関する状態情
    報を前記各チャンネルに格納する手段を具備しており、
    前記パイプラインの少くとも一つが、前記チャンネル・
    プロセス期間中に発生した事象に関する状態情報を収集
    し、該収集した情報を前記記憶装置手段に転送する手段
    と、前記格納された状態情報を、前記記憶装置手段と前
    記処理システムとの間の通信データの転送をほとんど妨
    害しない径路を通して前記処理インターフェースから処
    理システムにアクセス可能にする手段とを具備する、請
    求項１に記載の制御装置。
  15. 【請求項１５】状態情報を格納する前記手段が前記各チ
    ャンネルに関する複数の状態情報語を格納することがで
    き、複数の異なる事象を表わすいずれか一つのチャンネ
    ルに関する前記語が前記一つのチャンネル内でデータの
    処理中に発生する、請求項１４に記載の装置。
  16. 【請求項１６】前記パイプラインと前記処理インターフ
    ェースとの間を接続し、前記データ処理システムに関連
    する外部記憶装置に直接アクセスし、通信データを前記
    装置記憶装置手段と前記外部記憶装置との間で転送する
    自律ＤＭＡ制御（ＤＭＡＣ）要素を具備する、請求項１
    に記載の装置。
  17. 【請求項１７】前記記憶装置手段が、前記ＤＭＡＣ手段
    にアクセス可能な、前記ＤＭＡＣ要素が前記チャンネル
    の関連するものに対して行うべき動作を規定する制御情
    報を格納する、手段を備えており、前記制御情報は、通
    信データを関連チャンネルに対して転送すべき前記外部
    記憶装置内のアドレスを規定するものである、請求項１
    ６に記載の装置。
  18. 【請求項１８】前記装置が前記データ処理システムに接
    続されたスレーブ入出力（ＳＩＯ）要素を備えており、
    該ＳＩＯ要素は前記システムを前記記憶装置手段に結合
    させて前記処理システムが前記記憶装置手段に対し前記
    外部記憶装置に関連する前記ＤＭＡＣ要素のデータ通信
    動作をほとんど妨害せずに情報を転送し、情報を取出す
    ことができるようにする、請求項１７に記載の装置。
  19. 【請求項１９】前記ＳＩＯ要素を経由して前記記憶装置
    手段に転送可能な前記情報が個々の前記チャンネルに関
    する前記ＤＭＡＣ要素の動作を制御する前記情報を含ん
    でいる、請求項１８に記載の装置。
  20. 【請求項２０】前記記憶装置手段が個々の前記チャンネ
    ルに関する前記装置で発生するプロセス事象に関する状
    態情報を格納するようになっており、前記記憶装置手段
    から前記スレーブ入出力手段を介して前記処理システム
    により取出し可能な前記情報は前記プロセス事象状態情
    報を含んでいる、請求項１８に記載の装置。
  21. 【請求項２１】前記記憶装置手段が、前記インターフェ
    ース間の途中で処理する途中の各チャンネルに関連する
    通信データを格納する第１のＲＡＭユニットと、前記チ
    ャンネルに関するデータの処理と関連する個々の前記パ
    イプライン要素に関する状態制御情報を格納する第２の
    ＲＡＭユニットと、前記データ処理システムに関する前
    記装置の動作を制御する制御情報を格納する第３のＲＡ
    Ｍユニットとを具備する、複数の個別ランダムアクセス
    記憶装置（ＲＡＭ）ユニットから構成されている、請求
    項１に記載の装置。
  22. 【請求項２２】前記状態情報を収集し且つ該情報を前記
    記憶装置手段に転送する前記手段を備えた自律要素を具
    備している、請求項１５に記載の装置。
  23. 【請求項２３】前記自律要素および前記記憶装置ユニッ
    トはすべて一つのＬＳＩ半導体チップに収載可能である
    、請求項２２に記載の装置。
  24. 【請求項２４】前記格納された制御情報が連鎖指示を含
    んでおり、且つ前記ＤＭＡＣ要素が前記連鎖指示に応じ
    て別の制御情報を前記外部記憶装置から自動的に取出し
    、これによりいずれのチャンネルに関するプロセスの動
    作をも拡張することができる、請求項１７に記載の装置
    。
  25. 【請求項２５】前記外部記憶装置が円形バッファとして
    構成された空間を備えており、且つ前記ＤＭＡＣ要素が
    前記制御情報に応じて前記円形バッファに関する通信デ
    ータおよび前記バッファの所定境界内にある前記データ
    の内容の転送を管理する、請求項１７に記載の装置。
  26. 【請求項２６】前記装置が一つのＬＳＩ半導体チップに
    収載可能である、請求項１１に記載の装置。
  27. 【請求項２７】前記装置が一つのＬＳＩ半導体チップに
    収載可能である、請求項１３に記載の装置。
  28. 【請求項２８】前記装置が一つのＬＳＩ半導体チップに
    収載可能である、請求項１９に記載の装置。
  29. 【請求項２９】前記装置が一つのＬＳＩ半導体チップに
    収載可能である、請求項２０に記載の装置。
  30. 【請求項３０】前記装置が一つのＬＳＩ半導体チップに
    収載可能である、請求項２１に記載の装置。
  31. 【請求項３１】時分割データ通路回路網と並列データ転
    送母線との間に接続するデータリンク制御装置であって
    、前記母線は外部データ処理装置および該システムに関
    連する外部記憶装置に接続され、前記装置は通信データ
    を前記回路網により複数の通信チャンネルに割当て得る
    周期的に反復する時分割タイムスロットでビット直列に
    交換するものにおいて、前記装置が各々が個別の前記ス
    ロットに関連して確保されている空間を備えた、第１お
    よび第２のＲＡＭ記憶装置ユニットを具備し、前記第１
    のＲＡＭユニット内の前記空間はそれぞれのスロットに
    関する遷移時に通信データの複数のバイトを保持するた
    めに確保してあるデータ格納待行列と、前記装置により
    次に処理されるべき前記待行列内の個別バイト空間の位
    置を規定する制御情報とを含んでおり、前記第２のＲＡ
    Ｍユニット内の前記空間はそれぞれのスロットに関する
    前記装置の瞬時処理状態を規定する制御状態情報を保持
    する空間を含んでおり、前記装置は更に、前記回路網と
    前記第１のＲＡＭユニットとの間に縦続に接続されて前
    記スロットに関連する通信チャンネルにより受信される
    データに関する複数段の受信データ処理パイプラインを
    形成する回路要素であって、該要素が、前記スロットと
    同期して動作してそれぞれのスロットと前記第１のＲＡ
    Ｍユニットのそれぞれのデータ記憶待行列との間でそれ
    ぞれのチャンネルの通信データを運搬し、前記パイプラ
    インの各段は前記受信データが運ばれたときこれに関す
    る各種処理任務を選択的に行い、個々の前記要素は前記
    受信パイプライン内に個別の各段を形成し、これにより
    前記パイプラインがすべてのチャンネルスロットに関す
    るマルチタスク・アレイおよびすべてのチャンネルスロ
    ットに関する複数処理・マルチタスク・アレイを形成す
    る、第１の複数の自律特殊目的論理回路要素と、前記回
    路網と前記第１のＲＡＭユニットとの間に縦続に接続さ
    れ、前記回路網を通して伝送するための、前記スロット
    に関連する通信チャンネルに転送される伝送データに関
    する複数段の伝送データ処理パイプラインを形成する第
    ２の要素であって、該第２の要素が、前記スロットと同
    期して動作して前記チャンネルにある通信データを前記
    第１のＲＡＭユニットのそれぞれのデータ格納待行列か
    ら前記回路網と接続される装置のそれぞれのスロットに
    運搬し、前記第２の要素が、前記伝送データが運ばれた
    ときこれに関する各種処理任務を選択的に行い、個々の
    前記第２の要素は、前記伝送パイプライン内に個別の各
    段を形成し、これにより前記伝送パイプラインがすべて
    のチャンネルスロットに関するマルチタスク・アレイお
    よびすべてのチャンネルスロットに関する複数処理・マ
    ルチタスク・アレイを形成する、第２の複数の自律特殊
    目的論理回路要素と、前記ＲＡＭユニットおよび前記母
    線に結合してそれぞれのデータ格納待行列と前記外部記
    憶装置との間で前記チャンネルに関するデータを転送す
    る手段とを具備して成る、データリンク制御装置。
  32. 【請求項３２】前記回路網スロットは音声およびＨＤＬ
    Ｃフォーマットのデータを運ぶ複数のチャンネルに同時
    に割当て可能であり、前記いずれのスロットの期間中に
    おいても、ｘを０からｎまでの範囲で変えることができ
    且つｎを少くとも８としたとき、可変数のｘデータビッ
    トを前記スロットにそれぞれ割当てられたチャンネルに
    関する前記回路網インターフェースで転送可能であり、
    前記受信および伝送の各パイプラインの前記要素が、各
    スロット期間中に前記回路網に接続してそれぞれのチャ
    ンネルに関して直列にデータビットを受信し、転送する
    層１接続要素（ＲＬ１、ＴＬ１）と、該層１接続要素に
    結合していずれのチャンネルに関してもビット並列バイ
    ト順次の形でデータを層１接続要素と交換する有効性要
    素（ＲＶ、ＴＶ）と、該有効性要素といずれかのチャン
    ネルの前記第１のＲＡＭアレイとの間でビット並列バイ
    ト順次の形でデータを転送する記憶装置管理要素（ＲＦ
    Ｍ、ＴＦＭ）とを備えており、前記受信パイプライン内
    の前記ＲＬ１接続要素は、ＨＤＬＣデータ通信用に構成
    されたチャンネルに関する前記回路網から受取ったデー
    タビットについて動作して透明のため挿入されたビット
    を検出、除去し、ビットを集めてバイトを形成し、フレ
    ーム区切り特性を表わすバイトを除去し、残りのバイト
    を同じパイプライン内の前記ＲＶ要素に順次転送し、前
    記ＲＶ要素は、前記ＨＤＬＣデータの残りの受信バイト
    に関して動作して前記バイトについてＣＲＣチェックを
    行い、前記チェックしたバイトを同じパイプラインのＲ
    ＦＭ要素に転送し、前記ＲＦＭ要素は、前記ＨＤＬＣチ
    ャンネルに関する前記バイトを前記第１のＲＡＭのそれ
    ぞれのデータ格納待行列のバイト空間に転送するように
    動作し、前記伝送パイプライン内の前記ＴＦＭ要素は、
    ＨＤＬＣ通信用に構成されたチャンネルに関して動作し
    てデータバイトを前記第１のＲＡＭのそれぞれのデータ
    格納待行列のバイト空間から順次に取出し、前記バイト
    を同じパイプライン内の前記ＴＶ要素に順次に転送し、
    前記ＴＶ要素は、前記ＨＤＬＣチャンネルに関して動作
    してこれについてＣＲＣチェックを行い、バイトを同じ
    パイプライン内のＴＬ１要素に順次に転送し、基準ＣＲ
    Ｃ剰余文字を発生して前記転送データに挿入し、前記Ｔ
    Ｌ１要素は、前記ＨＤＬＣチャンネルに関して動作して
    透明ビットを挿入し、フレーム区切りバイトを挿入し、
    前記データビットをそれぞれのチャンネルに割当てられ
    たスロットで前記回路網に直列に転送し、前記第１のＲ
    ＡＭユニットは、各スロットに関するデータ待行列空間
    を有し、伝送パイプラインに関するデータの少くとも４
    バイトおよび受信パイプラインに関するデータの少くと
    も４バイトを格納する、請求項３１に記載の装置。
  33. 【請求項３３】前記各パイプライン要素でそれぞれの瞬
    時処理状態の指示を連続的に明示する手段、および前記
    各パイプライン要素で或るスロット期間中にそれぞれの
    要素がそのスロットに割当てられたチャンネルに関する
    処理を終結するに適する安定処理状態にあるとき終了指
    示を発生し、後にそのチャンネルに関するこのような処
    理を再開する手段と、前記回路網、前記第１および第２
    のＲＡＭアレイ、および前記パイプライン要素に接続さ
    れて前記回路網スロットに関する前記アレイおよび前記
    パイプライン要素の同期動作を指導する資源管理（ＲＳ
    Ｍ）要素と、を備えており、該ＲＳＭ要素は、前記回路
    網と結合して前記回路網インターフェースからスロット
    期間の始まりを示すスロット開始（ＢＯＳ）信号の始ま
    りを受取る手段と、前記ＢＯＳ信号に応じて前記第２の
    ＲＡＭアレイからそのとき始まっているスロットが活性
    チャンネルに割当てられているか否かを示す構成制御（
    予備ＣＣＲ）情報を直ちに取出し、続いて前記第２のア
    レイからスロットが活性チャンネルに割当てられている
    か否かを示す別の構成制御（完全ＣＣＲ）情報を取出す
    手段と、　　前記ＢＯＳ信号を受取ってから有効になり
    、前に受取った完全ＣＣＲ情報からそのとき終了してい
    るスロットが活性チャンネルに割当てられているか否か
    、およびスロット終了（ＥＯＳ）指示を前記各パイプラ
    イン要素に送っているか否かを判定する手段と、前記Ｅ
    ＯＳ指示の後前記パイプライン要素により返送された終
    了指示に応じてそれぞれのパイプライン要素処理状態情
    報を前記第２のＲＡＭアレイへ保存させる手段と、その
    とき始まっているスロットが活性チャンネルに割当てら
    れていることを示す前記予備ＣＣＲ情報に応じてそのチ
    ャンネルに関する前に保存された処理状態情報を前記第
    ２のＲＡＭアレイから前記パイプライン要素に転送させ
    る手段と、前記前に保存した状態情報の転送後有効にな
    り、前記パイプライン要素に開始指示を与えてそのとき
    始まっているスロットに割当てられているチャンネルに
    関する処理を開始させる手段とを備えている、請求項３
    ２に記載の装置。
  34. 【請求項３４】いずれのスロット期間中においても前記
    回路網インターフェースでの前記ビット転送は、それぞ
    れのスロットの持続時間の短いウィンドウ期間中に行わ
    れ、スロット時間の大部分が前記状態保存動作およびロ
    ーディング動作を準備し且つ遂行するため前記ＲＳＭ要
    素および前記パイプライン要素に利用可能なようになっ
    ている、請求項３３に記載の装置。
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