JPH042222A - １ビットｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力されたディジタル信号をアナログ信号
に変換することのできる１ビットＤ／Ａコンバータに関
する。

〔従来の技術］ 従来、ディジタル信号をアナログ信号に変換するＤ／Ａ
コンバータには、重み抵抗または電流方式、抵抗分圧方
式、電流または電圧加算方式、セグメント電流方式等が
知られている。

〔発明が解決しようとする課題〕

しかしながら上述した従来の方式では、精度、小型化、
モノリシックＩＣ化等の点で一長一短があり、必ずしも
充分なり／Ａコンバータではなかった。

そこでこの発明の目的とするところは、構成を簡単にし
てモノリシックＩＣ化を容易にするとともに高精度でア
ナログ変換ができる１ビットＤ／Ａコンバータを提供す
ることにある。

〔課題を解決するための手段〕

上言己目的を達成するために、この発明は入力されたク
ロック・パルスを処理サイクルごとにカウントし、サイ
クル・エンドに相当する所定数をカウントするとクリア
されるカウンタと、ハスラインより入力されるバイナリ
数値からなる入力データを処理サイクルの開始ごとに取
込み保持するラッチ回路と、ラッチ回路に保持されてい
るバイナリ数値とカウンタのカウント値との大小を比較
し比較結果を出力するディジタル・コンパレータと、デ
ィジタル・コンパレータの比較結果にもとづき処理サイ
クルの開始からカウント値が入力数値を越えるまでの期
間をＨレベル出力とし他の期間をＬレベル出力とするＰ
ＷＭ変換回路と、ＰＷＭ変換回路の出力信号を積分する
ローパス・フィルタとを具えることを特徴とする。

〔作　　用］ この発明は上述のように構成したので、処理サイクルの
開始時にバスラインから入力された入力データは、ラッ
チ回路に一時保持される。一方、カウンタは処理サイク
ルの開始とともにクロック・パルスのカウントを開始す
る。カウンタのカウント値と入力データ値とはディジタ
ル・コンパレータにより比較され、カウント値が入力デ
ータ値を越えた時点で、それまでＨレベルであったＰＷ
Ｍ変換回路の出力がＬレベルに反転されてサイクル。

エンドまでＬレベルが保持される。ＰＷＭ変換回路の出
力はローパス・フィルタにより積分されアナログ波形と
して出力される。

〔実　施　例〕

以下、この発明の実施例を図面にもとづいて説明する。

この実施例は入力された１６ビットからなるディジタル
・データをその最大値ＦＦＦＦ回のクロック・パルスを
カウントするごとにアナログ変換して出力する。実施例
の具体的な構成は第１図に示すように、ストローブ検出
回路１、う・ンチ回路２、カウンタ３、ディジタル・コ
ンパレータ４、ＪＫフリップ・フロップ５等からなる。

次に各部の動作を第４図のタイミング・チャートを参照
しながら説明する。

第１図において、ディジタル・コンパレータ４以外の各
部はクリヤ信号ＣＬＲがＬレベルである間、クロックＣ
ＬＫにより順次動作が進行する。

ストローブ検出回路１は、ストローブ信号ＳＴ１が入力
すると、クロックＣＬＫの立上がりタイミングでイネー
ブル信号Ｅｌ、Ｅ２を出力する。

イネーブル信号Ｅ１は、単位データの交換サイクルごと
に先頭のクロックＣＬＫの１パルス間だけＨレベルとな
り、ラッチ回路２へ送られる。イネーブル信号Ｅ２はク
リヤ信号ＣＬＲがＨレベルである間、常時Ｈレベルとな
ってカウンタ３へ送られる。

このストローブ検出回路１の具体的な構成は、第２図に
示され、Ｄフリップ・フロ・ンプ１１〜１３、インバー
タ１４、アンドゲート１５、オアゲート１６からなる。

ラッチ回路２は、１６個のＤフリップ・フロップを内蔵
し、イネーブル信号Ｅ１が入力されている間、外部から
Ｄ／Ａ入力として送られている１６ビットのデータＤ０
〜ＤＩ５を最初のクロックＣＬＫが立下がるタイミング
でラッチし、次の処理サイクルまでディジタル・コンパ
レータ４へ送り続ける。

カウンタ３は、１６ビットにより構成され、イネーブル
信号Ｅ２がＨレベルである間、クロックＣＬＫをカウン
トし、そのカウント値Ｃ０〜ＣＩＳをディジタル・コン
パレータ４へ送るとともに、カウント値がＦＦＦＦにな
ると、カウント・アウト信号０．０をＪＫフリップ・フ
ロップ５へ送る。

このカウンタ３は第３図に示すように、４ビットのカウ
ンタ３１〜３４を接続して１６ビソトのカウンタを構成
したものである。

ディジタル・コンパレータ４は、入力されたラッチデー
タＱ０〜Ｑ　ｒ　ｓとカウント値００〜ＣＩ５の大小を
比較し、順次増大するカウント値００〜ＣＩ５がラッチ
・データＱｏ　−ＱＣｓを越えるまで出力をＨレベルに
保持し、越えるとＬレベルに反転してＪＫフリップ・フ
ロップ５へ送る。

ＪＫフリップ・フロップ５は、処理サイクルの最初から
ディジタル・コンパレータ４のＨレベル出力信号が入力
されて出力ＱをＨレベルに保持する。次いでディジタル
・コンパレータ４の出力がＬレベルに反転すると、次の
クロックＣＬＫの立上がりタイミングで出力ＱをＬレベ
ルに反転して処理サイクルの最後まで保持し、最後にカ
ランレアウト信号Ｃ９０によりＨレベルに復帰する。

このＪＫフリップ・フロップ５の出力は、１６ビットか
らなる入力データの大きさと１６ビットバイナリ数値の
最大値ＦＦＦＦとの比をデユーティ比としたＰＷＭ信号
となる。二のＰＷＭ信号を図示しないローパス・フィル
タに入力して積分することにより、アナログ波形をした
出力信号が得られる。

以上のように構成したので、Ｄ／Ａ入力からの１６ビッ
トデータはクロックＣＬＫがＦＦＦＦ回カウントする処
理サイクルごとのイネーブル信号Ｅ１のタイミングで取
り込まれ、そのデータ値に比例したパルス幅のＰＷＭ信
号として出力される。

サラにこのＰＷＭ信号をローパス・フィルタで積分して
アナログ波形が得られる。

二のように上記の実施例は、入力されたディジタル・デ
ータの値を、シリアルなりロック・パルスのカウント値
と比較して、ＰＷＭ波形のパルス幅に変換するので、回
路の構成を比較的簡単に構成することが可能になり、ま
た、回路の構成素子も特別なものを必要とすることがな
いため、モノリシックＩＣ化が容易である。

さらには、アナログ交換がクロック・パルスのカウント
アツプに追随しておこなわれるため、変換処理が高精度
になる。

特にこの実施例のＤ／Ａコンバータは、変換速度にあま
り高速性を要求されない医療機器等に好適である。

なお、実施例は１６ビットからなるディジタル・データ
の変換例を示したが、他の８ビット、３２ビットのデー
タ等の場合でも、同様に変換可能である。

〔発明の効果〕

以上説明したようにこの発明によれば、処理サイクルご
とに入力されたディジタル・データとり４゜ ロック・パルスのカウント値とが比較され、入力データ
値の大きさに比例したＰＷＭ波形が出力され、さらにロ
ーパス・フィルタによりアナログ波形に変換されて出力
されるため、回路の構成も簡単となりモノリシックＩＣ
化が容易となる。また、処理サイクルごとにクロック単
位でアナログ変換されるため極めて高精度の変換が可能
である。

【図面の簡単な説明】 第１図は実施例の全体構成を示す回路図、第２図はスト
ローブ検出回路の具体的な構成を示す回路図、第３図は
カウンタの具体的な構成を示す回路図、第４図は動作を
示すタイミング図である。 １・・・ストローブ検出回路　２・・・ラッチ回路　３
・・・カウンタ　４・・・ディジタル・コンパレータ　
５・・・ＪＫフリップ・フロップ。 第２図

Claims (1)

【特許請求の範囲】
1. （１）入力されたクロック・パルスを処理サイクルごと
   にカウントし、サイクル・エンドに相当する所定数をカ
   ウントするとクリアされるカウンタと、バスラインより
   入力されるバイナリ数値からなる入力データを処理サイ
   クルの開始ごとに取込み保持するラッチ回路と、 ラッチ回路に保持されているバイナリ数値とカウンタの
   カウント値との大小を比較し比較結果を出力するディジ
   タル・コンパレータと、 ディジタル・コンパレータの比較結果にもとづき処理サ
   イクルの開始からカウント値が入力数値を越えるまでの
   期間をＨレベル出力とし他の期間をＬレベル出力とする
   ＰＷＭ変換回路と、 ＰＷＭ変換回路の出力信号を積分するローパス・フィル
   タと、 を具えることを特徴とする１ビットＤ／Ａコンバータ。