JPH042221A - ２ビットｄ／ａコンバータ - Google Patents
２ビットｄ／ａコンバータInfo
- Publication number
- JPH042221A JPH042221A JP10359090A JP10359090A JPH042221A JP H042221 A JPH042221 A JP H042221A JP 10359090 A JP10359090 A JP 10359090A JP 10359090 A JP10359090 A JP 10359090A JP H042221 A JPH042221 A JP H042221A
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 230000010354 integration Effects 0.000 abstract 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力されたディジタル信号を高速でアナロ
グ信号に変換することのできる２ビットＤ／Ａコンバー
タに関する。
グ信号に変換することのできる２ビットＤ／Ａコンバー
タに関する。
従来、ディジタル信号をアナログ信号に変換するＤ／Ａ
コンバータには、重み抵抗または電流方式、抵抗分圧方
式、電流または電圧加算方式、セグメント電流方式等が
知られている。
コンバータには、重み抵抗または電流方式、抵抗分圧方
式、電流または電圧加算方式、セグメント電流方式等が
知られている。
しかしながら上述した従来の方式では、精度、小型化、
モノリシックＩＣ化等の点で一長一短があり、必ずしも
充分なり／Ａコンバータではなかった。
モノリシックＩＣ化等の点で一長一短があり、必ずしも
充分なり／Ａコンバータではなかった。
そこでこの発明の目的とするところは、構成を簡単にし
てモノリシックＩＣ化を容易にするとともに高速、高精
度でアナログ変換ができる２ビットＤ／Ａコンバータを
提供することにある。
てモノリシックＩＣ化を容易にするとともに高速、高精
度でアナログ変換ができる２ビットＤ／Ａコンバータを
提供することにある。
上記目的を達成するために、この発明は入力されたクロ
ック・パルスを処理サイクルごとにカウントし、サイク
ル・エンドに相当する所定数をカウントするとクリアさ
れるカウンタと、バスラインより入力されるバイナリ数
値からなる入力データの上位半分を処理サイクルの開始
ごとに取込み保持する上位ビット・ラッチ回路と、バス
ラインより入力されるバイナリ数値からなる入力データ
の下位半分を処理サイクルの開始ごとに取込み保持する
下位ビット・ラッチ回路と、上位ビットおよび下位ビッ
ト・ラッチ回路にそれぞれ保持されているバイナリ数値
とカウンタのカウント値との大小を比較し比較結果をそ
れぞれ出力する上位ビット用および下位ビット用ディジ
タル・コンパレータと、上位および下位ビット用ディジ
タル・コンパレータそれぞれの比較結果にもとづき処理
サイクルの開始からカウント値が入力数値を越えるまで
の期間をＨレベル出力とし他の期間をＬレベル出力とす
る上位ビット用および下位ビット用ＰＷＭ変換回路と、
上位および下位ビット用ＰＷＭ変換回路の出力信号をそ
れぞれ積分する上位ビット用および下位ビット用ローパ
ス・フィルタとを具えることを特徴とする。
ック・パルスを処理サイクルごとにカウントし、サイク
ル・エンドに相当する所定数をカウントするとクリアさ
れるカウンタと、バスラインより入力されるバイナリ数
値からなる入力データの上位半分を処理サイクルの開始
ごとに取込み保持する上位ビット・ラッチ回路と、バス
ラインより入力されるバイナリ数値からなる入力データ
の下位半分を処理サイクルの開始ごとに取込み保持する
下位ビット・ラッチ回路と、上位ビットおよび下位ビッ
ト・ラッチ回路にそれぞれ保持されているバイナリ数値
とカウンタのカウント値との大小を比較し比較結果をそ
れぞれ出力する上位ビット用および下位ビット用ディジ
タル・コンパレータと、上位および下位ビット用ディジ
タル・コンパレータそれぞれの比較結果にもとづき処理
サイクルの開始からカウント値が入力数値を越えるまで
の期間をＨレベル出力とし他の期間をＬレベル出力とす
る上位ビット用および下位ビット用ＰＷＭ変換回路と、
上位および下位ビット用ＰＷＭ変換回路の出力信号をそ
れぞれ積分する上位ビット用および下位ビット用ローパ
ス・フィルタとを具えることを特徴とする。
この発明は上述のように構成したので、処理サイクルの
開始時にバスラインから入力された入力データが、上下
に２分されてそれぞれのラッチ回路に一時保持される。
開始時にバスラインから入力された入力データが、上下
に２分されてそれぞれのラッチ回路に一時保持される。
一方、カウンタは処理サイクルの開始とともにクロック
・パルスのカウントを開始する。カウンタのカウント値
と２分された入力データ値とはそれぞれディジタル・コ
ンパレータにより比較され、カウント値がそれぞれの入
力データ値を越えた時点で、それまでＨレベルであった
各ＰＷＭ変換回路の出力がＬレベルに反転されてサイク
ル・エンドまでＬレベルが保持される。各ＰＷＭ変換回
路の出力はそれぞれローパス・フィルタにより積分され
アナログ波形として出力される。
・パルスのカウントを開始する。カウンタのカウント値
と２分された入力データ値とはそれぞれディジタル・コ
ンパレータにより比較され、カウント値がそれぞれの入
力データ値を越えた時点で、それまでＨレベルであった
各ＰＷＭ変換回路の出力がＬレベルに反転されてサイク
ル・エンドまでＬレベルが保持される。各ＰＷＭ変換回
路の出力はそれぞれローパス・フィルタにより積分され
アナログ波形として出力される。
以下、この発明の実施例を図面にもとづいて説明する。
この実施例は入力された１６ビットからなるディジタル
・データを上下８ビットずつに分割し、その８ビットの
最大値ＦＦ回のクロック・パルスをカウントするごとに
上下に区分した８ビット単位でアナログ変換して出力す
る。実施例の具体的な構成は第１図に示すように、スト
ローブ検出回路１、ラッチ回路２，３、カウンタ４、デ
ィジタル・コンパレータ５，６、ＪＫフリップ・フロン
ブ７，８等からなる。
・データを上下８ビットずつに分割し、その８ビットの
最大値ＦＦ回のクロック・パルスをカウントするごとに
上下に区分した８ビット単位でアナログ変換して出力す
る。実施例の具体的な構成は第１図に示すように、スト
ローブ検出回路１、ラッチ回路２，３、カウンタ４、デ
ィジタル・コンパレータ５，６、ＪＫフリップ・フロン
ブ７，８等からなる。
次に各部の動作を第４図のタイミング・チャートを参照
しながら説明する。
しながら説明する。
第１図において、ディジタル・コンパレータ５゜６以外
の各部はクリヤ信号ＣＬＲがＬレベルである間、クロッ
クＣＬＫにより順次動作が進行する。
の各部はクリヤ信号ＣＬＲがＬレベルである間、クロッ
クＣＬＫにより順次動作が進行する。
ストローブ検出回路１は、ストローブ信号ＳＴＢが入力
すると、クロックＣＬＫの立上がりタイミングでイネー
ブル信号Ｅｌ、Ｅ２を出力する。
すると、クロックＣＬＫの立上がりタイミングでイネー
ブル信号Ｅｌ、Ｅ２を出力する。
イネーブル信号Ｅ１は、１６ビットを２分した８ビット
の単位データの交換サイクルごとに先頭のクロックＣＬ
Ｋの１パルス間だけＨレベルとなり、ラッチ回路２，３
へ送られる。イネーブル信号Ｅ２はクリヤ信号ＣＬＲが
Ｈレベルである間、常時Ｈレベルとなってカウンタ４へ
送られる。
の単位データの交換サイクルごとに先頭のクロックＣＬ
Ｋの１パルス間だけＨレベルとなり、ラッチ回路２，３
へ送られる。イネーブル信号Ｅ２はクリヤ信号ＣＬＲが
Ｈレベルである間、常時Ｈレベルとなってカウンタ４へ
送られる。
このストローブ検出回路１の具体的な構成は、第２図に
示され、Ｄフリップ・フロップ１１〜１３、インバータ
１４、アンド・ゲート１５、オア・ゲート１６からなる
。
示され、Ｄフリップ・フロップ１１〜１３、インバータ
１４、アンド・ゲート１５、オア・ゲート１６からなる
。
ラッチ回路２．３は、それぞれ８個のＤフリップ・フロ
ップを内蔵し、イネーブル信号Ｅ１が入力されている間
、外部からＤ／Ａ入力として送られた１６ビットのデー
タＤ０〜Ｄｔ、Ｄｓ〜Ｄ Ｉ Ｓを最初のクロックＣＬ
Ｋが立下がるタイミングでラッチし、次の処理サイクル
までそれぞれディジタル・コンパレータ５，６へ送す続
ケる。
ップを内蔵し、イネーブル信号Ｅ１が入力されている間
、外部からＤ／Ａ入力として送られた１６ビットのデー
タＤ０〜Ｄｔ、Ｄｓ〜Ｄ Ｉ Ｓを最初のクロックＣＬ
Ｋが立下がるタイミングでラッチし、次の処理サイクル
までそれぞれディジタル・コンパレータ５，６へ送す続
ケる。
カウンタ４は、８ビットにより構成され、イネーブル信
号Ｅ２がＨレベルである間、クロックＣＬＫをカウント
し、そのカウント値Ｃ０〜Ｃ１をディジタル・コンパレ
ータ５，６へ送るとともに、カウント値がＦＦになると
、カウント・アウト信号Ｃ００，をＪＫフリップ・フロ
ップ７．８へ送る。
号Ｅ２がＨレベルである間、クロックＣＬＫをカウント
し、そのカウント値Ｃ０〜Ｃ１をディジタル・コンパレ
ータ５，６へ送るとともに、カウント値がＦＦになると
、カウント・アウト信号Ｃ００，をＪＫフリップ・フロ
ップ７．８へ送る。
二〇カウンタ４は第３図に示すように、４ビットのカウ
ンタ４１，４２を接続して８ビットのカウンタを構成し
たものである。
ンタ４１，４２を接続して８ビットのカウンタを構成し
たものである。
ディジタル・コンパレータ５，６は、それぞれ入力され
たラッチ・データＱ、−Ｑ、 、Ｑ、〜Ｑ ｒ ｓとカ
ウント値００〜Ｃ７の大小を比較し、順次増大するカウ
ント値Ｃ０〜Ｃ１がラッチ・データＱ０〜Ｑ１、Ｑ、〜
Ｑ Ｉｓを越えるまで出力をＨレベルに保持し、越える
とＬレベルに反転してＪＫフリップ・フロップ７，８へ
送る。
たラッチ・データＱ、−Ｑ、 、Ｑ、〜Ｑ ｒ ｓとカ
ウント値００〜Ｃ７の大小を比較し、順次増大するカウ
ント値Ｃ０〜Ｃ１がラッチ・データＱ０〜Ｑ１、Ｑ、〜
Ｑ Ｉｓを越えるまで出力をＨレベルに保持し、越える
とＬレベルに反転してＪＫフリップ・フロップ７，８へ
送る。
ＪＫフリップ・フロップ７．８は、それぞれ処理サイク
ルの最初からディジタル・コンパレータ５．６のＨレベ
ル出力信号が入力されて出力ＱをＨレベルに保持し、デ
ィジタル・コンパレータ７゜８の出力がＬレベルに反転
すると、次のクロックＣＬＫの立上がりタイミングで出
力ＱをＬレベルに反転して処理サイクルの最後まで保持
し、最後にカウント・アウト信号Ｃ，Ｏ０によりＨレベ
ルに復帰する。
ルの最初からディジタル・コンパレータ５．６のＨレベ
ル出力信号が入力されて出力ＱをＨレベルに保持し、デ
ィジタル・コンパレータ７゜８の出力がＬレベルに反転
すると、次のクロックＣＬＫの立上がりタイミングで出
力ＱをＬレベルに反転して処理サイクルの最後まで保持
し、最後にカウント・アウト信号Ｃ，Ｏ０によりＨレベ
ルに復帰する。
このＪＫフリップ・フロップ７．８の出力は、上下位に
２分された８ビットからなる入力データそれぞれの大き
さと８ビット・バイナリ数値の最大値ＦＦとの比をデユ
ーティ比としたＰＷＭ信号となる。このＰＷＭ信号をそ
れぞれ図示しないローパス・フィルタに入力して積分す
ることにより、アナログ波形をした出力信号が得られる
。
２分された８ビットからなる入力データそれぞれの大き
さと８ビット・バイナリ数値の最大値ＦＦとの比をデユ
ーティ比としたＰＷＭ信号となる。このＰＷＭ信号をそ
れぞれ図示しないローパス・フィルタに入力して積分す
ることにより、アナログ波形をした出力信号が得られる
。
以上のように構成したので、Ｄ／Ａ入力からの１６ビッ
トデータはクロックＣＬＫがＦＦ回カウントする処理サ
イクルごとのイネーブル信号Ｅ１のタイミングで取り込
まれ、その上下位に２分されたデータ値にそれぞれ比例
したパルス幅のＰＷＭ信号として出力される。さらにこ
のＰＷＭ信号をローパス・フィルタで積分してアナログ
波形が得られる。
トデータはクロックＣＬＫがＦＦ回カウントする処理サ
イクルごとのイネーブル信号Ｅ１のタイミングで取り込
まれ、その上下位に２分されたデータ値にそれぞれ比例
したパルス幅のＰＷＭ信号として出力される。さらにこ
のＰＷＭ信号をローパス・フィルタで積分してアナログ
波形が得られる。
このように上記の実施例は、入力されたディジタル・デ
ータの値を、シリアルなりロック・パルスのカウント値
と比較して、ＰＷＭ波形のパルス幅に変換するので、回
路の構成を比較的簡単に構成することが可能になり、ま
た、回路の構成素子も特別なものを必要とすることがな
いため、モノリシックＩＣ化が容易である。
ータの値を、シリアルなりロック・パルスのカウント値
と比較して、ＰＷＭ波形のパルス幅に変換するので、回
路の構成を比較的簡単に構成することが可能になり、ま
た、回路の構成素子も特別なものを必要とすることがな
いため、モノリシックＩＣ化が容易である。
さらには、アナログ交換がクロック・パルスのカウント
・アップに追随しておこなわれ、しかも、１６ビット・
データを２分してから変換処理するため、同様な方式で
２分しないで１６ビットのまま変換する場合に比較し、
処理サイクル比がＦＦ／ＦＦＦＦ＝２−’となり、変換
処理が極めて高速でしかも高精度になる。
・アップに追随しておこなわれ、しかも、１６ビット・
データを２分してから変換処理するため、同様な方式で
２分しないで１６ビットのまま変換する場合に比較し、
処理サイクル比がＦＦ／ＦＦＦＦ＝２−’となり、変換
処理が極めて高速でしかも高精度になる。
特にこの実施例のＤ／Ａコンバータは変換速度に高速性
を要求されるオーディオ機器等に好適である。
を要求されるオーディオ機器等に好適である。
なお、実施例は１６ビット構成のディジタル・データの
変換例を示したが、他の８ビット、３２ビットのデータ
等についても、同様に変換可能である。
変換例を示したが、他の８ビット、３２ビットのデータ
等についても、同様に変換可能である。
以上説明したようにこの発明によれば、処理サイクルご
とに入力されたディジタル・データを２分し、それぞれ
のデータとクロック・パルスのカウント値とが比較され
、２分された各入力データ値の大きさに比例したＰＷＭ
波形が出力され、さらにローパス・フィルタによりアナ
ログ波形に変換されて出力されるため、回路の構成も簡
単となりモノリシックＩＣ化が容易となる。また、処理
サイクルごとにクロック単位でアナログ変換されるため
高速で高精度の変換が可能である。
とに入力されたディジタル・データを２分し、それぞれ
のデータとクロック・パルスのカウント値とが比較され
、２分された各入力データ値の大きさに比例したＰＷＭ
波形が出力され、さらにローパス・フィルタによりアナ
ログ波形に変換されて出力されるため、回路の構成も簡
単となりモノリシックＩＣ化が容易となる。また、処理
サイクルごとにクロック単位でアナログ変換されるため
高速で高精度の変換が可能である。
第１図は実施例の全体構成を示す回路図、第２図はスト
ローブ検出回路の具体的な構成を示す回路図、第３図は
カウンタの具体的な構成を示す回路図、第４図は動作を
示すタイミング図である。 １・・・ストローブ検出回路 ２，３・・・う・ンチ回
路４・・・カウンタ ５，６・・・ディジタル・コンノ
（レータ ７．訃 ＪＫフリップ・フロップ。
ローブ検出回路の具体的な構成を示す回路図、第３図は
カウンタの具体的な構成を示す回路図、第４図は動作を
示すタイミング図である。 １・・・ストローブ検出回路 ２，３・・・う・ンチ回
路４・・・カウンタ ５，６・・・ディジタル・コンノ
（レータ ７．訃 ＪＫフリップ・フロップ。
Claims (1)
- （１）入力されたクロック・パルスを処理サイクルごと
にカウントし、サイクル・エンドに相当する所定数をカ
ウントするとクリアされるカウンタと、バスラインより
入力されるバイナリ数値からなる入力データの上位半分
を処理サイクルの開始ごとに取込み保持する上位ビット
・ラッチ回路と、バスラインより入力されるバイナリ数
値からなる入力データの下位半分を処理サイクルの開始
ごとに取込み保持する下位ビット・ラッチ回路と、上位
ビットおよび下位ビット・ラッチ回路にそぞれ保持され
ているバイナリ数値とカウンタのカウント値との大小を
比較し比較結果をそれぞれ出力する上位ビット用および
下位ビット用ディジタル・コンパレータと、 上位および下位ビット用ディジタル・コンパレータそれ
ぞれの比較結果にもとづき処理サイクルの開始からカウ
ント値が入力数値を越えるまでの期間をＨレベル出力と
し他の期間をＬレベル出力とする上位ビット用および下
位ビット用ＰＷＭ変換回路と、 上位および下位ビット用ＰＷＭ変換回路の出力信号をそ
れぞれ積分する上位ビット用および下位ビット用ローパ
ス・フィルタと、 を具えることを特徴とする２ビットＤ／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359090A JPH042221A (ja) | 1990-04-19 | 1990-04-19 | ２ビットｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359090A JPH042221A (ja) | 1990-04-19 | 1990-04-19 | ２ビットｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042221A true JPH042221A (ja) | 1992-01-07 |
Family
ID=14357988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10359090A Pending JPH042221A (ja) | 1990-04-19 | 1990-04-19 | ２ビットｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042221A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136818A (en) * | 1981-02-17 | 1982-08-24 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| JPS5881329A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | デジタル・アナログ変換回路 |
-
1990
- 1990-04-19 JP JP10359090A patent/JPH042221A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136818A (en) * | 1981-02-17 | 1982-08-24 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| JPS5881329A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | デジタル・アナログ変換回路 |
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