JPH04222988A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に近年ワークステーションやパーソナルコンピュー
タの画像処理用メモリとしてよく使用されるデュアルポ
ートＲＡＭ（ランダムアクセスメモリ）等における１サ
イクルで複数ビットにデータ書込が可能なブロックライ
ト機能の改良に関するものである。

【０００２】

【従来の技術】図４は従来のデュアルポートＲＡＭをブ
ロック図で表したものであり、１００はデュアルポート
ＲＡＭチップ、１は第１のメモリアレイであるＲＡＭの
メモリアレイ、２はその行選択を行うロウデコーダ、３
は列選択を行うコラムデコーダである。該行，列両デコ
ーダ２，３は、外部アドレス端子２０から入力されアド
レスバッファ７によって変換された信号，つまり内部ア
ドレス信号６ａ，６ｂによりＲＡＭメモリアレイ１中の
任意の１セルを選択するようになっている。

【０００３】またデータの書込については、外部データ
入出力端子２２からのデータはＲＡＭ入出力バッファ４
によって内部書込信号に変換され、ＲＡＭ書込バス５ａ
による列選択後、被選択セルに書き込まれるようになっ
ている。またデータの読出については、同じく列選択後
、データはＲＡＭ読出バス５ｂによってＲＡＭ入出力バ
ッファ４を介し外部データ入出力端子２２に出力される
ようになっている。ここで、アドレス選択，書込，読出
等種々の動作は外部クロック端子２１に入力される種々
の信号，つまり反転ＲＡＳ（ローアドレスストローブ）
，反転ＣＡＳ（コラムアドレスストローブ），反転ＷＢ
（ライトパービット）／反転ＷＥ（ライトイネーブル）
，反転ＤＴ（データトランスファー）／反転ＯＥ（アウ
トプットイネーブル），ＤＳＦ（Ｄスペシャルフラグ）
によって指示され、内部信号ジェネレータ８で数々の内
部信号に変換される。

【０００４】また１１はＲＡＭメモリアレイ１の１行分
、即ち列方向のメモリセル数に等しい数のメモリセルを
もつ第２のメモリセルアレイであるＳＡＭ（シリアルア
クセスメモリ）のメモリアレイで、これは第１のメモリ
アレイ１の任意の行について、ＲＡＭとの間で双方向に
データ転送可能であり、つまりＲＡＭ，ＳＡＭ間データ
転送回路１０により、ＲＡＭからＳＡＭ、あるいはＳＡ
ＭからＲＡＭへの双方向転送が可能となっている。転送
はＲＡＭメモリアレイ１の書込、読出と同じく外部クロ
ック端子２１に入力される信号によって指示される。

【０００５】ここで上記ＳＡＭメモリアレイ１１への書
込，読出番地の指定はシリアルセレクタ１２によってな
され、そのスタート番地は上記ＲＡＭ及びＳＡＭ間での
データ転送サイクルの時に与えられた列アドレス６ｃと
している。即ち転送サイクルにおいては、行アドレスは
ＲＡＭメモリアレイ１の転送される行アドレス、列アド
レスは転送後に行われるＳＡＭメモリアレイ１１の読出
，書込のスタートアドレスを意味する。なお９は列アド
レスを転送後のＳＡＭ書込，読出先頭アドレス指定信号
に変換する変換回路である。番地のシフトは外部シリア
ルクロック端子３０からのシリアルクロック信号ＳＣに
よりなされる。つまり該信号をＳＣバッファ１７でシリ
アルクロック内部信号に変換した後、信号変換回路１６
、例えばカウンター回路によって信号変換してアドレス
を１つずつ進め、シリアルセレクタ１２により書込，読
出番地を指示する。

【０００６】また１５ａはＳＡＭ書込バス、１５ｂはＳ
ＡＭ読出バスで、１４はＳＡＭ入出力バッファ、３２は
外部シリアル入出力端子である。３１は外部シリアルイ
ネーブル端子で、該端子３１からのシリアルイネーブル
信号（反転ＳＥ）は、反転ＳＥバッファ１８で内部信号
に変換されて、ＳＡＭ入出力バッファ１４及び転送回路
１０に入力され、ＳＡＭメモリアレイ１１への書込，読
出の際、ＳＡＭ入出力バッファ１４に禁止をかけたり、
ＲＡＭ，ＳＡＭ間データ転送回路１０に禁止をかけたり
する。１９はアドレスの位置が上位か下位かを示すスペ
シャルフラグ信号を変換するＱＳＦ出力バッファ、３３
はその変換信号を出力する外部ＱＳＦ端子である。

【０００７】図５はこのデュアルポートＲＡＭを使った
画像処理システムの一例を示し、ＣＰＵ５０からは随時
表示に必要な情報がＲＡＭメモリアレイ１に書き込まれ
、ＲＡＭメモリアレイ１から書き込まれたデータはＳＡ
Ｍメモリアレイ１１に転送されており、その後ＳＡＭメ
モリアレイ１１からＣＲＴＣ（ＣＲＴコントローラ）５
１にデータが送られて表示装置５２に表示される。

【０００８】標準のメモリでは、１つの動作が書込ある
いは読出に限られているので、描画と作画を同時にでき
ないが、デュアルポートＲＡＭでは第１のメモリを書込
用メモリとして、第２のメモリを読出用メモリとしてこ
れらをそれぞれ独立して非同期に動作可能であるので、
描画と作画が同時に行える。

【０００９】またシステムを容易化するためメモリＩＣ
内部に様々な機能を持たせる傾向は近年特に強く、図７
（ａ）　にこのような機能の一例としてブロックライト
について示す。これは１ＭビットデュアルポートＲＡＭ
に取り入れられているブロックライト機能であるが、予
めカラーレジスタ６０なるところに書込データ（ＣＯＬ
ＯＲ　ＤＡＴＡ）　を蔵えておき、これを１サイクルで
４ビット一度に書込みしようというもので、従来１サイ
クルの書込が１ビットに限られていたことと比べると、
作画に要する時間が大幅に短縮できる。１Ｍビットデュ
アルポートＲＡＭでは１サイクルで４ビットの書込であ
ったが、今後の複雑多様なアプリケーションを考えると
、ブロックライトのビット数が図７（ｂ）のような８ビ
ット，図７（ｃ）　のような１６ビット、さらにはもっ
と多くのビットというような要求がでてくることはいう
までもない。

【００１０】図６は従来の４ビットブロックライト用の
内部回路を表したもので、１０１はＲＡＭメモリアレイ
のメモリセル、１１１はＳＡＭメモリアレイのメモリセ
ル、１０２は列方向に並ぶビットライン、１０３は行選
択線であるワードライン、１０４はセンスアンプである
。１０５は列選択を行う列デコーダ出力であり、４ａは
４つの入出力バス５ｃ〜５ｆを有し、４つのビットライ
ン対を同時に選択してデータを書込できるよう構成した
ＲＡＭ入出力バッファであり、図４に示すブロック入力
バス１００３を有するブロックライト用入力バッファ１
０１０を含む構成となっている。

【００１１】この回路では、通常の１ビットの書込，読
出においては、ＲＡＭ入出力バッファ４ａで４本のうち
１本を選択し、ブロックライトにおいては入出力バス５
ｃ〜５ｆが全て書込バスとなって４ビット同時書込を実
現している。

【００１２】

【発明が解決しようとする課題】従来の半導体記憶装置
におけるブロックライト回路は、以上のように構成され
ているので、図７（ｂ），（ｃ）　のように８ビット，
１６ビットのブロックライト機能を実現するためには８
対，１６対の入出力バスを用意することが必要であり、
チップ面積が大きくなったり、ブロックライトと通常の
１ビットライトとで、入出力バスの切換えが複雑になっ
たりするという問題点があった。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、入出力バスの本数を増やすこと
なく、ブロックライト機能を実現でき、しかもブロック
ライトすべきビット数を自由に設定できる半導体記憶装
置を得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、ランダムアクセスメモリ（ＲＡＭ）のメモリ
アレイの列選択を行う列選択回路を、列アドレス選択信
号に基づいて単一の列を選択する第１の列選択回路と、
列アドレス選択信号及びブロックライト信号に基づいて
複数の列を選択する第２の列選択回路とを有し、上記単
一列の選択動作と複数列の選択動作とを切換可能な回路
構成とし、複数ビットセルへの一括書込を上記ブロック
ライト信号に基づいて行うようにしたものである。

【００１５】

【作用】この発明においては、ランダムアクセスメモリ
（ＲＡＭ）のメモリアレイの列選択を行う列選択回路を
、列アドレス選択信号に基づいて単一の列を選択する第
１の列選択回路、及び列アドレス選択信号及びブロック
ライト信号に基づいて複数の列を選択する第２の列選択
回路を有し、上記単一列の選択動作と複数列の選択動作
とを切換可能な回路構成としたから、入出力バッファの
入出力バスの本数を増やすことなく、ブロックライト機
能を実現できる。しかも第２の列選択回路へ入力される
複数の列アドレス選択信号のうち下位の所定ビットに対
応するものを論理回路等により遮断するようにすること
により、ブロックライトすべきビット数を自由に設定で
きる。

【００１６】

【実施例】図１は本発明の一実施例による半導体記憶装
置を説明するためのブロックライト用の回路構成を示す
図である。図において、図４及び図６と同一符号は同一
または相当部分を示し、１０１ａ〜１０１ｎはＲＡＭメ
モリアレイの所定行のメモリセル、１０２ａ〜１０２ｎ
は上記各メモリセルへ情報をアクセスするためのビット
線、１０４ａ〜１０４ｎは上記各ビット線に接続された
センスアンプである。１１０５ａ〜１１０５ｎはそれぞ
れＲＡＭのメモリアレイの各列ごとに設けられ、列デコ
ーダ出力１０５ａ〜１０５ｎを出力する論理回路であり
、これらは、通常動作時上記列デコーダ出力を出力する
第１の論理回路１１００ａ〜１１００ｎと、ブロックラ
イト時上記列デコーダ出力を出力する第２の論理回路１
１０１ａ〜１１０１ｎと、上記第１，第２の論理回路の
論理和をとる第３の論理回路１１０２ａ〜１１０２ｎと
から構成されている。

【００１７】ここで上記第１の論理回路１１００は各列
を指定するための信号線である複数の列アドレス選択信
号Ａ０　〜Ａｎ　を入力とするＮＡＮＤ回路から構成さ
れている。また上記第２の論理回路１１０１は上記列ア
ドレス選択信号Ａ０　〜Ａｎ　及びブロックライト信号
ψを入力とするＮＡＮＤ回路であり、この回路では、上
記選択信号のうち下位の所定ビットについては他の論理
回路（図示せず）を介して入力されており、上記他の論
理回路によりＲＡＭのメモリアレイからの所定列の選択
が可能となっている。例えば、下位のアドレス選択線Ａ
０　，Ａ１　を遮断した場合、４ビットが同時に選択さ
れ、また下位のアドレス選択線Ａ０　，Ａ１　，Ａ２　
を遮断した場合８ビットが同時に選択される。またここ
ではＲＡＭ入出力バッファ４は、上記第２の論理回路１
１０１ａ〜１１０１ｎが複数のビットを選択している状
態で書込信号φが入力された時ＲＡＭ入出力バス５に書
込データを出力するブロックライト手段を有している。

【００１８】次に動作について説明する。通常の１ビッ
ト書込，読出の場合、行選択が行われると複数の行アド
レス線，つまりワードラインのうち所定の１本だけが活
性化し、選択されたワード線１０３につながるメモリセ
ル１０１ａ〜１０１ｎのデータがビット線１０２ａ〜１
０２ｎに読み出される。次いでセンスアンプ１０４ａ〜
１０４ｎによるセンスが始まり、その後第１の論理回路
１１００ａ〜１１００ｎのうちの１つから列デコーダ出
力が出力され、所定のビット線とＲＡＭ入出力バス５と
がつながる。この状態でＲＡＭ入出力バッファ４により
書込あるいは読出が行われる。

【００１９】またブロックライト（一括書込）の場合、
所定のワードライン１０３が立ち上がると、メモリセル
１０１ａ〜１０１ｎのデータはビットライン１０２ａ〜
１０２ｎに読み出される。ブロックライトの場合ワード
ライン１０３の立上り後すぐにセンスせず、書込信号φ
が入力され、ＲＡＭ入出力バッファ４によりＲＡＭ入出
力バス５に書込データが伝達される。

【００２０】次いで第２の論理回路１１０１ａ〜１１０
１ｎにブロックライト信号ψ及び所定のアドレス信号が
入力されると、上記第２の論理回路のうち所定のものの
みが列デコーダ出力を出力し、これによりブロックライ
トすべきビットのビットラインへのみブロックライト書
込データが伝達される。

【００２１】この書込動作では、ワードライン１０３が
活性化されると、ビットライン１０２には、メモリセル
１０１に予め書き込まれていたデータが先に伝達される
ので、ＲＡＭ入出力バス５から入るブロックライト書込
データは、たとえ複数の列デコーダ１０５がＯＮ状態に
なっても、メモリセル１０１のデータよりも書込電圧を
強くしなければならない。このようなことから、複数の
ビットライン１０２へのブロックライト後に、センスア
ンプ１０４を動作させ、完全な“Ｈ”あるいは“Ｌ”レ
ベルをメモリセル１０１に書き込むようにしている。

【００２２】次にブロックライト前の、ブロックライト
するビット線を指定するための制御について簡単に説明
する。図２はロードカラーサイクル，つまりブロックラ
イトするデータをカラーレジスタにロードするサイクル
と、カウントサイクル，つまりブロックライトするビッ
ト線をカウントするサイクルとを示すタイムチャート図
であり、ここではロードカラーサイクルとカウントサイ
クルとを１つにした場合を示している。図中、反転ＲＡ
Ｓ，反転ＣＡＳ，ＤＳＦは内部信号のジェネレータ８に
入力される制御信号であり、Ａ４，Ａ３は通常動作での
列アドレス選択信号であり、これらの信号によりブロッ
クライト動作のタイミングを設定している。

【００２３】すなわち反転ＣＡＳ及びＤＳＦのハイレベ
ル状態における反転ＲＡＳのローレベルエッジによりロ
ードカラーサイクル及びカウントサイクルを定義し、反
転ＣＡＳのローレベルエッジのタイミングで、次にブロ
ックライトする書込データであるカラーとブロックライ
トするビット数であるカウントとを外部データ入出力端
子２２よりロードし、次のサイクルであるブロックライ
トサイクルに備える。図３はブロックライトサイクルの
タイムチャートの例であり、図１と同一符号は同一のも
のである。反転ＲＡＳローレベル，反転ＣＡＳローレベ
ル，かつＤＳＦハイレベル状態でブロックライトを開始
する。

【００２４】このように本実施例では、１ビットごとの
通常の書込，読出動作時、列アドレス選択信号Ａ０　〜
Ａｎ　に基づいて列デコーダ出力１０５ａ〜１０５ｎを
出力する第１の論理回路１１００ａ〜１１００ｎに加え
て、ブロックライト時所定の列デコーダ出力を出力する
第２の論理回路１１０１ａ〜１１０１ｎを設け、ブロッ
クライトサイクル前のカウントサイクルにて、上記第２
の論理回路によりブロックライトするビット数を指定す
るようにしたので、ブロックライト信号ψが入ると、４
ビット，８ビット，１６ビット等前サイクルで指定され
た複数の列デコーダが活性化し、入力バスから複数ビッ
トにデータが書き込まれることとなる。これにより入出
力バスの本数を増やすことなく、ブロックライト機能を
実現できる。また第２の論理回路へ入力される複数の列
アドレス選択信号のうち下位の所定ビットに対応するも
のを他の論理回路により遮断するようにしているため、
ブロックライトすべきビット数を自由に設定できるとい
う効果がある。

【００２５】また、上記ＲＡＭに加えて、メモリアレイ
の列数が該ＲＡＭのメモリアレイの列数と等しいシリア
ルアクセスメモリ（ＳＡＭ）を備え、上記ＲＡＭ及びＳ
ＡＭ間でのデータ転送動作以外は各メモリにて非同期に
動作可能なデュアルポートのメモリ部を構成しているた
め、画像処理では、描画，つまりメモリへの画像情報の
書込と、作画，つまりメモリからの画像情報の読出とを
同時に行うことができる。

【００２６】なお、上記実施例では、ＲＡＭに加えてＳ
ＡＭを有し、該ＲＡＭ及びＳＡＭ間でのデータ転送動作
以外は各メモリにて非同期に動作可能なデュアルポート
のメモリについて説明したが、これは上記ＳＡＭを有し
ないシングルポートメモリであってもよい。この場合、
画像処理における描画及び作画の同時動作以外は上記実
施例と同様な効果がある。

【００２７】

【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、ランダムアクセスメモリ（ＲＡＭ）のメモ
リアレイの列選択を行う列選択回路を、列アドレス選択
信号に基づいて単一の列を選択する第１の列選択回路、
及び列アドレス選択信号及びブロックライト信号に基づ
いて複数の列を選択する第２の列選択回路を有し、上記
単一列の選択動作と複数列の選択動作とを切換可能な回
路構成としたので、入出力バッファの入出力バスの本数
を増やすことなく、ブロックライト機能を実現できる。 しかも第２の列選択回路へ入力される複数の列アドレス
選択信号のうち下位の所定ビットに対応するものを論理
回路等により遮断するようにすることにより、ブロック
ライトすべきビット数を自由に設定できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置を説明
するための図である。

【図２】上記半導体記憶装置のブロックライト動作にお
けるロードカラーサイクル及びカウントサイクルを示す
図である。

【図３】上記ブロックライト動作におけるブロックライ
トサイクルを示す図である。

【図４】従来のデュアルポートＲＡＭのブロック構成を
示す図である。

【図５】上記従来のデュアルポートＲＡＭを用いた画像
処理システムの例を示す図である。

【図６】従来のブロックライト用の回路構成を示す図で
ある。

【図７】一般的なブロックライト動作の説明図である。

【符号の説明】

１　　　　　　　　　　　　　　　　　　　　　　ＲＡ
Ｍメモリアレイ（主メモリアレイ） ２　　　　　　　　　　　　　　　　　　　　　　ロウ
デコーダ（行選択回路）３　　　　　　　　　　　　　
　　　　　　　　　コラムデコーダ（列選択回路） ４　　　　　　　　　　　　　　　　　　　　　　ＲＡ
Ｍ入出力バッファ（データ書込・読出手段） １１　　　　　　　　　　　　　　　　　　　　ＳＡＭ
メモリアレイ（補助メモリアレイ） １２　　　　　　　　　　　　　　　　　　　　シリア
ルセレクタ（補助選択回路） １４　　　　　　　　　　　　　　　　　　　　ＳＡＭ
入出力バッファ（補助アクセス手段） １０１ａ〜１０１ｎ　　　　　　メモリセル１０２ａ〜
１０２ｎ　　　　　　ビットライン１０３　　　　　　
　　　　　　　　　　　　ワードライン１０４ａ〜１０
４ｎ　　　　　　センスアンプ１０５ａ〜１０５ｎ　　
　　　　列デコーダ出力１１００ａ〜１１００ｎ　　第
１の論理回路（第１の列選択手段） １１０１ａ〜１１０１ｎ　　第２の論理回路（第２の列
選択手段） １１０２ａ〜１１０２ｎ　　第３の論理回路１１０５ａ
〜１１０５ｎ　　論理回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　行及び列方向にメモリセルを配列して
   なる主メモリアレイを有する主メモリと、該主メモリア
   レイの行，列選択を行う行，列選択回路を有し、上記主
   メモリからメモリセルを選択する選択手段と、被選択メ
   モリセルへのデータの書込及び読出を行うデータ書込・
   読出手段とを備え、データのランダムアクセスが可能な
   半導体記憶装置において、上記列選択回路は、列アドレ
   ス選択信号に基づいて単一の列を選択する第１の列選択
   手段と、列アドレス選択信号及びブロックライト信号に
   基づいて複数のブロックライトすべき列を選択する第２
   の列選択手段とを有し、さらに上記ブロックライト信号
   の入力時に上記第２の列選択手段によって選択された複
   数ビットセルへのデータの一括書込を行うブロックライ
   ト手段を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】　　請求項１記載の半導体記憶装置におい
   て、上記主メモリに加えて、列数が上記主メモリアレイ
   の列数と等しい補助メモリアレイを有する補助メモリを
   備えるとともに、上記主メモリと補助メモリとの間で、
   基準信号の指定により上記両メモリアレイの任意の行に
   ついての双方向データ転送を行うデータ転送手段を備え
   、上記選択手段は、上記補助メモリアレイからメモリセ
   ルを選択する補助選択回路を有し、上記データ書込・読
   出手段は、補助メモリアレイの被選択メモリセルへのデ
   ータ書込及び読出を行う補助アクセス手段を有し、上記
   主メモリ及び補助メモリは、これらの間でのデータ転送
   動作以外は各メモリにて非同期に動作可能なデュアルポ
   ートのメモリ部を構成していることを特徴とする半導体
   記憶装置。
3. 【請求項３】　　請求項１または２記載の半導体記憶装
   置において、上記メモリへの書込は、ブロックライトす
   るデータをロードするロードカラーサイクルと、ブロッ
   クライトするビット数を設定するカウントサイクルと、
   実際に書込みを行うブロックライトサイクルとによって
   行うことを特徴とする半導体記憶装置。