JPH04222999A - Ｅｃｃシステムを有するｄｒａｍ装置 - Google Patents
Ｅｃｃシステムを有するｄｒａｍ装置Info
- Publication number
- JPH04222999A JPH04222999A JP3051732A JP5173291A JPH04222999A JP H04222999 A JPH04222999 A JP H04222999A JP 3051732 A JP3051732 A JP 3051732A JP 5173291 A JP5173291 A JP 5173291A JP H04222999 A JPH04222999 A JP H04222999A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ecc
- valid
- syndrome
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ用のオンチッ
プＥＣＣシステムに関し、特にＥＣＣシステムにより生
じるアクセス遅延を最小限に抑えるインターロックされ
たオンチップＥＣＣシステムに関する。
プＥＣＣシステムに関し、特にＥＣＣシステムにより生
じるアクセス遅延を最小限に抑えるインターロックされ
たオンチップＥＣＣシステムに関する。
【０００２】
【従来の技術】１９７０年代のＤＲＡＭの開発の非常に
早い段階から、設計者達は、ある種のオンチップのエラ
ー回復回路に対する必要を認識してきた。即ち、メモリ
ー・チップを作るため必要な処理ステップ数が多くなり
、製造すべき個々のトランジスタ／コンデンサ・メモリ
ー・セル数が多くなると、実際の観点から少なくともあ
るメモリー・セルが適正に機能しなくなることが不可避
である。過去においては、この問題は、予備の（即ち、
「冗長な」）メモリー・セルの行および（または）列を
含め、不良なメモリー・アレイの行／列を冗長な行／列
に切換えることによって処理されていた。
早い段階から、設計者達は、ある種のオンチップのエラ
ー回復回路に対する必要を認識してきた。即ち、メモリ
ー・チップを作るため必要な処理ステップ数が多くなり
、製造すべき個々のトランジスタ／コンデンサ・メモリ
ー・セル数が多くなると、実際の観点から少なくともあ
るメモリー・セルが適正に機能しなくなることが不可避
である。過去においては、この問題は、予備の（即ち、
「冗長な」）メモリー・セルの行および（または）列を
含め、不良なメモリー・アレイの行／列を冗長な行／列
に切換えることによって処理されていた。
【０００３】しかし、冗長性それ自体がＤＲＡＭの作動
中に生じ得る全てのエラーを有効に正し得ないことが明
確になってきた。特に、初期には適正に作動するメモリ
ー・セルが、一旦実際に使用されると不適性に作動する
ことがある。これは、いわゆる「ソフト・エラー」（例
えば、メモリー・チップが内部にパッケージされた材料
により放射されるアルファ粒子による記憶された電荷の
逸失）か、あるいは「ハード・エラー」（実地に長時間
使用された後に生じるチップ内のメタライゼーションま
たは他の材料における循環的に生じる故障）のいずれか
であり得る。このような両方のタイプのエラーは初期テ
スト後に生じる故に、これらエラーは冗長性によっては
正すことができない。更に、メモリーにおけるセルの行
／列数が増加するに伴い、各冗長線により許される相対
的な障害の範囲は減少する。これらの問題は、ハミング
・コードあるいは水平／垂直（Ｈ−Ｖ）パリティの如き
エラー訂正コード（ＥＣＣ）の使用により対処されてき
た。ハミング・コードの一般的な概要については、Ｃ．
Ｃｈｅｎ等著「半導体メモリー用途に対するエラー訂正
コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏ
ｄｅｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ）の水準技
術の展望」（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒ
ｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ
、第２８巻、第２号、１９８４年３月発行、１２４〜１
３４頁）を参照されたい。Ｈ−Ｖパリティにおいては、
１つのセル・マトリックスの各行および列毎のパリティ
・ビットが生成されて、訂正のため使用される。ＥＣＣ
手法は、典型的には、データが多重ビット・ワード形態
で読出される比較的大きなコンピュータ・システムで使
用される。この種のシステム・レベルＥＣＣは現在比較
的小さなシステムにおいても使用されているが、これは
依然としてある程度のロジックの複雑さおよび（回路コ
ストの増加およびデータ・アクセス速度の低下による）
経費の双方を増し、これが比較的複雑でないシステムへ
の実現を遠ざける。 これらの用途においては、メモ
リー性能／信頼性は、初期テスト後に生じるエラーを訂
正するシステム・レベルＥＣＣが存在しない故に、犠牲
を蒙る。
中に生じ得る全てのエラーを有効に正し得ないことが明
確になってきた。特に、初期には適正に作動するメモリ
ー・セルが、一旦実際に使用されると不適性に作動する
ことがある。これは、いわゆる「ソフト・エラー」（例
えば、メモリー・チップが内部にパッケージされた材料
により放射されるアルファ粒子による記憶された電荷の
逸失）か、あるいは「ハード・エラー」（実地に長時間
使用された後に生じるチップ内のメタライゼーションま
たは他の材料における循環的に生じる故障）のいずれか
であり得る。このような両方のタイプのエラーは初期テ
スト後に生じる故に、これらエラーは冗長性によっては
正すことができない。更に、メモリーにおけるセルの行
／列数が増加するに伴い、各冗長線により許される相対
的な障害の範囲は減少する。これらの問題は、ハミング
・コードあるいは水平／垂直（Ｈ−Ｖ）パリティの如き
エラー訂正コード（ＥＣＣ）の使用により対処されてき
た。ハミング・コードの一般的な概要については、Ｃ．
Ｃｈｅｎ等著「半導体メモリー用途に対するエラー訂正
コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏ
ｄｅｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ）の水準技
術の展望」（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒ
ｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ
、第２８巻、第２号、１９８４年３月発行、１２４〜１
３４頁）を参照されたい。Ｈ−Ｖパリティにおいては、
１つのセル・マトリックスの各行および列毎のパリティ
・ビットが生成されて、訂正のため使用される。ＥＣＣ
手法は、典型的には、データが多重ビット・ワード形態
で読出される比較的大きなコンピュータ・システムで使
用される。この種のシステム・レベルＥＣＣは現在比較
的小さなシステムにおいても使用されているが、これは
依然としてある程度のロジックの複雑さおよび（回路コ
ストの増加およびデータ・アクセス速度の低下による）
経費の双方を増し、これが比較的複雑でないシステムへ
の実現を遠ざける。 これらの用途においては、メモ
リー性能／信頼性は、初期テスト後に生じるエラーを訂
正するシステム・レベルＥＣＣが存在しない故に、犠牲
を蒙る。
【０００４】この問題に対する解決策は、メモリー・チ
ップ自体にＥＣＣ回路を組み込むことである。これによ
り、効率のよいメモリー性能を向上させると同時に、Ｅ
ＣＣと関連するコストを低下させる。１９８２年６月１
５日発行のＭｉｌｌｅｒの米国特許第４，３３５，４５
９号「歩留まりおよび信頼性が増したワン・チップ・ラ
ンダム・アクセス・メモリー」は、メモリー・チップ上
にハミング・コードＥＣＣを組み込む一般理念に関する
ものである。記憶されたデータは、ＥＣＣ回路により処
理される１２ビット（８データ・ビットおよび４検査ビ
ット）からなるＥＣＣワードで読出される。訂正された
８つのデータ・ビットは８ビット・レジスタへ送られる
。このレジスタは、単一ビットＩ／Ｏを介する出力のた
め８ビットの１つを選定するアドレス信号を受取る。
ップ自体にＥＣＣ回路を組み込むことである。これによ
り、効率のよいメモリー性能を向上させると同時に、Ｅ
ＣＣと関連するコストを低下させる。１９８２年６月１
５日発行のＭｉｌｌｅｒの米国特許第４，３３５，４５
９号「歩留まりおよび信頼性が増したワン・チップ・ラ
ンダム・アクセス・メモリー」は、メモリー・チップ上
にハミング・コードＥＣＣを組み込む一般理念に関する
ものである。記憶されたデータは、ＥＣＣ回路により処
理される１２ビット（８データ・ビットおよび４検査ビ
ット）からなるＥＣＣワードで読出される。訂正された
８つのデータ・ビットは８ビット・レジスタへ送られる
。このレジスタは、単一ビットＩ／Ｏを介する出力のた
め８ビットの１つを選定するアドレス信号を受取る。
【０００５】Ｇａｎｄｈｉ等の論文「オンチップ・エラ
ー検査および訂正を行うダイナミックランダム・アクセ
ス・メモリー（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ ｗｉｔｈ Ｏｎ
−Ｃｈｉｐ Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａ
ｎｄ Ｃｏｒｒｅｃｔｉｏｎ）」（ＩＢＭ Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ、１９８４年１０月発行、２８１８〜２８１９頁
）もまたオンチップＥＣＣの一般理念を開示し、これに
おいては読出しデータが記憶された検査ビットを用いて
訂正され、またＤＲＡＭアレイに記憶されるべきデータ
に対して新しい検査ビットがＥＣＣシステムによって生
成される。ＥＣＣシステムは、スタチック・レジスタと
通信する。
ー検査および訂正を行うダイナミックランダム・アクセ
ス・メモリー（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ ｗｉｔｈ Ｏｎ
−Ｃｈｉｐ Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａ
ｎｄ Ｃｏｒｒｅｃｔｉｏｎ）」（ＩＢＭ Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ、１９８４年１０月発行、２８１８〜２８１９頁
）もまたオンチップＥＣＣの一般理念を開示し、これに
おいては読出しデータが記憶された検査ビットを用いて
訂正され、またＤＲＡＭアレイに記憶されるべきデータ
に対して新しい検査ビットがＥＣＣシステムによって生
成される。ＥＣＣシステムは、スタチック・レジスタと
通信する。
【０００６】Ｈｉｔａｃｈｉ社に対して譲渡された１９
８９年３月２８日発行のＳｈｉｎｏｄａ等の米国特許第
４，１８７，０５２号「改善されたダミー・セル構成お
よび内蔵されたエラー訂正コード回路を有する半導体メ
モリー」は、異なるＥＣＣワードに現れる故に１つのワ
ード線上の隣接する障害セルがＥＣＣシステムから１ビ
ットの故障として見える（これにより訂正可能である）
ように、特定のダミー・セル形態ならびにワード線を相
互に組合わせる一般理念を開示している。
８９年３月２８日発行のＳｈｉｎｏｄａ等の米国特許第
４，１８７，０５２号「改善されたダミー・セル構成お
よび内蔵されたエラー訂正コード回路を有する半導体メ
モリー」は、異なるＥＣＣワードに現れる故に１つのワ
ード線上の隣接する障害セルがＥＣＣシステムから１ビ
ットの故障として見える（これにより訂正可能である）
ように、特定のダミー・セル形態ならびにワード線を相
互に組合わせる一般理念を開示している。
【０００７】Ｊ．Ｙａｍａｄａの論文「ＤＲＡＭに対す
るセレクタ線と組合わせた内蔵されたＥＣＣ手法」（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ、第ＳＣ−２２巻、第５号、
１９８７年１０月発行、８６８〜８７３頁）は、１つの
ワード線に沿うメモリー・セルのＨ−Ｖパリティ・マト
リックス内の位置への割当てが、ワード線に沿う隣接セ
ルが異なるＨおよびＶグループの要素であるように対角
状に行われるＨ−Ｖパリティを用いるオンチップＥＣＣ
システムを開示している。このため、セルをそれらの関
連するＨ、Ｖパリティ・チェッカにつなぐ長いセレクタ
線を無くす。このことは、２つの結合パリティ・チェッ
カとの組合わせにおいて、オンチップＨＶパリティ・シ
ステムにより課され「得る」アクセス・ペナルティを５
ナノ秒程度に短縮する。このような一般的システムはま
た、Ｔ．Ｍａｎｏ等の論文「１６ＭｂＤＲＡＭに対する
回路手法」（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ １９８７、 Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
論文１．６、２２〜２３頁）にも開示されている。
るセレクタ線と組合わせた内蔵されたＥＣＣ手法」（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ、第ＳＣ−２２巻、第５号、
１９８７年１０月発行、８６８〜８７３頁）は、１つの
ワード線に沿うメモリー・セルのＨ−Ｖパリティ・マト
リックス内の位置への割当てが、ワード線に沿う隣接セ
ルが異なるＨおよびＶグループの要素であるように対角
状に行われるＨ−Ｖパリティを用いるオンチップＥＣＣ
システムを開示している。このため、セルをそれらの関
連するＨ、Ｖパリティ・チェッカにつなぐ長いセレクタ
線を無くす。このことは、２つの結合パリティ・チェッ
カとの組合わせにおいて、オンチップＨＶパリティ・シ
ステムにより課され「得る」アクセス・ペナルティを５
ナノ秒程度に短縮する。このような一般的システムはま
た、Ｔ．Ｍａｎｏ等の論文「１６ＭｂＤＲＡＭに対する
回路手法」（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ １９８７、 Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
論文１．６、２２〜２３頁）にも開示されている。
【０００８】Ｔ．Ｙａｍａｄａ等の論文「１６ビットコ
ンカレントＥＣＣを備えた４ＭビットＤＲＡＭ」（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第１号、１９
８６年２月発行、２０〜２６頁）は、全ての垂直パリテ
ィが同時にチェックされて、垂直パリティ・セレクタの
必要を無くすオンチップＨ−Ｖ ＥＣＣシステムを開
示している。同論文の第６図に示されるように、メモリ
ー・チップは、データを主センス増幅器から１組の中間
増幅器へ、また中間増幅器から列復号スイッチを介して
データ・ラッチへ送る。ＥＣＣシステムは、データの訂
正のため中間増幅器とデータ出力間に並列に結合される
。
ンカレントＥＣＣを備えた４ＭビットＤＲＡＭ」（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第１号、１９
８６年２月発行、２０〜２６頁）は、全ての垂直パリテ
ィが同時にチェックされて、垂直パリティ・セレクタの
必要を無くすオンチップＨ−Ｖ ＥＣＣシステムを開
示している。同論文の第６図に示されるように、メモリ
ー・チップは、データを主センス増幅器から１組の中間
増幅器へ、また中間増幅器から列復号スイッチを介して
データ・ラッチへ送る。ＥＣＣシステムは、データの訂
正のため中間増幅器とデータ出力間に並列に結合される
。
【０００９】Ｋ．Ａｒｉｍｏｔｏ等の論文「埋設された
ＥＣＣを有する速度増強ＤＲＡＭアレイ・アーキテクチ
ャ」（ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｃｉｒｃｕｉｔｓ １９８９、Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、
論文８−７）は、メモリー・アレイが、サブＩ／Ｏバス
線と接続される複数のビット線対からなり、このバス線
が更に列復号操作を介して主Ｉ／Ｏ線と接続されるハミ
ング・コード・オンチップＥＣＣを支持するメモリー構
成を開示している。ビット線のデータは、主Ｉ／Ｏ線（
ならびにデータ・レジスタ）が増幅された論理状態を与
えられるように、検出の間２回増幅される。検出後、主
Ｉ／Ｏ線はローディングを減らすためサブＩ／Ｏバス線
から絶縁される。２段の増幅の間、ＥＣＣはサブＩ／Ｏ
バス線上のデータを受取る。ＥＣＣは最小限度の遅れを
有するため、また検出サイクルの間に作動を開始するた
め、ページ・アクセス・モードにおける第１のデータ読
出しはエラー訂正ができない。しかし、その後のデータ
読出しはエラー訂正される（図５参照）。
ＥＣＣを有する速度増強ＤＲＡＭアレイ・アーキテクチ
ャ」（ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｃｉｒｃｕｉｔｓ １９８９、Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、
論文８−７）は、メモリー・アレイが、サブＩ／Ｏバス
線と接続される複数のビット線対からなり、このバス線
が更に列復号操作を介して主Ｉ／Ｏ線と接続されるハミ
ング・コード・オンチップＥＣＣを支持するメモリー構
成を開示している。ビット線のデータは、主Ｉ／Ｏ線（
ならびにデータ・レジスタ）が増幅された論理状態を与
えられるように、検出の間２回増幅される。検出後、主
Ｉ／Ｏ線はローディングを減らすためサブＩ／Ｏバス線
から絶縁される。２段の増幅の間、ＥＣＣはサブＩ／Ｏ
バス線上のデータを受取る。ＥＣＣは最小限度の遅れを
有するため、また検出サイクルの間に作動を開始するた
め、ページ・アクセス・モードにおける第１のデータ読
出しはエラー訂正ができない。しかし、その後のデータ
読出しはエラー訂正される（図５参照）。
【００１０】Ｍ．Ａｓａｋｕｒａ等の論文「ＥＣＣを備
えた実験的な１ＭｂキャッシュＤＲＡＭ」（ＩＥＥＥ
Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒ
ｃｕｉｔｓ１９８９、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ、論文４−５）は、オン
チップＥＣＣを支持するＤＲＡＭに対するオンチップＳ
ＲＡＭキャッシュを開示している。キャッシュとＤＲＡ
Ｍ間のアクセスは、ＥＣＣ回路を介して行われる。
えた実験的な１ＭｂキャッシュＤＲＡＭ」（ＩＥＥＥ
Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒ
ｃｕｉｔｓ１９８９、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ、論文４−５）は、オン
チップＥＣＣを支持するＤＲＡＭに対するオンチップＳ
ＲＡＭキャッシュを開示している。キャッシュとＤＲＡ
Ｍ間のアクセスは、ＥＣＣ回路を介して行われる。
【００１１】１９８９年８月２２日公開の日本国特公平
０１第２０８７９９号「半導体記憶装置」は、明らにオ
ンチップＥＣＣシステムに対するアクセス・サイクルを
短縮する方法に関するものである。ＪＡＰＩＯのコンピ
ュータ・データベースから得た英語版要約によれば、こ
の特許出願は、従来のＤＲＡＭアレイに記憶されたＥＣ
Ｃワードの検査ビットを記憶するための別個の高速メモ
リー・アレイの使用を教示している。本出願によれば、
検査ビットは、ＥＣＣシステムの全サイクル時間が短縮
されるようにより早く得ることができる。
０１第２０８７９９号「半導体記憶装置」は、明らにオ
ンチップＥＣＣシステムに対するアクセス・サイクルを
短縮する方法に関するものである。ＪＡＰＩＯのコンピ
ュータ・データベースから得た英語版要約によれば、こ
の特許出願は、従来のＤＲＡＭアレイに記憶されたＥＣ
Ｃワードの検査ビットを記憶するための別個の高速メモ
リー・アレイの使用を教示している。本出願によれば、
検査ビットは、ＥＣＣシステムの全サイクル時間が短縮
されるようにより早く得ることができる。
【００１２】幾つかの文献においては、ＥＣＣ回路およ
び冗長構成の双方が同じメモリー・チップ上に盛込まれ
ている。このような構成の事例は、Ｆｕｊｉｔｓｕ社に
譲渡された１９８７年８月１８日発行のＴａｋｅｍａｅ
の米国特許第４，６８８，２１９号「冗長メモリーおよ
びパリティ能力を備えた半導体メモリー・デバイス」（
残りのセルに対するパリティ・ビットの生成とは別に冗
長列線に対するパリティ・ビットを生成するスイッチン
グ回路の使用によってＨＶパリティが盛込まれたビット
線の冗長構成）、Ｆｕｊｉｔｓｕ社に譲渡された１９８
８年８月３０日発行のＴａｋｅｍａｅの米国特許第４，
７６８，１９３号（主メモリー・アレイに隣接するアレ
イが、障害のあるワード線および（または）ビット線を
水平および（または）垂直パリティ・ジェネレータから
それぞれ切離すためヒューズが使用されるＨＶ ＥＣ
Ｃシステムに対するワード線とビット線の双方の冗長構
成を提供する）、およびＦｕｒｕｔａｎｉ等の論文「Ｄ
ＲＡＭのための内蔵ハミング・コードＥＣＣ回路」（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、第１号、１
９８９年２月発行、５０〜５６頁）（冗長性を有するオ
ンチップ・ハミング・コード・システムのための新規の
ＥＣＣ回路−本論文は冗長性については詳細に論述して
いない）を含む。
び冗長構成の双方が同じメモリー・チップ上に盛込まれ
ている。このような構成の事例は、Ｆｕｊｉｔｓｕ社に
譲渡された１９８７年８月１８日発行のＴａｋｅｍａｅ
の米国特許第４，６８８，２１９号「冗長メモリーおよ
びパリティ能力を備えた半導体メモリー・デバイス」（
残りのセルに対するパリティ・ビットの生成とは別に冗
長列線に対するパリティ・ビットを生成するスイッチン
グ回路の使用によってＨＶパリティが盛込まれたビット
線の冗長構成）、Ｆｕｊｉｔｓｕ社に譲渡された１９８
８年８月３０日発行のＴａｋｅｍａｅの米国特許第４，
７６８，１９３号（主メモリー・アレイに隣接するアレ
イが、障害のあるワード線および（または）ビット線を
水平および（または）垂直パリティ・ジェネレータから
それぞれ切離すためヒューズが使用されるＨＶ ＥＣ
Ｃシステムに対するワード線とビット線の双方の冗長構
成を提供する）、およびＦｕｒｕｔａｎｉ等の論文「Ｄ
ＲＡＭのための内蔵ハミング・コードＥＣＣ回路」（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、第１号、１
９８９年２月発行、５０〜５６頁）（冗長性を有するオ
ンチップ・ハミング・コード・システムのための新規の
ＥＣＣ回路−本論文は冗長性については詳細に論述して
いない）を含む。
【００１３】本文に述べた従来技術に示されるように、
ＥＣＣをＤＲＡＭチップ上に集積するための多くの公知
の手法が存在する。またオンチップＥＣＣにより課され
るアクセス遅れを最小限に抑える最善の方法については
広い技術展開があることは明らかである。一般に、ＥＣ
Ｃ遅れを最小限に抑えるため当技術において使用される
方法は、ＥＣＣの複雑性の増大および（または）ＤＲＡ
Ｍデータ経路に対する変更を必要とする。このようなＥ
ＣＣの複雑化は設計経費を増加させ、ある場合（例えば
、Ａｒｉｍｏｔｏの論文）には、ＥＣＣの動作を妥協さ
せることもある。従って、当技術において、このような
設計上の複雑化を招くことなくオンチップＥＣＣの性能
を強化する必要が存在する。
ＥＣＣをＤＲＡＭチップ上に集積するための多くの公知
の手法が存在する。またオンチップＥＣＣにより課され
るアクセス遅れを最小限に抑える最善の方法については
広い技術展開があることは明らかである。一般に、ＥＣ
Ｃ遅れを最小限に抑えるため当技術において使用される
方法は、ＥＣＣの複雑性の増大および（または）ＤＲＡ
Ｍデータ経路に対する変更を必要とする。このようなＥ
ＣＣの複雑化は設計経費を増加させ、ある場合（例えば
、Ａｒｉｍｏｔｏの論文）には、ＥＣＣの動作を妥協さ
せることもある。従って、当技術において、このような
設計上の複雑化を招くことなくオンチップＥＣＣの性能
を強化する必要が存在する。
【００１４】
【発明の概要】従って、本発明の一目的は、ＤＲＡＭの
データ経路に対して最小限度の遅れを生じるＤＲＡＭの
ためのオンチップＥＣＣの提供にある。
データ経路に対して最小限度の遅れを生じるＤＲＡＭの
ためのオンチップＥＣＣの提供にある。
【００１５】本発明の別の目的は、ＥＣＣの作動を妥協
させることなくアクセスの遅れを最小限に抑えるＤＲＡ
ＭのためのオンチップＥＣＣの提供にある。
させることなくアクセスの遅れを最小限に抑えるＤＲＡ
ＭのためのオンチップＥＣＣの提供にある。
【００１６】本発明の更に別の目的は、信頼度を強化し
ながら遅れを最小限に抑えるようにＥＣＣシステムの全
ての構成要素を同期させることにある。
ながら遅れを最小限に抑えるようにＥＣＣシステムの全
ての構成要素を同期させることにある。
【００１７】本発明の上記および他の目的については、
ＥＣＣの性能を妥協させることなくアクセスおよびサイ
クルの両方の遅延時間を最小限に抑えるように、ＤＲＡ
Ｍアレイ、ＥＣＣおよび訂正されたデータを記憶するレ
ジスタ間のデータ・フローがインターロックおよびクロ
ック信号の組合わせにより同期されるオンチップＥＣＣ
システムによって実現される。
ＥＣＣの性能を妥協させることなくアクセスおよびサイ
クルの両方の遅延時間を最小限に抑えるように、ＤＲＡ
Ｍアレイ、ＥＣＣおよび訂正されたデータを記憶するレ
ジスタ間のデータ・フローがインターロックおよびクロ
ック信号の組合わせにより同期されるオンチップＥＣＣ
システムによって実現される。
【００１８】本発明の一特質において、ＤＲＡＭアレイ
からのデータ線の性能をシミュレートするダミー・デー
タ線が付設される。ダミー・データ線が状態を変化させ
る時、これはＤＲＡＭデータ線の最も遅いものがＤＲＡ
Ｍアレイによりセットされたことを示す。ダミー・デー
タ線からの信号の関数として、ＥＣＣ回路へのデータ入
力は、ＥＣＣがＤＲＡＭセルの妥当な論理状態をラッチ
するように可能状態にされる。
からのデータ線の性能をシミュレートするダミー・デー
タ線が付設される。ダミー・データ線が状態を変化させ
る時、これはＤＲＡＭデータ線の最も遅いものがＤＲＡ
Ｍアレイによりセットされたことを示す。ダミー・デー
タ線からの信号の関数として、ＥＣＣ回路へのデータ入
力は、ＥＣＣがＤＲＡＭセルの妥当な論理状態をラッチ
するように可能状態にされる。
【００１９】本発明の別の特質において、書き戻し操作
の間、同じダミー・データ線を用いて、ＥＣＣを支持す
るオンチップ・データ・レジスタからの入力データが妥
当な論理状態にあることをＤＲＡＭアレイに対して表示
する。
の間、同じダミー・データ線を用いて、ＥＣＣを支持す
るオンチップ・データ・レジスタからの入力データが妥
当な論理状態にあることをＤＲＡＭアレイに対して表示
する。
【００２０】本発明の他の特質においては、データが妥
当である時ＥＣＣからＩ／Ｏピンへのデータ転送を支持
するクロック回路が制御信号を与えるように、第１の早
いインターロック信号がデータ・レジスタにおいて妥当
なデータの充分前に生成される。データがデータ・レジ
スタにおいて妥当である時ＥＣＣシステムを回復するた
め、第２の比較的遅いインターロック信号が後で生成さ
れる。
当である時ＥＣＣからＩ／Ｏピンへのデータ転送を支持
するクロック回路が制御信号を与えるように、第１の早
いインターロック信号がデータ・レジスタにおいて妥当
なデータの充分前に生成される。データがデータ・レジ
スタにおいて妥当である時ＥＣＣシステムを回復するた
め、第２の比較的遅いインターロック信号が後で生成さ
れる。
【００２１】本発明の上記および他の構造および教示内
容については、以下に述べる如く本発明を実施するため
の最善のモードの記述を読めば明らかになるであろう。 以降の記述においては、添付図面を参照する。
容については、以下に述べる如く本発明を実施するため
の最善のモードの記述を読めば明らかになるであろう。 以降の記述においては、添付図面を参照する。
【００２２】
【実施例】図１においては、オンチップＥＣＣを備えた
ＤＲＡＭの全体ブロック図が示される。ＤＲＡＭアレイ
１０が、複数のプリ・データ線（ＰＤＬ）１５によりＥ
ＣＣブロック３０に接続されている。ＥＣＣ３０からの
訂正されたデータはＳＲＡＭ４０へ送られ、ここからＩ
／Ｏ５０を介してアクセスされる。本発明のメモリー・
アレイは如何なる形態／密度のものでもよいが、アレイ
１０は１６００万ビット（１６Ｍｂ）ＤＲＡＭチップの
４分の１の４Ｍｂを有することが望ましい。このため、
このようなチップは、オンチップの４つの個別のＥＣＣ
システムを有することになる。メモリー・セルは、ＩＢ
Ｍ社に譲渡された１９６８年６月発行のＤｅｎｎａｒｄ
の米国特許第３，３８７，２８６号に全般的に記載され
る如き周知の「１デバイス」ＤＲＡＭタイプ（即ち、ビ
ット線と接続されたセンス増幅器が、記憶された論理状
態を判定するため、コンデンサからの電圧を基準セルか
らの基準電圧と比較する、ゲートがワード線に接続され
、ドレインがビット線に接続され、ソースが蓄積コンデ
ンサに接続されたＦＥＴ）である。セルは多くの公知技
術のどれかを用いて構成することができるが、基板のプ
レート・セルが用いられることが望ましい（蓄積コンデ
ンサの記憶プレートが、エピタキシャル層を介して電荷
プレートを形成する下層基板まで延びるトレンチに配置
されたドープ重合体により形成される−教示内容が参考
のため本文に引用される、ＩＢＭ社に譲渡された１９８
９年１月発行のＫｅｎｎｙの米国特許第４，８０１，９
８８号参照）。
ＤＲＡＭの全体ブロック図が示される。ＤＲＡＭアレイ
１０が、複数のプリ・データ線（ＰＤＬ）１５によりＥ
ＣＣブロック３０に接続されている。ＥＣＣ３０からの
訂正されたデータはＳＲＡＭ４０へ送られ、ここからＩ
／Ｏ５０を介してアクセスされる。本発明のメモリー・
アレイは如何なる形態／密度のものでもよいが、アレイ
１０は１６００万ビット（１６Ｍｂ）ＤＲＡＭチップの
４分の１の４Ｍｂを有することが望ましい。このため、
このようなチップは、オンチップの４つの個別のＥＣＣ
システムを有することになる。メモリー・セルは、ＩＢ
Ｍ社に譲渡された１９６８年６月発行のＤｅｎｎａｒｄ
の米国特許第３，３８７，２８６号に全般的に記載され
る如き周知の「１デバイス」ＤＲＡＭタイプ（即ち、ビ
ット線と接続されたセンス増幅器が、記憶された論理状
態を判定するため、コンデンサからの電圧を基準セルか
らの基準電圧と比較する、ゲートがワード線に接続され
、ドレインがビット線に接続され、ソースが蓄積コンデ
ンサに接続されたＦＥＴ）である。セルは多くの公知技
術のどれかを用いて構成することができるが、基板のプ
レート・セルが用いられることが望ましい（蓄積コンデ
ンサの記憶プレートが、エピタキシャル層を介して電荷
プレートを形成する下層基板まで延びるトレンチに配置
されたドープ重合体により形成される−教示内容が参考
のため本文に引用される、ＩＢＭ社に譲渡された１９８
９年１月発行のＫｅｎｎｙの米国特許第４，８０１，９
８８号参照）。
【００２３】ＤＲＡＭアレイは、４０９６本のワード線
と１０９６ビット線対からなっている。即ち、本発明の
メモリー・アレイにおいては、米国再特許第３２，２８
４号の折り畳みビット線形態を使用することが望ましい
。ＤＲＡＭアレイは、メモリー・コントローラから、信
号ＲＯＷ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ（ＲＡＳ
）およびＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＳＴＲＯ
ＢＥ （ＣＡＳ）を受取る。信号ＲＡＳが立ち下がる
と、メモリーの作動が開始し、アドレス信号がバッファ
されて復号され、４０９６本のワード線の２本をビット
線と結合されたアレイ・センス増幅器に結合する（この
センス増幅器は、ＮＭＯＳおよびＰＭＯＳ相互結合デバ
イスからなることが望ましい）。その後、信号ＣＡＳが
立ち下がると、入力アドレス信号が復号されてどのビッ
ト線がアクセスされるかを判定する。しかし、係属中の
米国特許出願第４７９，１４５号の教示内容によれば、
１／８復号のみが前記アレイにおいてなされる。即ち、
アレイ１０における１０９６のビット線対の内、１３７
がプリ・データ線１５に結合される。このため、このア
レイは、１３７ビットのエラー訂正ワードＥＣＷを提供
し、その内の９が検査ビットであり、１２８がデータ・
ビットである。ＣＡＳの立ち下がり時の残りのアドレス
・ビットが、ＳＲＡＭ４０における１つ以上のビットを
アクセスするため使用される。
と１０９６ビット線対からなっている。即ち、本発明の
メモリー・アレイにおいては、米国再特許第３２，２８
４号の折り畳みビット線形態を使用することが望ましい
。ＤＲＡＭアレイは、メモリー・コントローラから、信
号ＲＯＷ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ（ＲＡＳ
）およびＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＳＴＲＯ
ＢＥ （ＣＡＳ）を受取る。信号ＲＡＳが立ち下がる
と、メモリーの作動が開始し、アドレス信号がバッファ
されて復号され、４０９６本のワード線の２本をビット
線と結合されたアレイ・センス増幅器に結合する（この
センス増幅器は、ＮＭＯＳおよびＰＭＯＳ相互結合デバ
イスからなることが望ましい）。その後、信号ＣＡＳが
立ち下がると、入力アドレス信号が復号されてどのビッ
ト線がアクセスされるかを判定する。しかし、係属中の
米国特許出願第４７９，１４５号の教示内容によれば、
１／８復号のみが前記アレイにおいてなされる。即ち、
アレイ１０における１０９６のビット線対の内、１３７
がプリ・データ線１５に結合される。このため、このア
レイは、１３７ビットのエラー訂正ワードＥＣＷを提供
し、その内の９が検査ビットであり、１２８がデータ・
ビットである。ＣＡＳの立ち下がり時の残りのアドレス
・ビットが、ＳＲＡＭ４０における１つ以上のビットを
アクセスするため使用される。
【００２４】１３７のプリ・データ線１５は、セル・デ
ータにより駆動されてＥＣＣ３０に対して入力を与える
。「駆動される」とは、ビット・スイッチがオンとなり
ＰＤＬを選択されたビット線に結合する時、ＰＤＬの幾
つかが高い電圧（例えば、３．３ボルト）から低い電圧
（グラウンド）に駆動されるように、ＰＤＬが予めハイ
に充電されることを意味する。実際問題として、どんな
データ・バス形態でも使用することができるが、実施に
おいては、ＰＤＬがＤＲＡＭアレイ１０のビット線上（
および、十字状に）置かれて、その間の容量結合を等し
くするようにすることが望ましい−米国特許出願第４７
９，１４５号。
ータにより駆動されてＥＣＣ３０に対して入力を与える
。「駆動される」とは、ビット・スイッチがオンとなり
ＰＤＬを選択されたビット線に結合する時、ＰＤＬの幾
つかが高い電圧（例えば、３．３ボルト）から低い電圧
（グラウンド）に駆動されるように、ＰＤＬが予めハイ
に充電されることを意味する。実際問題として、どんな
データ・バス形態でも使用することができるが、実施に
おいては、ＰＤＬがＤＲＡＭアレイ１０のビット線上（
および、十字状に）置かれて、その間の容量結合を等し
くするようにすることが望ましい−米国特許出願第４７
９，１４５号。
【００２５】ＥＣＣブロック３０は、２重エラー検出、
単一エラー訂正（ＤＥＤ／ＳＥＣ）能力を提供する奇数
加重ハミング・コードを使用する。他のコード（例えば
、水平／垂直パリティ）も使用できるが、最低のコスト
で最大のエラー処理ができるので奇数加重ハミングコー
ドを選ぶことが望ましい。（奇数加重ＥＣＣコードと他
のコード間の更に詳細な比較については、Ｎ．Ｊａｒｗ
ａｌａ等の論文「故障許容ダイナミックＲＡＭのための
オンチップ・エラー制御コーディングのコスト分析」（
Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｅｖ
ｅｎｔｅｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆａｕｌｔ−Ｔｏｌｅ
ｒａｎｔ Ｃｏｍｐｕｔｉｎｇ、ペンシルバニア州ピ
ッツバーグ１９８７年７月６日〜８日、２７８〜２８３
頁を参照されたい。）ＥＣＣブロックの作動は図２に関
して詳細に論述するが、ＥＣＣの主な機能ブロックの一
般的動作については図１に関してここで述べる。ＥＣＣ
ブロック３０は、４つの主要部分、即ち、シンドローム
・ジェネレータ３０Ｓ１または３０Ｓ９、シンドローム
・バス３２、ＮＯＲゲート３６およびＸＯＲゲート３８
を含む。
単一エラー訂正（ＤＥＤ／ＳＥＣ）能力を提供する奇数
加重ハミング・コードを使用する。他のコード（例えば
、水平／垂直パリティ）も使用できるが、最低のコスト
で最大のエラー処理ができるので奇数加重ハミングコー
ドを選ぶことが望ましい。（奇数加重ＥＣＣコードと他
のコード間の更に詳細な比較については、Ｎ．Ｊａｒｗ
ａｌａ等の論文「故障許容ダイナミックＲＡＭのための
オンチップ・エラー制御コーディングのコスト分析」（
Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｅｖ
ｅｎｔｅｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆａｕｌｔ−Ｔｏｌｅ
ｒａｎｔ Ｃｏｍｐｕｔｉｎｇ、ペンシルバニア州ピ
ッツバーグ１９８７年７月６日〜８日、２７８〜２８３
頁を参照されたい。）ＥＣＣブロックの作動は図２に関
して詳細に論述するが、ＥＣＣの主な機能ブロックの一
般的動作については図１に関してここで述べる。ＥＣＣ
ブロック３０は、４つの主要部分、即ち、シンドローム
・ジェネレータ３０Ｓ１または３０Ｓ９、シンドローム
・バス３２、ＮＯＲゲート３６およびＸＯＲゲート３８
を含む。
【００２６】シンドローム・ジェネレータ３０Ｓ１内に
示されるように、各ジェネレータ（即ち、「シンドロー
ム・ツリー」）は３段の排他的ＯＲ（ＸＯＲ）論理ツリ
ーからなっている。論理ツリーの最初の段１Ｓは第１の
組の４入力ＸＯＲゲートからなり、２番目の段２Ｓは略
々４つの４入力ＸＯＲゲートからなり、最後の段３Ｓは
１つの４入力ＸＯＲゲートである。シンドローム・ジェ
ネレータ３０Ｓ１乃至３０Ｓ９は、相互連結配線レイア
ウトを最適化するため異なる数の入力（特に、それぞれ
５１、５９、５９、５９、５５、５９、６０、４７およ
び５６）を有する。１つのシンドローム・ジェネレータ
のＸＯＲの３段は、１２８データ・ビットのサブセット
のパリティを提供する。この生成されたパリティ・ビッ
トは、前記エラー訂正ワードに対して記憶された検査ビ
ットの１つの対応するものと比較される。ＰＤＬ線１５
の特定のサブセットおよびそれらの対応する記憶された
検査ビットのＸＯＲである比較操作が１Ｓ、２Ｓおよび
３Ｓによって実行される。例示の目的のため、バス３２
に進む矢印がこのＸＯＲ動作の結果であると仮定しよう
。このＸＯＲ結果はシンドローム・ビットと呼ばれ、シ
ンドローム・バス３２の各線と接続される。シンドロー
ム・バス３２は１８ビット幅である（９シンドローム・
ビットの各々の真数および補数を伝送する）。各シンド
ローム・ジェネレータ３０Ｓ１乃至３０Ｓ９の第１の段
１Ｓに対する入力は、１２８データ・ビットのサブセッ
トである。各シンドローム・ジェネレータは、エラー訂
正コード要件に従って一義的なデータ・ビットの組を受
取る。換言すれば、これらのＸＯＲ入力は、使用される
エラー訂正コードを定義するパリティ検査マトリックス
に従って、１２８ビットのデータ・ワードの選択された
サブセットのパリティを計算するように結ばれる。
示されるように、各ジェネレータ（即ち、「シンドロー
ム・ツリー」）は３段の排他的ＯＲ（ＸＯＲ）論理ツリ
ーからなっている。論理ツリーの最初の段１Ｓは第１の
組の４入力ＸＯＲゲートからなり、２番目の段２Ｓは略
々４つの４入力ＸＯＲゲートからなり、最後の段３Ｓは
１つの４入力ＸＯＲゲートである。シンドローム・ジェ
ネレータ３０Ｓ１乃至３０Ｓ９は、相互連結配線レイア
ウトを最適化するため異なる数の入力（特に、それぞれ
５１、５９、５９、５９、５５、５９、６０、４７およ
び５６）を有する。１つのシンドローム・ジェネレータ
のＸＯＲの３段は、１２８データ・ビットのサブセット
のパリティを提供する。この生成されたパリティ・ビッ
トは、前記エラー訂正ワードに対して記憶された検査ビ
ットの１つの対応するものと比較される。ＰＤＬ線１５
の特定のサブセットおよびそれらの対応する記憶された
検査ビットのＸＯＲである比較操作が１Ｓ、２Ｓおよび
３Ｓによって実行される。例示の目的のため、バス３２
に進む矢印がこのＸＯＲ動作の結果であると仮定しよう
。このＸＯＲ結果はシンドローム・ビットと呼ばれ、シ
ンドローム・バス３２の各線と接続される。シンドロー
ム・バス３２は１８ビット幅である（９シンドローム・
ビットの各々の真数および補数を伝送する）。各シンド
ローム・ジェネレータ３０Ｓ１乃至３０Ｓ９の第１の段
１Ｓに対する入力は、１２８データ・ビットのサブセッ
トである。各シンドローム・ジェネレータは、エラー訂
正コード要件に従って一義的なデータ・ビットの組を受
取る。換言すれば、これらのＸＯＲ入力は、使用される
エラー訂正コードを定義するパリティ検査マトリックス
に従って、１２８ビットのデータ・ワードの選択された
サブセットのパリティを計算するように結ばれる。
【００２７】シンドローム・バスのビットは、エラー訂
正ワードに対する１２８のデータ・ビットの各々に対し
て１つずつ１２８のＮＯＲゲート３６の入力へ与えられ
る。ＮＯＲゲートは従来のアドレス復号器と同じように
働き、シンドローム・ビットは組合わせて１２８ＰＤＬ
のどれが不良ビットを含むかを示す。ＮＯＲゲート３６
の出力はＸＯＲゲート３８の１つの入力へ送られ、ＸＯ
Ｒゲートの各々も対応するデータ・ビットを受取る。与
えられた１つのＮＯＲゲートがその対応するＰＤＬが不
良データを含むことを示すならば、対応するＸＯＲゲー
ト３８は単にこのＰＤＬのデータを反転する。
正ワードに対する１２８のデータ・ビットの各々に対し
て１つずつ１２８のＮＯＲゲート３６の入力へ与えられ
る。ＮＯＲゲートは従来のアドレス復号器と同じように
働き、シンドローム・ビットは組合わせて１２８ＰＤＬ
のどれが不良ビットを含むかを示す。ＮＯＲゲート３６
の出力はＸＯＲゲート３８の１つの入力へ送られ、ＸＯ
Ｒゲートの各々も対応するデータ・ビットを受取る。与
えられた１つのＮＯＲゲートがその対応するＰＤＬが不
良データを含むことを示すならば、対応するＸＯＲゲー
ト３８は単にこのＰＤＬのデータを反転する。
【００２８】ＥＣＣにより訂正される如きデータ・ビッ
トは、ＸＯＲゲート３８の出力におけるデータ線３５に
よりＳＲＡＭ４０へ送られる。ＳＲＡＭ（即ち、データ
・レジスタ）４０は、従来の４つのデバイスが交差結合
された複数のセルからなっている。ＳＲＡＭからは、デ
ータが、このＳＲＡＭセルの１つ以上からのデータを選
択して駆動するためＣＡＳサイクルの間付勢されたクロ
ック・ドライバ（図示せず）の制御下でＩ／Ｏピン５０
へ送られる。
トは、ＸＯＲゲート３８の出力におけるデータ線３５に
よりＳＲＡＭ４０へ送られる。ＳＲＡＭ（即ち、データ
・レジスタ）４０は、従来の４つのデバイスが交差結合
された複数のセルからなっている。ＳＲＡＭからは、デ
ータが、このＳＲＡＭセルの１つ以上からのデータを選
択して駆動するためＣＡＳサイクルの間付勢されたクロ
ック・ドライバ（図示せず）の制御下でＩ／Ｏピン５０
へ送られる。
【００２９】次に、図２に関して、本発明のインターロ
ックされたＥＣＣシステムについて詳細に述べる。以降
の記述においては、「取出し」操作（データがＤＲＡＭ
アレイ１０からＥＣＣ３０を経てＳＲＡＭ４０へ送られ
る）および「書き戻し」操作（データがＳＲＡＭ４０か
らＥＣＣ３０を経てＤＲＡＭアレイ１０へ送られる）に
ついて触れる。本発明のＥＣＣ回路は、各ＥＣＣワード
毎に１２８データ・ビットと９検査ビットを受取る。例
示を容易にするため、これらのビットは、１つのデータ
・ビットＤＢと１つの検査ビットＣＢとして略図的に示
される。
ックされたＥＣＣシステムについて詳細に述べる。以降
の記述においては、「取出し」操作（データがＤＲＡＭ
アレイ１０からＥＣＣ３０を経てＳＲＡＭ４０へ送られ
る）および「書き戻し」操作（データがＳＲＡＭ４０か
らＥＣＣ３０を経てＤＲＡＭアレイ１０へ送られる）に
ついて触れる。本発明のＥＣＣ回路は、各ＥＣＣワード
毎に１２８データ・ビットと９検査ビットを受取る。例
示を容易にするため、これらのビットは、１つのデータ
・ビットＤＢと１つの検査ビットＣＢとして略図的に示
される。
【００３０】最初に、本発明の取出し操作が図２と図３
の波形図の双方に関して記述される。この取出しサイク
ルの開始に先立ち、ＲＡＳおよびＣＡＳの双方はハイで
あり、種々のクロック・ドライバはその回復状態にある
。取出しサイクルの開始は、ＲＡＳの立ち下がりエッジ
によって示される。ローになるＲＡＳは、信号ＡＲＲＡ
Ｙ ＲＥＳＴＯＲＥ ＰＨＡＳＥ （ＡＲＮ）を
立ち上がらせる。ＡＲＮは、ＥＣＣ回路を復元からの取
出しに仕向けるため用いられる。特に、ＡＲＮの立ち上
がりはＰＣジェネレータ２５およびＰＣＮＸＰＣＮＸジ
ェネレータ２３をハイに駆動し、これはシンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９ならびにＮＯＲゲー
ト３６／ＸＯＲゲート３８が入力を受取る用意をさせる
。同時に、ＡＲＮの立ち上がりはＴ／Ｃレシーバ２０が
作動を開始することを可能にする。ＲＡＳの立ち下がり
エッジにおいて、ＢＵＲＳＴ２８がオンとなり、それぞ
れＮＭＯＳデバイス２８Ａ〜２８Ｄを介してＥＣＣバス
２１Ａ〜２１Ｄをグラウンドにクランプする。
の波形図の双方に関して記述される。この取出しサイク
ルの開始に先立ち、ＲＡＳおよびＣＡＳの双方はハイで
あり、種々のクロック・ドライバはその回復状態にある
。取出しサイクルの開始は、ＲＡＳの立ち下がりエッジ
によって示される。ローになるＲＡＳは、信号ＡＲＲＡ
Ｙ ＲＥＳＴＯＲＥ ＰＨＡＳＥ （ＡＲＮ）を
立ち上がらせる。ＡＲＮは、ＥＣＣ回路を復元からの取
出しに仕向けるため用いられる。特に、ＡＲＮの立ち上
がりはＰＣジェネレータ２５およびＰＣＮＸＰＣＮＸジ
ェネレータ２３をハイに駆動し、これはシンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９ならびにＮＯＲゲー
ト３６／ＸＯＲゲート３８が入力を受取る用意をさせる
。同時に、ＡＲＮの立ち上がりはＴ／Ｃレシーバ２０が
作動を開始することを可能にする。ＲＡＳの立ち下がり
エッジにおいて、ＢＵＲＳＴ２８がオンとなり、それぞ
れＮＭＯＳデバイス２８Ａ〜２８Ｄを介してＥＣＣバス
２１Ａ〜２１Ｄをグラウンドにクランプする。
【００３１】図２に示されるように、ＤＲＡＭアレイ１
０からのＰＤＬの１つはダミーＰＤＬ（即ち、ＤＤＬ）
である。このＤＤＬは、メモリー・セルと結合されたＰ
ＬＤと同じ一般的な性能特性を提供する。換言すれば、
ＤＤＬは、メモリー・セルＭＣＡ、ＭＣＢを介して選択
されたワード線とそれぞれ結合されたビット線ｂ１Ａ、
ｂ１Ｂに正常なＰＬＤを結合するビット・スイッチ・デ
バイスＴＢ、ＴＣと同じ性能特性を有するデバイスＴＡ
を介してグラウンド線と結合される。転送デバイスＴＡ
〜ＴＣが実際に同じ信号Ｔにより使用可能にされ、デバ
イスＴＡを使用可能化する信号は（例えば、ＮＯＲゲー
トの）全ての転送信号から得られ、信号Ｔは選択された
ビット線をＰＬＤに結合する。ＤＤＬ導体自体はＰＬＤ
と同時に形成され、このため、これがＰＬＤドライバＴ
Ｂ、ＴＣと略々同じ大きさを有するデバイスにより駆動
されるため、ＰＬＤと同じ立ち上がり／立ち下がりを有
することになる。
０からのＰＤＬの１つはダミーＰＤＬ（即ち、ＤＤＬ）
である。このＤＤＬは、メモリー・セルと結合されたＰ
ＬＤと同じ一般的な性能特性を提供する。換言すれば、
ＤＤＬは、メモリー・セルＭＣＡ、ＭＣＢを介して選択
されたワード線とそれぞれ結合されたビット線ｂ１Ａ、
ｂ１Ｂに正常なＰＬＤを結合するビット・スイッチ・デ
バイスＴＢ、ＴＣと同じ性能特性を有するデバイスＴＡ
を介してグラウンド線と結合される。転送デバイスＴＡ
〜ＴＣが実際に同じ信号Ｔにより使用可能にされ、デバ
イスＴＡを使用可能化する信号は（例えば、ＮＯＲゲー
トの）全ての転送信号から得られ、信号Ｔは選択された
ビット線をＰＬＤに結合する。ＤＤＬ導体自体はＰＬＤ
と同時に形成され、このため、これがＰＬＤドライバＴ
Ｂ、ＴＣと略々同じ大きさを有するデバイスにより駆動
されるため、ＰＬＤと同じ立ち上がり／立ち下がりを有
することになる。
【００３２】ＤＤＬは、ＰＬＤと同様にハイに予め充電
される。メモリー・アレイのビット・スイッチＴＢ、Ｔ
Ｃは、一旦ＣＡＳが立ち下がると、信号Ｔを生じる列デ
コーダによってオンにされる時、ＤＤＬ ＴＡの結合
デバイスがオンとなってＤＤＬをグラウンドに放電する
。 実際問題として、ＤＤＬにおける負荷が正常なＰＬＤの
それよりも僅かに大きく、その結果ＤＤＬは各々の論理
状態にセットされる正常なＰＬＤと関連する最悪の遅れ
をシミュレートする。ＤＤＬは、取出しサイクルの早い
部分においてハイである論理的な復元位相ＰＣＮＸと結
合された第２の入力を有する２入力ＯＲデバイスにより
、大きなバッファ２７（実際には、一連の２つの従来の
ＣＭＯＳインバータ）と結合される。バッファ２７の出
力ＰＣＲはＥＣＣ Ｔ／Ｃレシーバ２０へ送られる。
される。メモリー・アレイのビット・スイッチＴＢ、Ｔ
Ｃは、一旦ＣＡＳが立ち下がると、信号Ｔを生じる列デ
コーダによってオンにされる時、ＤＤＬ ＴＡの結合
デバイスがオンとなってＤＤＬをグラウンドに放電する
。 実際問題として、ＤＤＬにおける負荷が正常なＰＬＤの
それよりも僅かに大きく、その結果ＤＤＬは各々の論理
状態にセットされる正常なＰＬＤと関連する最悪の遅れ
をシミュレートする。ＤＤＬは、取出しサイクルの早い
部分においてハイである論理的な復元位相ＰＣＮＸと結
合された第２の入力を有する２入力ＯＲデバイスにより
、大きなバッファ２７（実際には、一連の２つの従来の
ＣＭＯＳインバータ）と結合される。バッファ２７の出
力ＰＣＲはＥＣＣ Ｔ／Ｃレシーバ２０へ送られる。
【００３３】このＥＣＣ Ｔ／Ｃレシーバ２０は、図
４において詳細に示される。信号ＡＲＮの立ち上がりは
ＰＭＯＳデバイスＴ４、Ｔ５をオフにして、差動線Ｔ、
Ｃを浮動状態にさせる。ＳＧＥＮ２６からの信号Ｓおよ
びＳＮ（特に、ＳがハイでありＳＮがローである）が、
ＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４に対して可能化入力
を与える。図５に示されるように、ＳＧＥＮ２６はＰＣ
ＮＸにより使用可能状態にされ、ＯＤＤＬ（ＯＲゲート
１１の出力から得たバッファされないＰＣＲバージョン
）が立ち下がる時バッファされたＳ、ＳＮ出力を生成す
る。図４において、レシーバ２０は、ＮＭＯＳ Ｔ３
をオンにするダミーＰＤＬから信号ＰＣＲを受取るまで
完全には使用可能状態にならない。Ｔ３がオンになると
、ＣＭＯＳインバータＴ１、Ｔ２が付勢され、もしＰＤ
Ｌ入力からのデータがハイならば、線Ｔはロー状態にセ
ットされ、線Ｃはハイ状態にセットされ、この状態は各
ＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４により反転出力へ送
られて、ＥＣＣＴがハイとなりＥＣＣＣがローとなる。 このため、ＤＤＬにより与えられるインターロック機能
の故に、ＰＤＬ入力が有効になるまではＥＣＣ Ｔ／
Ｃレシーバ２０はＥＣＣバス２１Ａ、２１Ｂをセットし
ない。「有効」とは、ＰＤＬが充分にローに（少なくと
も、２進論理状態０を示す最高電圧である「最大の正の
ダウン・レベル（ＭＤＤＬ）」まで）引かれてそのデー
タを信頼性をもって読出すことができるようにすること
を意味する。ＣＭＯＳの場合は、ＭＰＤＬは０．７ボル
ト程度であり、「最小の正のアップ・レベル（ＭＰＵＬ
）」（２進論理状態１を示す最低電圧）は１．４ボルト
程度である。このインターロックは、ＰＤＬ上の充分な
信号の生成に先立ちＥＣＣバスをセットする故に、エラ
ー・データのＥＣＣに対する入力を阻止する。同時に、
レシーバ２０の残りの回路（内部Ｔ／Ｃ線、ＣＭＯＳ伝
送ゲート）はＯＤＤＬによりＰＣＲ信号の直前に使用可
能状態となり、一旦ＰＣＲ信号が立ち上がると、レシー
バはこれ以上遅れを生じることなく作動し得る。
４において詳細に示される。信号ＡＲＮの立ち上がりは
ＰＭＯＳデバイスＴ４、Ｔ５をオフにして、差動線Ｔ、
Ｃを浮動状態にさせる。ＳＧＥＮ２６からの信号Ｓおよ
びＳＮ（特に、ＳがハイでありＳＮがローである）が、
ＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４に対して可能化入力
を与える。図５に示されるように、ＳＧＥＮ２６はＰＣ
ＮＸにより使用可能状態にされ、ＯＤＤＬ（ＯＲゲート
１１の出力から得たバッファされないＰＣＲバージョン
）が立ち下がる時バッファされたＳ、ＳＮ出力を生成す
る。図４において、レシーバ２０は、ＮＭＯＳ Ｔ３
をオンにするダミーＰＤＬから信号ＰＣＲを受取るまで
完全には使用可能状態にならない。Ｔ３がオンになると
、ＣＭＯＳインバータＴ１、Ｔ２が付勢され、もしＰＤ
Ｌ入力からのデータがハイならば、線Ｔはロー状態にセ
ットされ、線Ｃはハイ状態にセットされ、この状態は各
ＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４により反転出力へ送
られて、ＥＣＣＴがハイとなりＥＣＣＣがローとなる。 このため、ＤＤＬにより与えられるインターロック機能
の故に、ＰＤＬ入力が有効になるまではＥＣＣ Ｔ／
Ｃレシーバ２０はＥＣＣバス２１Ａ、２１Ｂをセットし
ない。「有効」とは、ＰＤＬが充分にローに（少なくと
も、２進論理状態０を示す最高電圧である「最大の正の
ダウン・レベル（ＭＤＤＬ）」まで）引かれてそのデー
タを信頼性をもって読出すことができるようにすること
を意味する。ＣＭＯＳの場合は、ＭＰＤＬは０．７ボル
ト程度であり、「最小の正のアップ・レベル（ＭＰＵＬ
）」（２進論理状態１を示す最低電圧）は１．４ボルト
程度である。このインターロックは、ＰＤＬ上の充分な
信号の生成に先立ちＥＣＣバスをセットする故に、エラ
ー・データのＥＣＣに対する入力を阻止する。同時に、
レシーバ２０の残りの回路（内部Ｔ／Ｃ線、ＣＭＯＳ伝
送ゲート）はＯＤＤＬによりＰＣＲ信号の直前に使用可
能状態となり、一旦ＰＣＲ信号が立ち上がると、レシー
バはこれ以上遅れを生じることなく作動し得る。
【００３４】図２から、ＥＣＣ Ｔ／Ｃレシーバ２０
のＥＣＣＴおよびＥＣＣＣ出力（ＥＣＣバス２１Ａ、２
１Ｂと対応する）が取出しサイクルの早い部分でＢＵＳ
ＲＳＴによりグラウンドに保持されることに注意された
い。ＰＣＲが立ち上がると、ＢＵＳＲＳＴジェネレータ
２８はＢＵＳＲＳＴ信号を低くして、ＥＣＣバス線２１
Ａ、２１Ｂがレシーバ２０のＥＣＣＴ、ＥＣＣＣ出力に
より駆動できるようにする。
のＥＣＣＴおよびＥＣＣＣ出力（ＥＣＣバス２１Ａ、２
１Ｂと対応する）が取出しサイクルの早い部分でＢＵＳ
ＲＳＴによりグラウンドに保持されることに注意された
い。ＰＣＲが立ち上がると、ＢＵＳＲＳＴジェネレータ
２８はＢＵＳＲＳＴ信号を低くして、ＥＣＣバス線２１
Ａ、２１Ｂがレシーバ２０のＥＣＣＴ、ＥＣＣＣ出力に
より駆動できるようにする。
【００３５】先に述べたように、ＥＣＣバスからのデー
タはＤＣＶＳシンドローム・ジェネレータ３０Ｓ１乃至
３０Ｓ９へ送られ、これは更に９ビットのシンドローム
・バス３２に対してシンドロームを与える。実際問題と
して、シンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ
９内のＸＯＲゲートは従来のロジックを用いて提供する
こともできるが、差動カスコード（ｃａｓｃｏｄｅ）電
圧スイッチ（ＤＣＶＳ）ロジックを使用することが望ま
しい。ＤＣＶＳについては、１９８６年２日発行のＧｒ
ｉｆｆｉｎ等の米国特許第４，５７０，０８４号におい
て詳細に記載され、その教示内容は参考のため本文に引
用される。図６は、ＤＣＶＳ４入力 ＸＯＲの回路図
である。トランジスタＴ７乃至Ｔ２０は、差動入力ＡＴ
、ＡＣ乃至ＤＴ、ＤＣを有する４入力ＸＯＲ機能のＮ形
の組合わせロジックを形成する。位相ＰＣが取出しサイ
クルの開始時にハイに駆動されるため、Ｔ／Ｃレシーバ
２０からの差動入力Ａ、Ｂ、ＣおよびＤのＸＯＲの差動
出力が、Ｔ２１、Ｔ２２、Ｔ２５およびＴ２６により形
成されるインバータによりノードＱｔおよびＱｃに駆動
される。漏洩保護は、Ｔ２３およびＴ２７のソフト・ラ
ッチ動作により与えられる。シンドローム・ジェネレー
タが自ら調時される、即ち、Ｔ／Ｃレシーバ２０に対す
るようなシンドローム・ジェネレータを付勢する使用可
能／トリガー・クロック信号がないことに注意。シンド
ローム・ジェネレータは、Ｔ／Ｃレシーバのクロック動
作により有効に同期させられる。即ち、Ｔ／Ｃレシーバ
の作動がシンドローム・ジェネレータに対するＴ／Ｃ入
力が有効であることを保証するため、シンドローム・ジ
ェネレータに対する独立的なクロック動作の必要がない
。
タはＤＣＶＳシンドローム・ジェネレータ３０Ｓ１乃至
３０Ｓ９へ送られ、これは更に９ビットのシンドローム
・バス３２に対してシンドロームを与える。実際問題と
して、シンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ
９内のＸＯＲゲートは従来のロジックを用いて提供する
こともできるが、差動カスコード（ｃａｓｃｏｄｅ）電
圧スイッチ（ＤＣＶＳ）ロジックを使用することが望ま
しい。ＤＣＶＳについては、１９８６年２日発行のＧｒ
ｉｆｆｉｎ等の米国特許第４，５７０，０８４号におい
て詳細に記載され、その教示内容は参考のため本文に引
用される。図６は、ＤＣＶＳ４入力 ＸＯＲの回路図
である。トランジスタＴ７乃至Ｔ２０は、差動入力ＡＴ
、ＡＣ乃至ＤＴ、ＤＣを有する４入力ＸＯＲ機能のＮ形
の組合わせロジックを形成する。位相ＰＣが取出しサイ
クルの開始時にハイに駆動されるため、Ｔ／Ｃレシーバ
２０からの差動入力Ａ、Ｂ、ＣおよびＤのＸＯＲの差動
出力が、Ｔ２１、Ｔ２２、Ｔ２５およびＴ２６により形
成されるインバータによりノードＱｔおよびＱｃに駆動
される。漏洩保護は、Ｔ２３およびＴ２７のソフト・ラ
ッチ動作により与えられる。シンドローム・ジェネレー
タが自ら調時される、即ち、Ｔ／Ｃレシーバ２０に対す
るようなシンドローム・ジェネレータを付勢する使用可
能／トリガー・クロック信号がないことに注意。シンド
ローム・ジェネレータは、Ｔ／Ｃレシーバのクロック動
作により有効に同期させられる。即ち、Ｔ／Ｃレシーバ
の作動がシンドローム・ジェネレータに対するＴ／Ｃ入
力が有効であることを保証するため、シンドローム・ジ
ェネレータに対する独立的なクロック動作の必要がない
。
【００３６】ＮＯＲゲート３６、ＸＯＲゲート３８が図
７において更に詳細に示される。ＮＭＯＳトランジスタ
Ｔ１Ｘ〜Ｔ９Ｘにより定義されるブロック３６内のＮＯ
Ｒノードの出力がＮＭＯＳ Ｔ３１により使用可能状
態となり、これがＳＹＮＲＥＤＹジェネレータ２４から
インターロック・パルスＳＹＮＲＥＤＹを受取ることに
注意。ＥＲＲＣ出力は、ＮＯＲＮＯＤＥの立ち下がりエ
ッジにおいて立ち上がることになる。一方、ＥＲＲＴは
、もしＮＯＲＮＯＤＥがハイのままであるならば、また
ＳＹＮＲＥＤＹがＴ２９〜Ｔ３０により形成されるクロ
ックされたインバータを使用可能にする時にのみ立ち上
がる。図８に示されるように、ＳＹＮＲＥＤＹジェネレ
ータ２４は、シンドローム・バス３２からのシンドロー
ム・ビットＳＣ、ＳＴの一方が立ち上がりシンドローム
・バス３２がアクティブ状態にあることを示す時出力を
生じる。デバイスＴ３２〜Ｔ３４の相対的な大きさは、
ＮＯＲゲート３６のＮＯＲノードのＴ１Ｘ〜Ｔ９Ｘに対
するＳＹＮＤＲＯＭＥ入力が有効となり、ＮＯＲＮＯＤ
Ｅがその有効レベルになるまで、ＳＹＮＲＥＤＹパルス
が生成されないようにセットされることに注意。特に、
これらのデバイスは、離散的な遅れを生じるために、Ｎ
ＯＲノードをなすデバイスよりも著しく長くかつ広い。 要約すれば、ＳＣあるいはＳＴが立ち上がる時、対応す
るトランジスタＴ３２、Ｔ３３がオンとなりＰＭＯＳ
Ｔ３５のゲートをローに接続して、ＳＹＮＲＥＤＹ出
力がインバータＴ３５、Ｔ３６を介して立ち上がるよう
にする。このように、ＥＲＲＴ、ＥＲＲＣパルスの生成
がシンドローム・データの生成とインターロックされる
。更に、ブロック３６内のＮＯＲノードの出力は、ＳＹ
ＮＲＥＤＹパルスが立ち上がり、シンドローム・ビット
が有効でＮＯＲ復号の適正な動作を保証してから充分な
時間が経過したことを示すまで使用可能にならない。再
び、これはＮＯＲデコーダからの早過ぎる出力がエラー
条件を誤って示すことを防止する。
７において更に詳細に示される。ＮＭＯＳトランジスタ
Ｔ１Ｘ〜Ｔ９Ｘにより定義されるブロック３６内のＮＯ
Ｒノードの出力がＮＭＯＳ Ｔ３１により使用可能状
態となり、これがＳＹＮＲＥＤＹジェネレータ２４から
インターロック・パルスＳＹＮＲＥＤＹを受取ることに
注意。ＥＲＲＣ出力は、ＮＯＲＮＯＤＥの立ち下がりエ
ッジにおいて立ち上がることになる。一方、ＥＲＲＴは
、もしＮＯＲＮＯＤＥがハイのままであるならば、また
ＳＹＮＲＥＤＹがＴ２９〜Ｔ３０により形成されるクロ
ックされたインバータを使用可能にする時にのみ立ち上
がる。図８に示されるように、ＳＹＮＲＥＤＹジェネレ
ータ２４は、シンドローム・バス３２からのシンドロー
ム・ビットＳＣ、ＳＴの一方が立ち上がりシンドローム
・バス３２がアクティブ状態にあることを示す時出力を
生じる。デバイスＴ３２〜Ｔ３４の相対的な大きさは、
ＮＯＲゲート３６のＮＯＲノードのＴ１Ｘ〜Ｔ９Ｘに対
するＳＹＮＤＲＯＭＥ入力が有効となり、ＮＯＲＮＯＤ
Ｅがその有効レベルになるまで、ＳＹＮＲＥＤＹパルス
が生成されないようにセットされることに注意。特に、
これらのデバイスは、離散的な遅れを生じるために、Ｎ
ＯＲノードをなすデバイスよりも著しく長くかつ広い。 要約すれば、ＳＣあるいはＳＴが立ち上がる時、対応す
るトランジスタＴ３２、Ｔ３３がオンとなりＰＭＯＳ
Ｔ３５のゲートをローに接続して、ＳＹＮＲＥＤＹ出
力がインバータＴ３５、Ｔ３６を介して立ち上がるよう
にする。このように、ＥＲＲＴ、ＥＲＲＣパルスの生成
がシンドローム・データの生成とインターロックされる
。更に、ブロック３６内のＮＯＲノードの出力は、ＳＹ
ＮＲＥＤＹパルスが立ち上がり、シンドローム・ビット
が有効でＮＯＲ復号の適正な動作を保証してから充分な
時間が経過したことを示すまで使用可能にならない。再
び、これはＮＯＲデコーダからの早過ぎる出力がエラー
条件を誤って示すことを防止する。
【００３７】システムの残りの動作（即ち、不良ビット
を訂正するブロック３８内のＸＯＲの始動、およびＳＲ
ＡＭレジスタに対して訂正された如きデータ・ビットの
伝送）が、ＤＣＶＳ論理ゲートの前記の自己調時性に応
じて自己調時される。特に、ＸＯＲ３８はＮＯＲ３６か
らのＥＲＲＴとＥＲＲＣを、またＴ／Ｃレシーバ２０か
らのＥＣＣＴとＥＣＣＣを受取り、ＸＯＲ動作を実施し
てデータ・レジスタ４０に対して送られる出力ＳＲＴ、
ＳＲＣを提供する。
を訂正するブロック３８内のＸＯＲの始動、およびＳＲ
ＡＭレジスタに対して訂正された如きデータ・ビットの
伝送）が、ＤＣＶＳ論理ゲートの前記の自己調時性に応
じて自己調時される。特に、ＸＯＲ３８はＮＯＲ３６か
らのＥＲＲＴとＥＲＲＣを、またＴ／Ｃレシーバ２０か
らのＥＣＣＴとＥＣＣＣを受取り、ＸＯＲ動作を実施し
てデータ・レジスタ４０に対して送られる出力ＳＲＴ、
ＳＲＣを提供する。
【００３８】上記の如き取出し操作の後、ＥＣＣ回路が
、以後の書き戻しサイクルの間迅速に駆動できるように
復元されねばならない。この復元は、ＳＲＶジェネレー
タ２７によってトリガーされる。図９に示される如きＳ
ＲＶジェネレータは、バス３２Ｂからその入力ＳＣ、Ｓ
Ｔを受取る。ジェネレータ２７のＳＲＶおよびＳＲＶＦ
出力は、バス３２Ｂ上のシンドローム・ビットがデバイ
スＴ３７、Ｔ３８の１つをオンにすることにより有効と
なる時に立ち上がる。これらのＳＲＶおよびＳＲＶＦ信
号は異なる目的のために使用される。第１に、ＳＲＶＦ
が立ち上がり、チップのＩ／Ｏパッドに対してＳＲＡＭ
セルによりラッチされた訂正データの転送を制御するク
ロック・ドライバ（図示せず）を使用可能にする。これ
らのクロック・ドライバがインバータの大きな遅れを付
加するため、ＳＲＶＦはＳＲＡＭノードが実際に有効に
なる前に生成される。即ち、クロック・ドライバと関連
する遅れはＳＲＶＦタイミングの要因とされ、クロック
・ドライバがＳＲＡＭからのデータ転送を可能にする時
までに、このＳＲＡＭからのデータが有効となるように
する。ＳＲＶはＳＲＶＦの約３／１０ナノ秒後に立ち上
がり、ＥＣＣ回路を復元する。再び、ＳＲＡＭノードが
実際に有効となる前にＳＲＶが生成されるが、ＥＣＣ回
路の復元と関連するインバータの遅れは、回路出力がそ
の復元状態に駆動される時までにＳＲＡＭノードが有効
となる如きものである。このため、ＥＣＣの復元は、Ｒ
ＡＳサイクルの終りに生じるように調時され、ＳＲＡＭ
レジスタ・ブロックに対する有効データの付与とインタ
ーロックされる。このため、ＥＣＣはＤＲＡＭデータを
処理する機会を持つまで復元されることを防止される。 更に、ＳＲＶのドライバ・デバイスは、ＥＣＣエラー表
示および訂正ブロックのＳＲＴおよびＳＲＣ出力が訂正
データによりＳＲＡＭセルを更新した後に、ＳＲＶ信号
が立ち上がるような大きさである。
、以後の書き戻しサイクルの間迅速に駆動できるように
復元されねばならない。この復元は、ＳＲＶジェネレー
タ２７によってトリガーされる。図９に示される如きＳ
ＲＶジェネレータは、バス３２Ｂからその入力ＳＣ、Ｓ
Ｔを受取る。ジェネレータ２７のＳＲＶおよびＳＲＶＦ
出力は、バス３２Ｂ上のシンドローム・ビットがデバイ
スＴ３７、Ｔ３８の１つをオンにすることにより有効と
なる時に立ち上がる。これらのＳＲＶおよびＳＲＶＦ信
号は異なる目的のために使用される。第１に、ＳＲＶＦ
が立ち上がり、チップのＩ／Ｏパッドに対してＳＲＡＭ
セルによりラッチされた訂正データの転送を制御するク
ロック・ドライバ（図示せず）を使用可能にする。これ
らのクロック・ドライバがインバータの大きな遅れを付
加するため、ＳＲＶＦはＳＲＡＭノードが実際に有効に
なる前に生成される。即ち、クロック・ドライバと関連
する遅れはＳＲＶＦタイミングの要因とされ、クロック
・ドライバがＳＲＡＭからのデータ転送を可能にする時
までに、このＳＲＡＭからのデータが有効となるように
する。ＳＲＶはＳＲＶＦの約３／１０ナノ秒後に立ち上
がり、ＥＣＣ回路を復元する。再び、ＳＲＡＭノードが
実際に有効となる前にＳＲＶが生成されるが、ＥＣＣ回
路の復元と関連するインバータの遅れは、回路出力がそ
の復元状態に駆動される時までにＳＲＡＭノードが有効
となる如きものである。このため、ＥＣＣの復元は、Ｒ
ＡＳサイクルの終りに生じるように調時され、ＳＲＡＭ
レジスタ・ブロックに対する有効データの付与とインタ
ーロックされる。このため、ＥＣＣはＤＲＡＭデータを
処理する機会を持つまで復元されることを防止される。 更に、ＳＲＶのドライバ・デバイスは、ＥＣＣエラー表
示および訂正ブロックのＳＲＴおよびＳＲＣ出力が訂正
データによりＳＲＡＭセルを更新した後に、ＳＲＶ信号
が立ち上がるような大きさである。
【００３９】図１０に更に詳細に示されるように、ＳＲ
Ｖの立ち上がりはジェネレータ２３のＰＣＮＸ出力をオ
フにして、ＥＣＣエラー検出回路３６および訂正回路３
８を使用不能にする。特に、ＳＲＶが立ち上がると、Ｎ
ＭＯＳ Ｔ４０がオンになりノードＰＣＯＦＦをグラ
ウンドに接続する。ＰＣＯＦＦは、ＰＣＮＸ信号をバッ
ファしてＮＯＲ／ＸＯＲブロック３６、３８により与え
られる大きな負荷を駆動する４個のインバータ段Ｉ１〜
Ｉ４に対する入力を形成する。このように、ＰＣＮＸ出
力はローに駆動される。再び図７に戻って、ＰＣＮＸ入
力がデバイスＴ４１、Ｔ４２をオフにすることによりＥ
ＲＲＣ、ＥＲＲＴ出力を使用不能にし、デバイスＴ４３
をオンにすることによりＮＯＲノードを使用不能にし、
またＰＭＯＳデバイスＴ４３〜Ｔ４４をオンにすること
によりＸＯＲドライバを使用不能にすることに注意。Ｐ
ＣＮＸの立ち下がりエッジはまた、ＳＧＥＮ２６のＳ、
ＳＮ出力をして状態を変化させ、これがＥＣＣ Ｔ／
Ｃレシーバ２０のＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４を
オフにする。ＰＣＮＸの立ち下がりエッジはまたＯＲゲ
ート１１をオフにして、ＰＣＲが立ち下がりＥＣＣ
Ｔ／Ｃレシーバ２０の両方のＰＤＬ入力を使用不能にし
て、ＢＵＳＲＳＴジェネレータ２８の出力を立ち上げる
ことにより、グラウンドにＥＣＣバス２１Ａ、２１Ｂを
復元する。
Ｖの立ち上がりはジェネレータ２３のＰＣＮＸ出力をオ
フにして、ＥＣＣエラー検出回路３６および訂正回路３
８を使用不能にする。特に、ＳＲＶが立ち上がると、Ｎ
ＭＯＳ Ｔ４０がオンになりノードＰＣＯＦＦをグラ
ウンドに接続する。ＰＣＯＦＦは、ＰＣＮＸ信号をバッ
ファしてＮＯＲ／ＸＯＲブロック３６、３８により与え
られる大きな負荷を駆動する４個のインバータ段Ｉ１〜
Ｉ４に対する入力を形成する。このように、ＰＣＮＸ出
力はローに駆動される。再び図７に戻って、ＰＣＮＸ入
力がデバイスＴ４１、Ｔ４２をオフにすることによりＥ
ＲＲＣ、ＥＲＲＴ出力を使用不能にし、デバイスＴ４３
をオンにすることによりＮＯＲノードを使用不能にし、
またＰＭＯＳデバイスＴ４３〜Ｔ４４をオンにすること
によりＸＯＲドライバを使用不能にすることに注意。Ｐ
ＣＮＸの立ち下がりエッジはまた、ＳＧＥＮ２６のＳ、
ＳＮ出力をして状態を変化させ、これがＥＣＣ Ｔ／
Ｃレシーバ２０のＣＭＯＳ伝送ゲートＴＧ１〜ＴＧ４を
オフにする。ＰＣＮＸの立ち下がりエッジはまたＯＲゲ
ート１１をオフにして、ＰＣＲが立ち下がりＥＣＣ
Ｔ／Ｃレシーバ２０の両方のＰＤＬ入力を使用不能にし
て、ＢＵＳＲＳＴジェネレータ２８の出力を立ち上げる
ことにより、グラウンドにＥＣＣバス２１Ａ、２１Ｂを
復元する。
【００４０】最後に、ＳＲＶはまたＰＣジェネレータ２
５の出力をローに駆動して、シンドローム・ジェネレー
タのＤＣＶＳロジックを使用不能にする（図６参照）。
５の出力をローに駆動して、シンドローム・ジェネレー
タのＤＣＶＳロジックを使用不能にする（図６参照）。
【００４１】次に、書き戻しサイクルについて記述する
。図２および図３に関して、書き戻しサイクルの開始が
ＲＡＳの立ち上がりにより示される。ハイになるＲＡＳ
はＳＲＶジェネレータ２７を復元して、ＲＡＳの立ち上
がりの後に両出力ＳＲＶおよびＳＲＶＦを立ち下がらせ
て早く接地させる。ＲＡＳの立ち上がりエッジはまたＢ
ＵＳＲＳＴジェネレータ２８をリセットするように働き
、その結果ＥＣＣバス２１Ａ、２１ＢがＮＭＯＳデバイ
ス２８Ａ〜２８Ｄをオフにすることによりグラウンドか
ら遮断される。ＳＲＶの立ち下がりは、シンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９を再び使用可能状態
にするため、ＰＣジェネレータ２５を復元状態から引き
出すように働く。
。図２および図３に関して、書き戻しサイクルの開始が
ＲＡＳの立ち上がりにより示される。ハイになるＲＡＳ
はＳＲＶジェネレータ２７を復元して、ＲＡＳの立ち上
がりの後に両出力ＳＲＶおよびＳＲＶＦを立ち下がらせ
て早く接地させる。ＲＡＳの立ち上がりエッジはまたＢ
ＵＳＲＳＴジェネレータ２８をリセットするように働き
、その結果ＥＣＣバス２１Ａ、２１ＢがＮＭＯＳデバイ
ス２８Ａ〜２８Ｄをオフにすることによりグラウンドか
ら遮断される。ＳＲＶの立ち下がりは、シンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９を再び使用可能状態
にするため、ＰＣジェネレータ２５を復元状態から引き
出すように働く。
【００４２】図１１に示されるように、ＲＡＳの立ち上
がりエッジはまた、書込みジェネレータＷＧＥＮ２９の
デバイスＴ４５をオンにするよう働く。ＡＲＮはこの時
依然としてハイであるため、ノードＷＧはローにされ、
Ｗ出力をハイに、ＷＮ出力をローに下げる。これらの信
号はＳＲＡＭバッファ２９Ａ〜２９Ｄへ送られる。書き
戻しサイクルの間、ＳＲＡＭバッファ２９Ａ、２９Ｂは
ＳＲＡＭセルの各々からデータ・ビットＳＲＴ、ＳＲＣ
を受取る。この受取りは、ＳＲＡＭバッファ２９Ａ、２
９ＢをしてＳＲＴ、ＳＲＣビットをＥＣＣバス２１Ａ内
の各線へ送らせるＷ、ＷＮ信号により使用可能にされる
。しかし、ＳＲＡＭバッファ２９Ｃ、２９Ｄの場合は、
それらの入力がそれぞれグラウンドおよびＶｄｄに結ば
れることに注意（即ち、Ｗ、ＷＮ信号により使用可能状
態になる時、ＳＲＡＭバッファ２９Ｃ、２９Ｄはグラウ
ンドおよびＶｄｄをそれぞれＥＣＣバス線２１Ｂへ送る
）。これらの信号は、組合わせて論理的入力「０」をＥ
ＣＣバス２１Ｂへ与え、シンドローム・ジェネレータ３
０Ｓ１乃至３０Ｓ９に対する全ての検査ビット入力がゼ
ロになるようにする。
がりエッジはまた、書込みジェネレータＷＧＥＮ２９の
デバイスＴ４５をオンにするよう働く。ＡＲＮはこの時
依然としてハイであるため、ノードＷＧはローにされ、
Ｗ出力をハイに、ＷＮ出力をローに下げる。これらの信
号はＳＲＡＭバッファ２９Ａ〜２９Ｄへ送られる。書き
戻しサイクルの間、ＳＲＡＭバッファ２９Ａ、２９Ｂは
ＳＲＡＭセルの各々からデータ・ビットＳＲＴ、ＳＲＣ
を受取る。この受取りは、ＳＲＡＭバッファ２９Ａ、２
９ＢをしてＳＲＴ、ＳＲＣビットをＥＣＣバス２１Ａ内
の各線へ送らせるＷ、ＷＮ信号により使用可能にされる
。しかし、ＳＲＡＭバッファ２９Ｃ、２９Ｄの場合は、
それらの入力がそれぞれグラウンドおよびＶｄｄに結ば
れることに注意（即ち、Ｗ、ＷＮ信号により使用可能状
態になる時、ＳＲＡＭバッファ２９Ｃ、２９Ｄはグラウ
ンドおよびＶｄｄをそれぞれＥＣＣバス線２１Ｂへ送る
）。これらの信号は、組合わせて論理的入力「０」をＥ
ＣＣバス２１Ｂへ与え、シンドローム・ジェネレータ３
０Ｓ１乃至３０Ｓ９に対する全ての検査ビット入力がゼ
ロになるようにする。
【００４３】これは、書き戻しサイクルの間、シンドロ
ーム・ジェネレータを用いてデータに対する新しい検査
ビットを生成するためになされる。先に述べたように、
入力データ・ビットがＥＣＣバス２１Ａへ与えられる。 取出しサイクルに関して述べたように、シンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９はこのデータに基い
て検査ビットを生じることになる。しかし、全ての入力
検査ビットが「０」であるため、生成された検査ビット
は新しい検査ビットを形成するため直接送られることに
なる（即ち、取出し操作とは異なり、新たに生成された
検査ビットと古い検査ビット間の比較は行われない）。
ーム・ジェネレータを用いてデータに対する新しい検査
ビットを生成するためになされる。先に述べたように、
入力データ・ビットがＥＣＣバス２１Ａへ与えられる。 取出しサイクルに関して述べたように、シンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９はこのデータに基い
て検査ビットを生じることになる。しかし、全ての入力
検査ビットが「０」であるため、生成された検査ビット
は新しい検査ビットを形成するため直接送られることに
なる（即ち、取出し操作とは異なり、新たに生成された
検査ビットと古い検査ビット間の比較は行われない）。
【００４４】一旦新しい検査ビットがシンドローム・ジ
ェネレータ３０Ｓ１乃至３０Ｓ９により生成されると、
これらの検査ビットは、取出しサイクルについて述べた
ようにシンドローム・バス３２へ送られる。検査ビット
がこのバスへ送られると、その１つが検査ビット読出し
（ＣＢＲ）ジェネレータ６０へ送られる。ＣＢＲジェネ
レータは、シンドローム準備完了信号ＳＹＮＲＥＤＹジ
ェネレータ２４と同じ方法で構成され、論理状態が信頼
性を以て処理できるようにシンドローム・ジェネレータ
２４におけるビットが充分に立ち上がった時これが出力
を生じる同じ機能を行う。（この場合、ＣＫＢＲＥＤが
ハイでＣＫＢＲＥＤＮがローのようにその出力状態をス
イッチすることによる。）これら信号は、書き戻しイン
バータ６２が新たに生成された検査ビットをシンドロー
ム・バス３２からＥＣＣバス２１Ｂと対応するＰＤＬへ
送ることを可能にする。
ェネレータ３０Ｓ１乃至３０Ｓ９により生成されると、
これらの検査ビットは、取出しサイクルについて述べた
ようにシンドローム・バス３２へ送られる。検査ビット
がこのバスへ送られると、その１つが検査ビット読出し
（ＣＢＲ）ジェネレータ６０へ送られる。ＣＢＲジェネ
レータは、シンドローム準備完了信号ＳＹＮＲＥＤＹジ
ェネレータ２４と同じ方法で構成され、論理状態が信頼
性を以て処理できるようにシンドローム・ジェネレータ
２４におけるビットが充分に立ち上がった時これが出力
を生じる同じ機能を行う。（この場合、ＣＫＢＲＥＤが
ハイでＣＫＢＲＥＤＮがローのようにその出力状態をス
イッチすることによる。）これら信号は、書き戻しイン
バータ６２が新たに生成された検査ビットをシンドロー
ム・バス３２からＥＣＣバス２１Ｂと対応するＰＤＬへ
送ることを可能にする。
【００４５】書き戻しインバータ６２は、図１２におい
て詳細に示されている。ＣＢＲＥＤがハイである時、Ｎ
ＭＯＳ Ｔ４７がオンになる。もし入力検査ビットＣ
Ｂがハイならば、ＮＭＯＳ Ｔ４８がオンとなり、Ｔ
４９およびＴ５０に対する入力をローに引張る。このた
め、Ｔ５０がオンとなりノードＣＢＨをハイにクランプ
する間、Ｔ４７はグラウンドから絶縁されることになり
、ハイの信号をＰＤＬ出力へ与える。もし検査ビットＣ
Ｂがローならば、デバイスＴ４７はＮＭＯＳ Ｔ５０
を介して接地されて、（信号ＰＣにより待機中ハイにセ
ットされた）ノードＣＢＨがハイの信号をＰＤＬへ与え
るようにグラウンドに引張られることになる。書き戻し
サイクルの終りにＣＫＢＲＥＤＮが立ち下がる（ＣＫＢ
ＲＥＤが立ち上がる）時、ＮＭＯＳ Ｔ５１は立ち上
がりＰＭＯＳ Ｔ５２は立ち下がってインバータ出力
を使用不能にすることに注意。このため、新しい検査ビ
ットが対応するＰＤＬへ書込まれる。同様に、書き戻し
インバータ６４がＥＣＣバス２１Ａ上の「補数」信号（
即ち、Ｔ／Ｃレシーバ２０のＥＣＣＣ線に対する入力）
を対応するＰＤＬに接続する。
て詳細に示されている。ＣＢＲＥＤがハイである時、Ｎ
ＭＯＳ Ｔ４７がオンになる。もし入力検査ビットＣ
Ｂがハイならば、ＮＭＯＳ Ｔ４８がオンとなり、Ｔ
４９およびＴ５０に対する入力をローに引張る。このた
め、Ｔ５０がオンとなりノードＣＢＨをハイにクランプ
する間、Ｔ４７はグラウンドから絶縁されることになり
、ハイの信号をＰＤＬ出力へ与える。もし検査ビットＣ
Ｂがローならば、デバイスＴ４７はＮＭＯＳ Ｔ５０
を介して接地されて、（信号ＰＣにより待機中ハイにセ
ットされた）ノードＣＢＨがハイの信号をＰＤＬへ与え
るようにグラウンドに引張られることになる。書き戻し
サイクルの終りにＣＫＢＲＥＤＮが立ち下がる（ＣＫＢ
ＲＥＤが立ち上がる）時、ＮＭＯＳ Ｔ５１は立ち上
がりＰＭＯＳ Ｔ５２は立ち下がってインバータ出力
を使用不能にすることに注意。このため、新しい検査ビ
ットが対応するＰＤＬへ書込まれる。同様に、書き戻し
インバータ６４がＥＣＣバス２１Ａ上の「補数」信号（
即ち、Ｔ／Ｃレシーバ２０のＥＣＣＣ線に対する入力）
を対応するＰＤＬに接続する。
【００４６】ＤＲＡＭアレイが正確なデータを受取るこ
とを保証するためインターロックが用いられる。この場
合、同じダミー・データ線ＤＤＬがハイに駆動されて、
書き戻しドライバ６２、６４により駆動される如きＰＤ
Ｌが有効な論理状態を有することを信号に対して表示す
る。ダミー書き戻しドライバ６６はＤＤＬと接続され、
ＣＢ入力がＧＮＤに恒久的に接続されることを除いて、
図１２の書き戻しドライバと同じように構成される。信
号ＣＢＲＥＤ、ＣＢＲＥＤＮが生成されると、ダミー書
き戻しドライバ６６は、ダミー・データ線を、他の書き
戻しジェネレータと同じ一般的タイミングでＶｄｄへ駆
動する。ＤＤＬ出力は、ＤＲＡＭ内のビット線のセンス
増幅器に対して可能化信号を与えるクロック・ドライバ
（図示せず）へ送られる。このように、ＰＤＬ−ＥＣＣ
Ｔ／Ｃレシーバ・データ転送と同様に、ＥＣＣ回路
からＰＤＬに対するデータの転送はダミーＰＤＬにより
インターロックされ、データが有効である前に読出され
ないことを保証する。
とを保証するためインターロックが用いられる。この場
合、同じダミー・データ線ＤＤＬがハイに駆動されて、
書き戻しドライバ６２、６４により駆動される如きＰＤ
Ｌが有効な論理状態を有することを信号に対して表示す
る。ダミー書き戻しドライバ６６はＤＤＬと接続され、
ＣＢ入力がＧＮＤに恒久的に接続されることを除いて、
図１２の書き戻しドライバと同じように構成される。信
号ＣＢＲＥＤ、ＣＢＲＥＤＮが生成されると、ダミー書
き戻しドライバ６６は、ダミー・データ線を、他の書き
戻しジェネレータと同じ一般的タイミングでＶｄｄへ駆
動する。ＤＤＬ出力は、ＤＲＡＭ内のビット線のセンス
増幅器に対して可能化信号を与えるクロック・ドライバ
（図示せず）へ送られる。このように、ＰＤＬ−ＥＣＣ
Ｔ／Ｃレシーバ・データ転送と同様に、ＥＣＣ回路
からＰＤＬに対するデータの転送はダミーＰＤＬにより
インターロックされ、データが有効である前に読出され
ないことを保証する。
【００４７】本システムは、以下のように書き戻しの後
にリセットされる。ＤＤＬの立ち上がりはまた、状態を
切換えるＡＲＮを生じるクロック・ジェネレータ（図示
せず）を使用可能にする。この状態が生じると、ＰＣジ
ェネレータ２５がローに復元されて、信号ＰＣをローに
してシンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ９
をオフにする。ＡＲＮの立ち下がりはまた、ＣＢＲジェ
ネレータ６０を復元して書き戻しインバータ６２、６４
ならびにダミー書き戻しドライバ６６を使用不能にする
。ＡＲＮの立ち下がりはまた、書込みジェネレータＷＧ
ＥＮ２９をリセットしてＳＲＡＭバッファ２９Ａ〜２９
Ｄを使用不能にする。このように、全ての回路はサイク
ルの終りにリセットされて強化された性能を助長する。
にリセットされる。ＤＤＬの立ち上がりはまた、状態を
切換えるＡＲＮを生じるクロック・ジェネレータ（図示
せず）を使用可能にする。この状態が生じると、ＰＣジ
ェネレータ２５がローに復元されて、信号ＰＣをローに
してシンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ９
をオフにする。ＡＲＮの立ち下がりはまた、ＣＢＲジェ
ネレータ６０を復元して書き戻しインバータ６２、６４
ならびにダミー書き戻しドライバ６６を使用不能にする
。ＡＲＮの立ち下がりはまた、書込みジェネレータＷＧ
ＥＮ２９をリセットしてＳＲＡＭバッファ２９Ａ〜２９
Ｄを使用不能にする。このように、全ての回路はサイク
ルの終りにリセットされて強化された性能を助長する。
【００４８】このように、本発明のＥＣＣシステム内の
厳密なタイミングが、データ・インターロックおよび自
己調時回路手法の組合わせを用いて慎重に制御されて、
ＥＣＣ性能を妥協させることなくＥＣＣシステムにおけ
る伝搬の遅れを最小限に抑える。このように、本発明は
、ＤＲＡＭに対するオンチップＥＣＣの使用を容易にし
て、工場内のＤＲＡＭの歩留まりを向上し、一旦チップ
が使用現場に出荷されるとその性能を改善するものであ
る。
厳密なタイミングが、データ・インターロックおよび自
己調時回路手法の組合わせを用いて慎重に制御されて、
ＥＣＣ性能を妥協させることなくＥＣＣシステムにおけ
る伝搬の遅れを最小限に抑える。このように、本発明は
、ＤＲＡＭに対するオンチップＥＣＣの使用を容易にし
て、工場内のＤＲＡＭの歩留まりを向上し、一旦チップ
が使用現場に出荷されるとその性能を改善するものであ
る。
【００４９】本発明については最善のモードに関して記
載したが、本発明の趣旨および範囲から逸脱することな
く本発明の特徴および教示内容に対して種々の変更が可
能であることを理解すべきである。例えば、本発明のＥ
ＣＣ回路はＣＭＯＳ技術に関して記載したが、ＢｉＣＭ
ＯＳおよびＧａＡｓの如き他の高い性能の技術も使用可
能である。更に、ＤＥＤ／ＳＥＣハミング・コードを用
いたが、他のエラー回復コードも提供することが可能で
ある。
載したが、本発明の趣旨および範囲から逸脱することな
く本発明の特徴および教示内容に対して種々の変更が可
能であることを理解すべきである。例えば、本発明のＥ
ＣＣ回路はＣＭＯＳ技術に関して記載したが、ＢｉＣＭ
ＯＳおよびＧａＡｓの如き他の高い性能の技術も使用可
能である。更に、ＤＥＤ／ＳＥＣハミング・コードを用
いたが、他のエラー回復コードも提供することが可能で
ある。
【図１】本発明のオンチップＥＣＣを含むＤＲＡＭのブ
ロック図である。
ロック図である。
【図２】図１のＥＣＣシステムの詳細なブロックである
。
。
【図３】図２のＥＣＣシステム内の種々の信号の状態を
示す波形図である。
示す波形図である。
【図４】ＥＣＣ Ｔ／Ｃレシーバ２０の回路図である
。
。
【図５】ＳＧＥＮジェネレータ２６の回路図である。
【図６】シンドローム・ジェネレータ３０Ｓ１〜３０Ｓ
９の内の１つのＤＣＶＳＸＯＲの１つの回路図である。
９の内の１つのＤＣＶＳＸＯＲの１つの回路図である。
【図７】ＮＯＲ／ＸＯＲロジック３６、３８の回路図で
ある。
ある。
【図８】ＳＹＮＲＥＤＹクロック・ジェネレータ２４の
回路図である。
回路図である。
【図９】ＳＲＶジェネレータ２７の回路図である。
【図１０】ＰＣＮＸクロック・ジェネレータ２３の回路
図である。
図である。
【図１１】ＷＧＥＮジェネレータ２９の回路図である。
【図１２】書き戻しドライバ６２〜６６の回路図である
。
。
１０ ＤＲＡＭアレイ
１１ ＯＲゲート
１５ プリ・データ線（ＰＤＬ）
２０ ＥＣＣ Ｔ／Ｃレシーバ
２１ ＥＣＣバス
２３ ＰＣＮＸジェネレータ
２４ ＳＹＮＲＥＤＹジェネレータ
２５ ＰＣジェネレータ
２６ ＳＧＥＮジェネレータ
２７ ＳＲＶジェネレータ
２８ ＢＵＳＲＳＴジェネレータ
２９ ＷＧＥＮ書込みジェネレータ
２９Ａ〜２９Ｄ ＳＲＡＭバッファ
３０ ＥＣＣブロック
３０Ｓ１〜３０Ｓ９ シンドローム・ジェネレータ３
２ シンドローム・バス ３５ データ線 ３６ ＮＯＲゲート ３８ ＸＯＲゲート ４０ データ・レジスタ ５０ Ｉ／Ｏピン ６０ 検査ビット読出し（ＣＢＲ）ジェネレータ６２
書き戻しインバータ ６４ 書き戻しインバータ ６６ ダミー書き戻しドライバ
２ シンドローム・バス ３５ データ線 ３６ ＮＯＲゲート ３８ ＸＯＲゲート ４０ データ・レジスタ ５０ Ｉ／Ｏピン ６０ 検査ビット読出し（ＣＢＲ）ジェネレータ６２
書き戻しインバータ ６４ 書き戻しインバータ ６６ ダミー書き戻しドライバ
Claims (28)
- 【請求項１】 メモリー・セルのアレイと、複数のデ
ータ線と、前記メモリー・セルの選択されたものを前記
複数のデータ線に結合する第１の手段と、前記データ線
に結合されたＥＣＣブロックと、前記複数のデータ線を
監視して、データが有効となるまで前記ＥＣＣブロック
が前記複数のデータ線からデータを受取ることを阻止す
る第２の手段とを設けてなることを特徴とするＤＲＡＭ
。 - 【請求項２】 前記第２の手段が、前記複数のデータ
線と同じ一般性能特性を有するダミー・データ線を含む
ことを特徴とする請求項１記載のＤＲＡＭ。 - 【請求項３】 前記第２の手段が、前記第１の手段と
同じ一般性能特性を有する第３の手段に接続されること
を特徴とする請求項２記載のＤＲＡＭ。 - 【請求項４】 少なくとも１つのメモリー・セル・ア
レイと、該メモリー・セルの選択されたものに接続され
た複数のデータ線とを含み、該アレイが、メモリー・セ
ルの各々により記憶されたデータの関数として、前記複
数のデータ線の各々に各データ・ビットを駆動するドラ
イバを含むＤＲＡＭにおいて、オンチップＥＣＣブロッ
クを設け、該ブロックが、前記複数のデータ線からデー
タ・ビットを読出す第１の手段と、該第１の手段により
読出されるデータ・ビットの関数として出力にシンドロ
ーム・ビットを生成する第２の手段と、前記シンドロー
ム・ビットがエラーを表示するならば、前記複数のデー
タ線の選択されたものにおけるデータ・ビットを訂正す
る第３の手段と、前記複数のデータ線を監視して、デー
タ・ビットが有効となるまで、前記第１の手段が前記複
数のデータ線からデータを読出すことを阻止する第４の
手段とを設けてなることを特徴とするＥＣＣブロック。 - 【請求項５】 前記第１の手段を使用可能状態にする
クロック手段を更に設け、前記第４の手段が、第１の時
間間隔で第１の可能化信号を生じて前記クロック手段を
使用可能状態にし、前記第４の手段が、前記第１の時間
間隔より後の第２の時間間隔で第２の可能化信号を生じ
て前記第１の手段が前記複数のデータ線からデータ・ビ
ットを受取ることを可能にすることを特徴とする請求項
４記載のＥＣＣブロック。 - 【請求項６】 前記第４の手段が少なくとも１つのダ
ミー・データ線を含むことを特徴とする請求項５記載の
ＥＣＣブロック。 - 【請求項７】 前記ダミー・データ線が、前記メモリ
ー・セル・アレイ内のドライバと同じ一般性能特性を提
供する第５の手段により駆動されることを特徴とする請
求項６記載のＥＣＣブロック。 - 【請求項８】 前記第２の手段を監視して、前記シン
ドローム・ビットが有効となるまで前記第３の手段が前
記第２の手段から前記シンドローム・ビットを受取るこ
とを阻止する第６の手段を更に設けることを特徴とする
請求項４記載のＥＣＣブロック。 - 【請求項９】 前記第３の手段により生成される如き
訂正されたデータを記憶するためのデータ・レジスタと
、該データ・レジスタから前記複数のデータ線へデータ
を駆動する第７の手段とを更に設けることを特徴とする
請求項４記載のＥＣＣブロック。 - 【請求項１０】 前記第３の手段を監視して、前記デ
ータが有効となるまで前記データ・レジスタが前記第３
の手段からの訂正されたデータを記憶することを阻止す
る第８の手段を更に設けることを特徴とする請求項９記
載のＥＣＣブロック。 - 【請求項１１】 前記第８の手段が、前記データ・レ
ジスタが前記第３の手段からの訂正されたデータを記憶
することを可能にする第１の信号を生成し、前記ＥＣＣ
ブロックを少なくとも部分的に復元するため、該第１の
信号後に第２の信号を生成することを特徴とする請求項
１０記載のＥＣＣブロック。 - 【請求項１２】 前記第４の手段が、前記第７の手段
を監視して、前記データが有効となるまで前記メモリー
・セル・アレイが前記複数のデータ線におけるデータを
受取ることを阻止することを特徴とする請求項９記載の
ＥＣＣブロック。 - 【請求項１３】 メモリー・セルのアレイと、データ
・レジスタと、前記メモリー・セル・アレイと、前記デ
ータ・レジスタ間に接続されてその間にデータ・ビット
を送る複数のデータ線と、第１および第２の２進論理状
態に駆動されるダミー・データ線と、前記ダミー・デー
タ線が前記第１の２進論理状態に駆動される時のみ、前
記メモリー・セル・アレイから前記データ・レジスタへ
のデータの移動を可能にする第１の制御手段と、前記ダ
ミー・データ線が前記第２の２進論理状態に駆動される
時のみ、前記データ・レジスタから前記メモリー・セル
・アレイへのデータの移動を可能にする第２の制御手段
とを設けてなることを特徴とするＤＲＡＭ。 - 【請求項１４】 前記ダミー・データ線が、第１のド
ライバ手段により前記第１の論理状態へ駆動され、かつ
第２のドライバ手段により第２の論理状態へ駆動される
ことを特徴とする請求項１３記載のＤＲＡＭ。 - 【請求項１５】 前記メモリー・セル・アレイが、デ
ータを自身から前記複数のデータ線へ駆動する第３のド
ライバ手段を含み、前記データ・レジスタが、データを
自身から前記複数のデータ線へ駆動する第４のドライバ
手段を含むことを特徴とする請求項１４記載のＤＲＡＭ
。 - 【請求項１６】 前記第１のドライバ手段が、前記第
３のドライバ手段と同じ性能特性を提供し、前記第２の
ドライバ手段が、前記第４のドライバ手段と同じ性能特
性を提供することを特徴とする請求項１５記載のＤＲＡ
Ｍ。 - 【請求項１７】 メモリー・セルのアレイと、該メモ
リー・セルの選択されたものと接続されてメモリー・セ
ルの選択されたものにより記憶された論理状態を示すデ
ータ・ビットを伝送するように駆動される複数のデータ
線とを含むＤＲＡＭにおいて、オンチップＥＣＣブロッ
クを設け、該ブロックが、前記複数のデータ線からデー
タ・ビットを受取り、これから複数の内部ＥＣＣバスに
対応する入力を生成する受取り手段と、エラーの存在に
ついて前記受取り手段により受取られたデータ・ビット
を検査して、複数の検査ビットを生成するシンドローム
生成手段と、前記複数の内部ＥＣＣバスと接続されたエ
ラー検出および訂正手段とを設け、該エラー検出および
訂正手段は、前記シンドローム生成手段から前記複数の
検査ビットを受取り、前記複数の内部ＥＣＣバスのどれ
かが不良データを含むかを判定し、かつかかる不良を訂
正し、前記複数のＥＣＣバスと接続されてこれからデー
タを受取るデータ・レジスタと、データを前記データ・
レジスタから複数のデータ線へ駆動して、前記メモリー
・セルの選択されたものにより受取らせる書き戻し手段
と、データが有効となるまで、前記受取り手段がデータ
を前記複数のデータ線から受取ることを阻止し、かつ前
記データが有効となるまで前記メモリー・セルの選択さ
れたものが前記データ・レジスタからデータを受取るこ
とを阻止する第１のインターロック手段とを設けてなる
ことを特徴とするオンチップＥＣＣブロック。 - 【請求項１８】 シンドローム・ビットが有効となる
まで、前記エラー検出および訂正ブロックが、前記複数
のシンドローム・ビットを前記シンドローム生成手段か
ら受取ることを阻止する第２のインターロック手段を更
に設けることを特徴とする請求項１７記載のオンチップ
ＥＣＣブロック。 - 【請求項１９】 データが有効となるまで、前記デー
タ・レジスタ手段が、前記複数の内部ＥＣＣバスからデ
ータを読出すことを阻止する第３のインターロック手段
を更に設けることを特徴とする請求項１７記載のオンチ
ップＥＣＣブロック。 - 【請求項２０】 前記第３のインターロック手段が、
前記データ・レジスタに対するデータが有効であるより
予め定めた時間前に、第１の可能化信号を生じて、前記
データ・レジスタ手段を制御する支持回路を使用可能状
態にし、前記第３のインターロック手段が、ＥＣＣブロ
ックを少なくとも部分的に復元するため前記第１の可能
化信号の予め定めた時間後に第２の可能化信号を生じる
ことを特徴とする請求項１９記載のオンチップＥＣＣブ
ロック。 - 【請求項２１】 前記データ・レジスタから前記メモ
リー・セルのアレイへのデータの書き戻しの間、前記シ
ンドローム生成手段が新しい検査ビットを生成し、該新
しい検査ビットが有効となるまで、前記書き戻し手段が
作動することを阻止する第４のインターロック手段を更
に設けることを特徴とする請求項１７記載のオンチップ
ＥＣＣシステム。 - 【請求項２２】 前記第１のインターロック手段が、
メモリー・セルの選択されたものからの前記複数のデー
タ線上のデータが有効である時の第１の論理状態を仮定
し、かつ前記データ・レジスタからの前記複数のデータ
線上のデータが有効である時の第２の論理状態を仮定す
るダミー・データ線をを含むことを特徴とする請求項１
７記載のオンチップＥＣＣシステム。 - 【請求項２３】 前記ダミー・データ線が前記書き戻
しドライバ手段と接続されることを特徴とする請求項２
２記載のオンチップＥＣＣシステム。 - 【請求項２４】 前記受取り手段を使用可能状態にす
る制御手段を更に設け、前記ダミー・データ線は、メモ
リー・セルの選択されたものからの有効であるデータよ
り第１の予め定めた時間前に第１の信号を生成して、前
記制御手段を使用可能にして前記受取り手段を使用可能
状態にし、かつ前記受取り手段が複数のデータ線から入
力を受取ることを可能にするよう前記メモリー・セルの
選択されたものからのデータが有効である時第２の信号
を生成することを特徴とする請求項２２記載のオンチッ
プＥＣＣシステム。 - 【請求項２５】 前記シンドローム生成手段がＤＥＤ
／ＳＥＣエラー訂正コードを使用することを特徴とする
請求項１７記載のオンチップＥＣＣシステム。 - 【請求項２６】 前記ＤＥＤ／ＳＥＣコードがハミン
グ・コードであることを特徴とする請求項２５記載のオ
ンチップＥＣＣシステム。 - 【請求項２７】 前記シンドローム生成手段がＤＣＶ
Ｓ論理回路を含むことを特徴とする請求項２５記載のオ
ンチップＥＣＣシステム。 - 【請求項２８】 前記エラー検出および訂正手段が、
前記シンドローム・ビットを受取るＮＯＲゲートと、該
ＮＯＲゲートからの信号および前記内部ＥＣＣバスから
のデータを受取るＸＯＲゲートとを含むことを特徴とす
る請求項２５記載のオンチップＥＣＣシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US517896 | 1990-04-16 | ||
| US07/517,896 US5307356A (en) | 1990-04-16 | 1990-04-16 | Interlocked on-chip ECC system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04222999A true JPH04222999A (ja) | 1992-08-12 |
| JP2571317B2 JP2571317B2 (ja) | 1997-01-16 |
Family
ID=24061680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051732A Expired - Lifetime JP2571317B2 (ja) | 1990-04-16 | 1991-03-15 | Ｅｃｃシステムを有するｄｒａｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5307356A (ja) |
| EP (1) | EP0452649B1 (ja) |
| JP (1) | JP2571317B2 (ja) |
| DE (1) | DE69120333T2 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383155A (en) * | 1993-11-08 | 1995-01-17 | International Business Machines Corporation | Data output latch control circuit and process for semiconductor memory system |
| US5535226A (en) * | 1994-05-31 | 1996-07-09 | International Business Machines Corporation | On-chip ECC status |
| IT1274925B (it) * | 1994-09-21 | 1997-07-29 | Texas Instruments Italia Spa | Architettura di memoria per dischi a stato solido |
| JP3272903B2 (ja) * | 1995-03-16 | 2002-04-08 | 株式会社東芝 | 誤り訂正検出回路と半導体記憶装置 |
| US5559453A (en) * | 1995-09-28 | 1996-09-24 | International Business Machines Corporation | Interlocked restore circuit |
| US5604755A (en) * | 1995-11-20 | 1997-02-18 | International Business Machine Corp. | Memory system reset circuit |
| US5596539A (en) * | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5784391A (en) * | 1996-10-08 | 1998-07-21 | International Business Machines Corporation | Distributed memory system with ECC and method of operation |
| US5926227A (en) * | 1997-07-28 | 1999-07-20 | Lsi Logic Corporation | Video decoder dynamic memory allocation system and method with error recovery |
| EP0917059A1 (en) * | 1997-11-14 | 1999-05-19 | Nec Corporation | A semiconductor memory device having an ECC circuit |
| US6543029B1 (en) * | 1999-09-29 | 2003-04-01 | Emc Corporation | Error corrector |
| US6654925B1 (en) | 2000-08-29 | 2003-11-25 | International Business Machines Corporation | Method to determine retries for parallel ECC correction in a pipeline |
| US6400619B1 (en) | 2001-04-25 | 2002-06-04 | International Business Machines Corporation | Micro-cell redundancy scheme for high performance eDRAM |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| JP3914839B2 (ja) * | 2002-07-11 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US20040148559A1 (en) * | 2003-01-23 | 2004-07-29 | Fetzer Eric S. | Method and circuit for reducing silent data corruption in storage arrays with no increase in read and write times |
| JP2005203064A (ja) * | 2004-01-19 | 2005-07-28 | Toshiba Corp | 半導体記憶装置 |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US7512861B2 (en) * | 2004-05-20 | 2009-03-31 | Vladimir Brajovic | Method for determining identity of simultaneous events and applications to image sensing and A/D conversion |
| US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US20080096631A1 (en) * | 2004-10-02 | 2008-04-24 | Wms Gaming Inc. | Gaming Device With Error Correcting Memory |
| US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| US7644341B2 (en) * | 2004-12-30 | 2010-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for correcting soft errors in memory circuit |
| US20060265636A1 (en) * | 2005-05-19 | 2006-11-23 | Klaus Hummler | Optimized testing of on-chip error correction circuit |
| JP4768374B2 (ja) * | 2005-09-16 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
| US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| US20080168331A1 (en) * | 2007-01-05 | 2008-07-10 | Thomas Vogelsang | Memory including error correction code circuit |
| US7805658B2 (en) * | 2007-02-12 | 2010-09-28 | International Business Machines Corporation | DRAM Cache with on-demand reload |
| US7840876B2 (en) * | 2007-02-20 | 2010-11-23 | Qimonda Ag | Power savings for memory with error correction mode |
| TW200842869A (en) * | 2007-04-24 | 2008-11-01 | Nanya Technology Corp | Control method for read operation of memory |
| US9471418B2 (en) * | 2007-06-19 | 2016-10-18 | Samsung Electronics Co., Ltd. | Memory system that detects bit errors due to read disturbance and methods thereof |
| JP2009070509A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2009238094A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | ストレージシステム及びデータ保存方法 |
| JP2010020839A (ja) * | 2008-07-10 | 2010-01-28 | Panasonic Corp | 半導体記憶装置 |
| US8364896B2 (en) * | 2008-09-20 | 2013-01-29 | Freescale Semiconductor, Inc. | Method and apparatus for configuring a unified cache based on an associated error rate |
| KR102143517B1 (ko) | 2013-02-26 | 2020-08-12 | 삼성전자 주식회사 | 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 |
| US9740558B2 (en) | 2015-05-31 | 2017-08-22 | Intel Corporation | On-die ECC with error counter and internal address generation |
| US9817714B2 (en) | 2015-08-28 | 2017-11-14 | Intel Corporation | Memory device on-die error checking and correcting code |
| US9997233B1 (en) | 2015-10-08 | 2018-06-12 | Rambus Inc. | Memory module with dynamic stripe width |
| CN119916729B (zh) * | 2025-04-02 | 2025-07-18 | 南京理工大学 | 保护控制设备软错误防误的协同校验与可靠动作方法及系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3959781A (en) * | 1974-11-04 | 1976-05-25 | Intel Corporation | Semiconductor random access memory |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
| US4335459A (en) * | 1980-05-20 | 1982-06-15 | Miller Richard L | Single chip random access memory with increased yield and reliability |
| JPS57143800A (en) * | 1981-02-27 | 1982-09-06 | Nec Corp | Storage device |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS6150293A (ja) * | 1984-08-17 | 1986-03-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| IT1202527B (it) * | 1987-02-12 | 1989-02-09 | Honeywell Inf Systems | Sistema di memoria e relativo apparato di rivelazione-correzione di errore |
| US4833648A (en) * | 1987-07-02 | 1989-05-23 | Texas Instruments Incorporated | Multiport ram hybrid memory cell with fast write |
| JPH0682520B2 (ja) * | 1987-07-31 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH01208799A (ja) * | 1988-02-16 | 1989-08-22 | Hitachi Ltd | 半導体記憶装置 |
| US5027326A (en) * | 1988-11-10 | 1991-06-25 | Dallas Semiconductor Corporation | Self-timed sequential access multiport memory |
| US4926387A (en) * | 1988-12-27 | 1990-05-15 | Intel Corporation | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells |
| CA2043493C (en) * | 1990-10-05 | 1997-04-01 | Ricky C. Hetherington | Hierarchical integrated circuit cache memory |
-
1990
- 1990-04-16 US US07/517,896 patent/US5307356A/en not_active Expired - Fee Related
-
1991
- 1991-03-01 DE DE69120333T patent/DE69120333T2/de not_active Expired - Lifetime
- 1991-03-01 EP EP91103123A patent/EP0452649B1/en not_active Expired - Lifetime
- 1991-03-15 JP JP3051732A patent/JP2571317B2/ja not_active Expired - Lifetime
- 1991-10-31 US US07/785,625 patent/US5638385A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0452649A3 (en) | 1993-02-24 |
| US5307356A (en) | 1994-04-26 |
| DE69120333T2 (de) | 1997-01-23 |
| DE69120333D1 (de) | 1996-07-25 |
| EP0452649B1 (en) | 1996-06-19 |
| JP2571317B2 (ja) | 1997-01-16 |
| US5638385A (en) | 1997-06-10 |
| EP0452649A2 (en) | 1991-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2571317B2 (ja) | Ｅｃｃシステムを有するｄｒａｍ装置 | |
| CA2034027C (en) | Dynamic ram with on-chip ecc and optimized bit and word redundancy | |
| Kalter et al. | A 50-ns 16-Mb DRAM with a 10-ns data rate and on-chip ECC | |
| US7353438B2 (en) | Transparent error correcting memory | |
| US8397130B2 (en) | Circuits and methods for detection of soft errors in cache memories | |
| US7746709B2 (en) | Memory circuit with decoupled read and write bit lines and improved write stability | |
| US10249363B2 (en) | Configurable pseudo dual port architecture for use with single port SRAM | |
| EP1815338B1 (en) | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory | |
| US5581567A (en) | Dual level error detection and correction employing data subsets from previously corrected data | |
| TWI809998B (zh) | 用於輻射硬化同步動態隨機存取記憶體的裝置及方法 | |
| US5434871A (en) | Continuous embedded parity checking for error detection in memory structures | |
| WO2002005093A1 (en) | Method and circuit for accelerating redundant address matching | |
| US5260952A (en) | Fault tolerant logic system | |
| Mohr et al. | A radiation hardened by design register file with lightweight error detection and correction | |
| Barlow et al. | A PFET-access radiation-hardened SRAM for extreme environments | |
| US12451171B2 (en) | High-speed and area-efficient parallel-write-and-read memory | |
| US6229754B1 (en) | Write through function for a memory | |
| Haraszti et al. | Novel circuits for radiation hardened memories | |
| He et al. | A Configurable Real-Time Self-Test and Repair Engine for Improving the Reliability and Functional Safety of RAM Arrays | |
| Kim et al. | Parallely testable design for detection of neighborhood pattern sensitive faults in high density DRAMs | |
| EP1560118A1 (en) | Error detection and correction device and method | |
| US20040148559A1 (en) | Method and circuit for reducing silent data corruption in storage arrays with no increase in read and write times | |
| Kim | VLSI design and evaluation of a self-checking self-exercising memory system | |
| CN105988714A (zh) | 一种抗辐射容错sram存储阵列及其制备方法 | |
| CN106409329A (zh) | 用于fpga的高速写入配置信息和抵抗辐射的sram存储单元制备方法 |