JPH04223368A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH04223368A JPH04223368A JP2412873A JP41287390A JPH04223368A JP H04223368 A JPH04223368 A JP H04223368A JP 2412873 A JP2412873 A JP 2412873A JP 41287390 A JP41287390 A JP 41287390A JP H04223368 A JPH04223368 A JP H04223368A
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- oxide film
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、デバイス特性を最適
化することができるＣＭＯＳ半導体装置の製造方法に関
する。
化することができるＣＭＯＳ半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来、ＣＭＯＳ半導体装置において、Ｐ
チャネルＭＯＳＦＥＴの反転電圧を回路動作上望ましい
値に調整するために、チャネル領域に低濃度の不純物を
イオン注入して埋め込みチャネルを形成することが広く
行われている。この注入工程としては、ゲート酸化膜の
形成前に行う方法と、ゲート酸化膜の形成後に行う方法
が考えられるが、前者は埋め込み拡散層の接合深さがゲ
ート酸化膜形成のための熱工程によって深くなるため、
特に微細なデバイスにおいてパンチスルー耐性が低下す
るという問題点がある。一方、後者はＰチャネルＭＯＳ
ＦＥＴに選択的にイオン注入するために、ゲート酸化膜
にレジストパターンを形成する必要があり、これによっ
てゲート酸化膜が汚染され易く、高品質なゲート酸化膜
を形成することが困難になるという問題点がある。これ
らの問題点を回避する方法として、ＰウェルとＮウェル
の濃度を調整して、ウエハー全面にイオン注入を行うこ
とによってＰチャネル及びＮチャネルＭＯＳＦＥＴの両
方の反転電圧を適正な値に設定する方法が、特開昭６０
−７２２５９号公報に開示されている。
チャネルＭＯＳＦＥＴの反転電圧を回路動作上望ましい
値に調整するために、チャネル領域に低濃度の不純物を
イオン注入して埋め込みチャネルを形成することが広く
行われている。この注入工程としては、ゲート酸化膜の
形成前に行う方法と、ゲート酸化膜の形成後に行う方法
が考えられるが、前者は埋め込み拡散層の接合深さがゲ
ート酸化膜形成のための熱工程によって深くなるため、
特に微細なデバイスにおいてパンチスルー耐性が低下す
るという問題点がある。一方、後者はＰチャネルＭＯＳ
ＦＥＴに選択的にイオン注入するために、ゲート酸化膜
にレジストパターンを形成する必要があり、これによっ
てゲート酸化膜が汚染され易く、高品質なゲート酸化膜
を形成することが困難になるという問題点がある。これ
らの問題点を回避する方法として、ＰウェルとＮウェル
の濃度を調整して、ウエハー全面にイオン注入を行うこ
とによってＰチャネル及びＮチャネルＭＯＳＦＥＴの両
方の反転電圧を適正な値に設定する方法が、特開昭６０
−７２２５９号公報に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら上記公報
開示の方法では、Ｐチャネル及びＮチャネルＭＯＳＦＥ
Ｔの両方に対して回路動作上望ましい反転電圧を得るた
めに、ゲート酸化膜厚といウェル濃度が制約を受けるた
め、パンチスル耐性やソース・ドレインの拡散容量につ
いてデバイス特性を最適化することが困難になる。本発
明は、従来のＣＭＯＳ半導体装置の製造方法における上
記問題点を解消するためになされたもので、ゲート酸化
膜へのレジスト工程による汚染がなく、浅い埋め込み拡
散層を形成し、更にパンチスルー耐性や拡散容量につい
てデバイス特性を最適化することができる、ＣＭＯＳ半
導体装置の製造方法を提供することを目的とする。
開示の方法では、Ｐチャネル及びＮチャネルＭＯＳＦＥ
Ｔの両方に対して回路動作上望ましい反転電圧を得るた
めに、ゲート酸化膜厚といウェル濃度が制約を受けるた
め、パンチスル耐性やソース・ドレインの拡散容量につ
いてデバイス特性を最適化することが困難になる。本発
明は、従来のＣＭＯＳ半導体装置の製造方法における上
記問題点を解消するためになされたもので、ゲート酸化
膜へのレジスト工程による汚染がなく、浅い埋め込み拡
散層を形成し、更にパンチスルー耐性や拡散容量につい
てデバイス特性を最適化することができる、ＣＭＯＳ半
導体装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ＣＭＯＳ半導体装置の製造方法
において、半導体基板の素子領域に薄い熱酸化膜を形成
する工程と、ＰチャネルＭＯＳＦＥＴを形成する領域に
選択的にボロンをイオン注入する工程と、前記熱酸化膜
を除去しゲート絶縁膜を形成する工程と、ウエハー全面
にボロンをイオン注入する工程を備えるものである。
決するため、本発明は、ＣＭＯＳ半導体装置の製造方法
において、半導体基板の素子領域に薄い熱酸化膜を形成
する工程と、ＰチャネルＭＯＳＦＥＴを形成する領域に
選択的にボロンをイオン注入する工程と、前記熱酸化膜
を除去しゲート絶縁膜を形成する工程と、ウエハー全面
にボロンをイオン注入する工程を備えるものである。
【０００５】このような工程を備えたＣＭＯＳ半導体装
置の製造方法によれば、ＰチャネルＭＯＳＦＥＴとＮチ
ャネルＭＯＳＦＥＴのイオン注入量の差分のイオン注入
がゲート絶縁膜の形成前に行われ、残りの注入をゲート
絶縁膜形成後に全面に対して行われるので、ゲート絶縁
膜がレジスト工程により汚染されることがなく、しかも
注入量の大半をゲート絶縁膜形成後に注入できるので、
比較的浅い埋め込みチャネル層を形成することができる
。そして、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴとで異なった量の反転電圧を制御用のイオン注入
を行なえるので、パンチスルー耐圧や拡散容量を最適化
することができる。
置の製造方法によれば、ＰチャネルＭＯＳＦＥＴとＮチ
ャネルＭＯＳＦＥＴのイオン注入量の差分のイオン注入
がゲート絶縁膜の形成前に行われ、残りの注入をゲート
絶縁膜形成後に全面に対して行われるので、ゲート絶縁
膜がレジスト工程により汚染されることがなく、しかも
注入量の大半をゲート絶縁膜形成後に注入できるので、
比較的浅い埋め込みチャネル層を形成することができる
。そして、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴとで異なった量の反転電圧を制御用のイオン注入
を行なえるので、パンチスルー耐圧や拡散容量を最適化
することができる。
【０００６】
【実施例】次に本発明に係るＣＭＯＳ半導体装置の製造
方法の実施例について説明する。図１〜図４は、実施例
を説明するための製造工程図である。まず図１に示すよ
うにＰウェル２とＮウェル３を形成した半導体基板１に
、フィールド酸化膜４と薄いシリコン酸化膜５を形成す
る。次に図２に示すように、Ｎウェル３上にレジストパ
ターン６を形成し、このレジストパターン６とフィール
ド酸化膜４をマスクとして、ボロンを５Ｅ１１／ｃｍ２
イオン注入する。次に図３に示すように、レジストパ
ターン６と薄いシリコン酸化膜５を除去した後、ゲート
酸化膜７を１９ｎｍ形成し、更に全面にボロンを１Ｅ１
２／ｃｍ２ イオン注入する。続いて図４に示すように
、ゲート電極となる多結晶シリコン８を形成する。その
後は通常の製造工程によってＣＭＯＳ半導体装置を完成
させる。
方法の実施例について説明する。図１〜図４は、実施例
を説明するための製造工程図である。まず図１に示すよ
うにＰウェル２とＮウェル３を形成した半導体基板１に
、フィールド酸化膜４と薄いシリコン酸化膜５を形成す
る。次に図２に示すように、Ｎウェル３上にレジストパ
ターン６を形成し、このレジストパターン６とフィール
ド酸化膜４をマスクとして、ボロンを５Ｅ１１／ｃｍ２
イオン注入する。次に図３に示すように、レジストパ
ターン６と薄いシリコン酸化膜５を除去した後、ゲート
酸化膜７を１９ｎｍ形成し、更に全面にボロンを１Ｅ１
２／ｃｍ２ イオン注入する。続いて図４に示すように
、ゲート電極となる多結晶シリコン８を形成する。その
後は通常の製造工程によってＣＭＯＳ半導体装置を完成
させる。
【０００７】本実施例においては、２回のボロンのイオ
ン注入のドーズ量を、それぞれ５Ｅ１１／ｃｍ２ ，１
Ｅ１２／ｃｍ２ としたが、これは形成すべきデバイス
において、寄生容量，接合耐圧，パンチスルー耐性及び
信頼性等の点で、最も適当なウェル濃度とゲート酸化膜
厚に対して、Ｐチャネル及びＮチャネルの両方のＭＯＳ
ＦＥＴで回路動作上望ましい反転電圧が得られるよう最
適化される。 このとき、レジストパターンはゲート酸化膜７でなく、
ゲート酸化膜７の形成に先立って形成される薄いシリコ
ン酸化膜５上に形成されるので、ゲート酸化膜７はレジ
スト工程で汚染されることはなく、したがってゲート酸
化膜７の汚染によってＭＯＳＦＥＴの安定性が損なわれ
ることはない。更にＰチャネルＭＯＳＦＥＴのチャネル
領域に対するボロンの注入の大半が、ゲート酸化膜形成
後になされるので、埋め込みチャネルの接合深さを比較
的浅くすることが可能で、高いパンチスルー耐性を得る
ことができる。
ン注入のドーズ量を、それぞれ５Ｅ１１／ｃｍ２ ，１
Ｅ１２／ｃｍ２ としたが、これは形成すべきデバイス
において、寄生容量，接合耐圧，パンチスルー耐性及び
信頼性等の点で、最も適当なウェル濃度とゲート酸化膜
厚に対して、Ｐチャネル及びＮチャネルの両方のＭＯＳ
ＦＥＴで回路動作上望ましい反転電圧が得られるよう最
適化される。 このとき、レジストパターンはゲート酸化膜７でなく、
ゲート酸化膜７の形成に先立って形成される薄いシリコ
ン酸化膜５上に形成されるので、ゲート酸化膜７はレジ
スト工程で汚染されることはなく、したがってゲート酸
化膜７の汚染によってＭＯＳＦＥＴの安定性が損なわれ
ることはない。更にＰチャネルＭＯＳＦＥＴのチャネル
領域に対するボロンの注入の大半が、ゲート酸化膜形成
後になされるので、埋め込みチャネルの接合深さを比較
的浅くすることが可能で、高いパンチスルー耐性を得る
ことができる。
【０００８】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴのイオン注入量の差分のイオン注入がゲー
ト絶縁膜の形成前に行われ、残りの注入をゲート絶縁膜
形成後に全面に対して行われるので、ゲート絶縁膜がレ
ジスト工程により汚染されることがなく、しかも注入量
の大半をゲート絶縁膜形成後に注入できるので、比較的
浅い埋め込みチャネル層を形成することができる。した
がってパンチスルー耐性が高く、安定したゲート酸化膜
を有するＣＭＯＳ半導体装置を容易に製造することがで
きる。
本発明によれば、ＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴのイオン注入量の差分のイオン注入がゲー
ト絶縁膜の形成前に行われ、残りの注入をゲート絶縁膜
形成後に全面に対して行われるので、ゲート絶縁膜がレ
ジスト工程により汚染されることがなく、しかも注入量
の大半をゲート絶縁膜形成後に注入できるので、比較的
浅い埋め込みチャネル層を形成することができる。した
がってパンチスルー耐性が高く、安定したゲート酸化膜
を有するＣＭＯＳ半導体装置を容易に製造することがで
きる。
【図１】本発明に係るＣＭＯＳ半導体装置の実施例を説
明するための製造工程図である。
明するための製造工程図である。
【図２】図１に続く製造工程図である。
【図３】図２に続く製造工程図である。
【図４】図３に続く製造工程図である。
１ 基板
２ Ｐウェル
３ Ｎウェル
４ フィールド酸化膜
５ シリコン酸化膜
６ レジストパターン
７ ゲート酸化膜
８ 多結晶シリコン
Claims (1)
- 【請求項１】 ＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴを有するＣＭＯＳ半導体装置の製造方法に
おいて、半導体基板の素子領域に薄い熱酸化膜を形成す
る工程と、ＰチャネルＭＯＳＦＥＴを形成する領域に選
択的にボロンをイオン注入する工程と、前記熱酸化膜を
除去しゲート絶縁膜を形成する工程と、ウエハー全面に
ボロンをイオン注入する工程を含むことを特徴とするＣ
ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412873A JPH04223368A (ja) | 1990-12-25 | 1990-12-25 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412873A JPH04223368A (ja) | 1990-12-25 | 1990-12-25 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223368A true JPH04223368A (ja) | 1992-08-13 |
Family
ID=18521618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412873A Withdrawn JPH04223368A (ja) | 1990-12-25 | 1990-12-25 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223368A (ja) |
-
1990
- 1990-12-25 JP JP2412873A patent/JPH04223368A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |