JP2000353670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲート酸化膜形成前のイオン注入条件に影響
を受けないゲート酸化膜の形成方法を備えた半導体装置
の製造方法を提供する。 【解決手段】 シリコン基板２にｐウェル１２，ｎウェ
ル１３を設けるためのイオン注入を行う第１のイオン注
入工程及び各ウェルのＦＥＴのしきい値電圧を制御する
ために注入イオン１４，１５を注入する第２のイオン注
入工程を、素子形成領域１８，１９の表面にシリコン面
を露出させた状態で行うことにより、シリコン酸化膜５
形成前のプロセスに起因するシリコン酸化速度の変化を
抑え、安定した膜厚及び耐圧特性を有するシリコン酸化
膜５からなるゲート絶縁膜が形成される。
を受けないゲート酸化膜の形成方法を備えた半導体装置
の製造方法を提供する。 【解決手段】 シリコン基板２にｐウェル１２，ｎウェ
ル１３を設けるためのイオン注入を行う第１のイオン注
入工程及び各ウェルのＦＥＴのしきい値電圧を制御する
ために注入イオン１４，１５を注入する第２のイオン注
入工程を、素子形成領域１８，１９の表面にシリコン面
を露出させた状態で行うことにより、シリコン酸化膜５
形成前のプロセスに起因するシリコン酸化速度の変化を
抑え、安定した膜厚及び耐圧特性を有するシリコン酸化
膜５からなるゲート絶縁膜が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は複数の電界効果トラ
ンジスタ（以下、ＦＥＴという）を含む半導体装置の製
造方法に関し、特にＦＥＴのゲート絶縁膜の形成方法に
関する。
ンジスタ（以下、ＦＥＴという）を含む半導体装置の製
造方法に関し、特にＦＥＴのゲート絶縁膜の形成方法に
関する。
【０００２】
【従来の技術】半導体装置の製造方法において、ＦＥＴ
等の素子が形成されるウェルの形成や、ＦＥＴのしきい
値電圧を制御するためのチャネル領域の不純物濃度を調
整するためにイオン注入法を用いることが重要な要素の
一つとなっている。
等の素子が形成されるウェルの形成や、ＦＥＴのしきい
値電圧を制御するためのチャネル領域の不純物濃度を調
整するためにイオン注入法を用いることが重要な要素の
一つとなっている。
【０００３】従来、イオン注入法を用いるに際しては、
イオン注入装置内の重金属による汚染、或いはＣＭＯＳ
等のようにシリコン基板上に異なるしきい値や極性のＦ
ＥＴを形成する際局所的に不純物をイオン注入するため
に用いられるレジストからの有機物付着等に起因する、
ＦＥＴのゲート酸化膜の耐圧特性等の電気特性劣化を防
止するため犠牲酸化膜を介してイオン注入を行った後こ
の犠牲酸化膜を除去し、改めてシリコン表面を酸化して
ゲート酸化膜を形成するのが一般的であった。
イオン注入装置内の重金属による汚染、或いはＣＭＯＳ
等のようにシリコン基板上に異なるしきい値や極性のＦ
ＥＴを形成する際局所的に不純物をイオン注入するため
に用いられるレジストからの有機物付着等に起因する、
ＦＥＴのゲート酸化膜の耐圧特性等の電気特性劣化を防
止するため犠牲酸化膜を介してイオン注入を行った後こ
の犠牲酸化膜を除去し、改めてシリコン表面を酸化して
ゲート酸化膜を形成するのが一般的であった。
【０００４】特開平１０−３０３４２３号公報には、こ
の犠牲酸化膜を用いた半導体装置の製造方法の一例が開
示されている。
の犠牲酸化膜を用いた半導体装置の製造方法の一例が開
示されている。
【０００５】図４は、従来の犠牲酸化膜を用いた半導体
装置の製造方法の主要部を説明するための工程順断面図
である。
装置の製造方法の主要部を説明するための工程順断面図
である。
【０００６】図４を参照すると、シリコン基板４０２上
の素子分離酸化膜４０１で画定された素子形成領域４１
８，４１９の表面に犠牲酸化膜４２０を形成し（図４
（ｂ））、ｐウェル４１２，ｎウェル４１３を形成する
とともに必要に応じてｐウェル４１２，ｎウェル４１３
それぞれにしきい値電圧制御用イオン注入を行い（図４
（ｃ），（ｄ））、この犠牲酸化膜４２０を除去して
（図４（ｅ））、ゲート絶縁膜となるシリコン酸化膜４
０５形成しゲート電極４０６を形成して、ＦＥＴが形成
されるという手法が採用されている。
の素子分離酸化膜４０１で画定された素子形成領域４１
８，４１９の表面に犠牲酸化膜４２０を形成し（図４
（ｂ））、ｐウェル４１２，ｎウェル４１３を形成する
とともに必要に応じてｐウェル４１２，ｎウェル４１３
それぞれにしきい値電圧制御用イオン注入を行い（図４
（ｃ），（ｄ））、この犠牲酸化膜４２０を除去して
（図４（ｅ））、ゲート絶縁膜となるシリコン酸化膜４
０５形成しゲート電極４０６を形成して、ＦＥＴが形成
されるという手法が採用されている。
【０００７】この従来の犠牲酸化膜を用いた半導体装置
の製造方法は、イオン注入終了後に犠牲酸化膜４２０を
除去する（図４（ｅ））ことで、イオン注入する不純物
と同時に導入されたイオン注入装置からの重金属や、レ
ジスト４１６，４１７を用いてシリコン基板４０２へ局
所的に不純物をイオン注入する場合に生じ易いレジスト
から付着した有機物を同時に除去することができ、ＦＥ
Ｔのゲート絶縁膜の耐圧のような電気特性の劣化を防止
できるというものである。
の製造方法は、イオン注入終了後に犠牲酸化膜４２０を
除去する（図４（ｅ））ことで、イオン注入する不純物
と同時に導入されたイオン注入装置からの重金属や、レ
ジスト４１６，４１７を用いてシリコン基板４０２へ局
所的に不純物をイオン注入する場合に生じ易いレジスト
から付着した有機物を同時に除去することができ、ＦＥ
Ｔのゲート絶縁膜の耐圧のような電気特性の劣化を防止
できるというものである。
【０００８】
【発明が解決しようとする課題】しかし、この犠牲酸化
膜４２０を介してイオン注入を行う従来の半導体装置の
製造方法では、犠牲酸化膜除去後にシリコン酸化膜４０
５（図４（ｆ））を形成するためにシリコン表面を酸化
するときの酸化速度がイオン注入する不純物種や注入量
によって変わり、安定した膜厚のシリコン酸化膜４０５
を得ることが難しいという新たな問題をもたらしてい
る。
膜４２０を介してイオン注入を行う従来の半導体装置の
製造方法では、犠牲酸化膜除去後にシリコン酸化膜４０
５（図４（ｆ））を形成するためにシリコン表面を酸化
するときの酸化速度がイオン注入する不純物種や注入量
によって変わり、安定した膜厚のシリコン酸化膜４０５
を得ることが難しいという新たな問題をもたらしてい
る。
【０００９】具体的には、図５（図中○、△）に示すよ
うに、一定の酸化条件の下では、同一イオン注入種で注
入量が増加すると酸化膜厚が厚くなり、またボロンより
も砒素を注入した場合の方が酸化膜厚が厚くなってい
る。更に、酸化膜厚の注入量依存性がボロンと砒素で異
なり、ボロンに比べると砒素の方が依存性がはるかに大
きくなっている。
うに、一定の酸化条件の下では、同一イオン注入種で注
入量が増加すると酸化膜厚が厚くなり、またボロンより
も砒素を注入した場合の方が酸化膜厚が厚くなってい
る。更に、酸化膜厚の注入量依存性がボロンと砒素で異
なり、ボロンに比べると砒素の方が依存性がはるかに大
きくなっている。
【００１０】通常、Ｎチャネル型ＦＥＴ（以下、Ｎ型Ｆ
ＥＴとする）のしきい値電圧制御のイオン注入種にはボ
ロン，インジウムが、Ｐチャネル型ＦＥＴ（以下、Ｐ型
ＦＥＴとする）のしきい値電圧制御のイオン注入種には
砒素，燐が用いられ、また、しきい値電圧の異なるＦＥ
Ｔを形成するためにはこれらのイオン注入量を変えて制
御されるため、犠牲酸化膜４２０を介してイオン注入が
なされる従来の半導体装置の製造方法では、安定した膜
厚のゲート絶縁膜を得ることが困難となり、特に近年の
微細化したＦＥＴで必要とされる極薄のゲート絶縁膜形
成時には非常に深刻な問題である。
ＥＴとする）のしきい値電圧制御のイオン注入種にはボ
ロン，インジウムが、Ｐチャネル型ＦＥＴ（以下、Ｐ型
ＦＥＴとする）のしきい値電圧制御のイオン注入種には
砒素，燐が用いられ、また、しきい値電圧の異なるＦＥ
Ｔを形成するためにはこれらのイオン注入量を変えて制
御されるため、犠牲酸化膜４２０を介してイオン注入が
なされる従来の半導体装置の製造方法では、安定した膜
厚のゲート絶縁膜を得ることが困難となり、特に近年の
微細化したＦＥＴで必要とされる極薄のゲート絶縁膜形
成時には非常に深刻な問題である。
【００１１】また、図６（図中○、△）に示すように、
しきい値電圧を制御するためのイオン注入量が増えるほ
どその後に形成されたゲート絶縁膜であるシリコン酸化
膜４０５の耐圧特性が悪くなるという新たな問題ももた
らしている。
しきい値電圧を制御するためのイオン注入量が増えるほ
どその後に形成されたゲート絶縁膜であるシリコン酸化
膜４０５の耐圧特性が悪くなるという新たな問題ももた
らしている。
【００１２】これらのシリコン酸化膜４０５の膜厚制御
性劣化や耐圧劣化は、犠牲酸化膜４２０を構成している
酸素がイオン注入時のノックオン効果により素子形成領
域４１８，４１９内に導入されることが大きな原因と考
えられる。（以下、このノックオン効果によりシリコン
基板内に導入された酸素を「ノッキングした酸素」とい
う。）従来の２．５ｎｍより厚いシリコン酸化膜からな
るゲート絶縁膜では、ノッキングした酸素が関与して形
成された酸化膜の膜厚が、ノッキングした酸素が関与せ
ずに形成され酸化膜の膜厚に対して占める割合が小さく
（通常４％未満）、ノッキングした酸素が関与すると考
えられる酸化膜形成速度の変動や酸化膜の耐圧特性への
影響は小さく問題にならなかった。しかし、ゲート絶縁
膜の膜厚が２．５ｎｍより薄くなった場合、ノッキング
した酸素が関与して形成された酸化膜の膜厚がノッキン
グした酸素が関与せずに形成された酸化膜の膜厚に対し
て占める割合が大きくなり、ゲート絶縁膜の膜厚や耐圧
特性への影響が顕著になってきている。
性劣化や耐圧劣化は、犠牲酸化膜４２０を構成している
酸素がイオン注入時のノックオン効果により素子形成領
域４１８，４１９内に導入されることが大きな原因と考
えられる。（以下、このノックオン効果によりシリコン
基板内に導入された酸素を「ノッキングした酸素」とい
う。）従来の２．５ｎｍより厚いシリコン酸化膜からな
るゲート絶縁膜では、ノッキングした酸素が関与して形
成された酸化膜の膜厚が、ノッキングした酸素が関与せ
ずに形成され酸化膜の膜厚に対して占める割合が小さく
（通常４％未満）、ノッキングした酸素が関与すると考
えられる酸化膜形成速度の変動や酸化膜の耐圧特性への
影響は小さく問題にならなかった。しかし、ゲート絶縁
膜の膜厚が２．５ｎｍより薄くなった場合、ノッキング
した酸素が関与して形成された酸化膜の膜厚がノッキン
グした酸素が関与せずに形成された酸化膜の膜厚に対し
て占める割合が大きくなり、ゲート絶縁膜の膜厚や耐圧
特性への影響が顕著になってきている。
【００１３】一方、従来イオン注入時に問題となってい
た、イオン注入装置内の重金属による汚染やレジストか
らの有機物付着等に起因するＦＥＴのゲート絶縁膜の耐
圧特性等の電気特性劣化は、イオン注入法やレジストを
用いたプロセス，洗浄プロセスの改善により近年問題で
なくなりつつある。
た、イオン注入装置内の重金属による汚染やレジストか
らの有機物付着等に起因するＦＥＴのゲート絶縁膜の耐
圧特性等の電気特性劣化は、イオン注入法やレジストを
用いたプロセス，洗浄プロセスの改善により近年問題で
なくなりつつある。
【００１４】本発明の主な目的は、上記を考慮して、ゲ
ート絶縁膜形成前のイオン注入条件の影響を受けないゲ
ート絶縁膜の形成方法を備えた半導体装置の製造方法を
提供することにある。
ート絶縁膜形成前のイオン注入条件の影響を受けないゲ
ート絶縁膜の形成方法を備えた半導体装置の製造方法を
提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数のＦＥＴを含む半導体装置の製造方法で
あって、半導体基板の一主表面にＦＥＴを形成する素子
形成領域を素子分離絶縁膜により選択的に画定する素子
分離工程と、素子形成領域に所望の不純物をイオン注入
により導入する不純物ドープ工程と、ＦＥＴのゲート絶
縁膜を形成するゲート絶縁膜形成工程とを少なくとも有
し、ゲート絶縁膜形成工程は少なくとも素子形成領域に
不純物ドープ工程により導入される不純物のみが存在す
る状態で実施するというものである。
造方法は、複数のＦＥＴを含む半導体装置の製造方法で
あって、半導体基板の一主表面にＦＥＴを形成する素子
形成領域を素子分離絶縁膜により選択的に画定する素子
分離工程と、素子形成領域に所望の不純物をイオン注入
により導入する不純物ドープ工程と、ＦＥＴのゲート絶
縁膜を形成するゲート絶縁膜形成工程とを少なくとも有
し、ゲート絶縁膜形成工程は少なくとも素子形成領域に
不純物ドープ工程により導入される不純物のみが存在す
る状態で実施するというものである。
【００１６】また、本発明の他の半導体装置の製造方法
は、半導体基板の一主表面に素子分離絶縁膜により選択
的に画定された素子形成領域の表面の絶縁膜を除去して
この素子形成領域の半導体基板表面を露出させる第１の
基板表面露出工程と、不純物ドープ工程と、ゲート絶縁
膜形成工程とを少なくとも有し、不純物導入工程を第１
の基板表面露出工程で素子形成領域の半導体基板表面を
露出させた状態で実施し、ゲート絶縁膜形成工程を不純
物ドープ工程の後に実施するというものである。
は、半導体基板の一主表面に素子分離絶縁膜により選択
的に画定された素子形成領域の表面の絶縁膜を除去して
この素子形成領域の半導体基板表面を露出させる第１の
基板表面露出工程と、不純物ドープ工程と、ゲート絶縁
膜形成工程とを少なくとも有し、不純物導入工程を第１
の基板表面露出工程で素子形成領域の半導体基板表面を
露出させた状態で実施し、ゲート絶縁膜形成工程を不純
物ドープ工程の後に実施するというものである。
【００１７】また、本発明の他の半導体装置の製造方法
は、第１の基板表面露出工程と、構成要素として酸素を
含まない第１の薄膜を形成する第１の犠牲膜形成工程
と、不純物ドープ工程と、第１の薄膜を除去して素子形
成領域の半導体基板表面を露出させる第２の基板表面露
出工程と、ゲート絶縁膜形成工程とを少なくとも有し、
第１の犠牲膜形成工程は第１の基板表面露出工程で素子
形成領域の半導体基板表面を露出させた状態で実施し、
不純物ドープ工程は第１の薄膜を介して実施し、ゲート
絶縁膜形成工程は第２の基板表面露出工程の後に実施す
るというものである。
は、第１の基板表面露出工程と、構成要素として酸素を
含まない第１の薄膜を形成する第１の犠牲膜形成工程
と、不純物ドープ工程と、第１の薄膜を除去して素子形
成領域の半導体基板表面を露出させる第２の基板表面露
出工程と、ゲート絶縁膜形成工程とを少なくとも有し、
第１の犠牲膜形成工程は第１の基板表面露出工程で素子
形成領域の半導体基板表面を露出させた状態で実施し、
不純物ドープ工程は第１の薄膜を介して実施し、ゲート
絶縁膜形成工程は第２の基板表面露出工程の後に実施す
るというものである。
【００１８】更に、本発明の他の半導体装置の製造方法
は、第１の基板表面露出工程と、第２の薄膜を形成する
第２の犠牲膜形成工程と、不純物ドープ工程と、第２の
薄膜を除去して素子形成領域の半導体基板表面を露出さ
せる第３の基板表面露出工程と、シリコン膜を所望の膜
厚だけ堆積させるシリコン膜堆積工程と、ゲート絶縁膜
形成工程とを少なくとも有し、第２の薄膜形成工程は第
１の基板表面露出工程で素子形成領域の半導体基板表面
を露出させた状態で実施し、不純物ドープ工程は第２の
薄膜を介して実施し、シリコン膜堆積工程は第３の基板
表面露出工程で素子形成領域の半導体基板表面を露出さ
せた状態で実施し、ゲート絶縁膜形成工程は前記シリコ
ン膜堆積工程で堆積されたシリコン膜を全て酸化させる
処理を含むというものである。
は、第１の基板表面露出工程と、第２の薄膜を形成する
第２の犠牲膜形成工程と、不純物ドープ工程と、第２の
薄膜を除去して素子形成領域の半導体基板表面を露出さ
せる第３の基板表面露出工程と、シリコン膜を所望の膜
厚だけ堆積させるシリコン膜堆積工程と、ゲート絶縁膜
形成工程とを少なくとも有し、第２の薄膜形成工程は第
１の基板表面露出工程で素子形成領域の半導体基板表面
を露出させた状態で実施し、不純物ドープ工程は第２の
薄膜を介して実施し、シリコン膜堆積工程は第３の基板
表面露出工程で素子形成領域の半導体基板表面を露出さ
せた状態で実施し、ゲート絶縁膜形成工程は前記シリコ
ン膜堆積工程で堆積されたシリコン膜を全て酸化させる
処理を含むというものである。
【００１９】このとき、不純物ドープ工程は、半導体基
板の一主表面にウェルを形成するためのイオン注入を行
う第１のイオン注入工程，ＦＥＴのしきい値電圧を制御
するためのイオン注入を行う第２のイオン注入工程又は
第１のイオン注入工程及び第２のイオン注入工程とする
ことができる。
板の一主表面にウェルを形成するためのイオン注入を行
う第１のイオン注入工程，ＦＥＴのしきい値電圧を制御
するためのイオン注入を行う第２のイオン注入工程又は
第１のイオン注入工程及び第２のイオン注入工程とする
ことができる。
【００２０】また、半導体基板が少なくともシリコン基
板又はＳＯＩ基板の場合、第２の犠牲膜形成工程で形成
される第２の薄膜が素子形成領域表面を酸化して形成し
たシリコン酸化膜であっても良い。
板又はＳＯＩ基板の場合、第２の犠牲膜形成工程で形成
される第２の薄膜が素子形成領域表面を酸化して形成し
たシリコン酸化膜であっても良い。
【００２１】また、シリコン膜堆積工程で堆積されるシ
リコン膜は、エピタキシャル成長したシリコン膜，ポリ
シリコン膜又はアモルファスシリコン膜のいずれかであ
ることが好ましく、その膜厚は、シリコン膜を全て酸化
したとき所望の膜厚のゲート絶縁膜となるようにするこ
とができる。具体的には、所望のゲート絶縁膜の膜厚が
ｔoxのとき、堆積するシリコン膜の厚さｔsiは、（ｔox
／４）＜ｔsi＜（ｔox／３）となるようにするのが好ま
しい。
リコン膜は、エピタキシャル成長したシリコン膜，ポリ
シリコン膜又はアモルファスシリコン膜のいずれかであ
ることが好ましく、その膜厚は、シリコン膜を全て酸化
したとき所望の膜厚のゲート絶縁膜となるようにするこ
とができる。具体的には、所望のゲート絶縁膜の膜厚が
ｔoxのとき、堆積するシリコン膜の厚さｔsiは、（ｔox
／４）＜ｔsi＜（ｔox／３）となるようにするのが好ま
しい。
【００２２】更に、第１の犠牲膜形成工程で形成される
第１の薄膜には、シリコン窒化膜，シリコンカーバイト
（ＳｉＣ）膜，窒化ボロン（ＢＮ）膜，ポリシリコン膜
又はアモルファスシリコン膜のいずれか或いはこれらの
積層膜を用いることができる。この第１の薄膜は構成要
素として酸素を含まないので、第２の基板表面露出工程
後シリコン膜を堆積することなくゲート絶縁膜を形成す
ることができる。
第１の薄膜には、シリコン窒化膜，シリコンカーバイト
（ＳｉＣ）膜，窒化ボロン（ＢＮ）膜，ポリシリコン膜
又はアモルファスシリコン膜のいずれか或いはこれらの
積層膜を用いることができる。この第１の薄膜は構成要
素として酸素を含まないので、第２の基板表面露出工程
後シリコン膜を堆積することなくゲート絶縁膜を形成す
ることができる。
【００２３】また、高誘電率膜としては、タンタルオキ
サイド膜，チタンオキサイド膜，ビスマス−ストロンチ
ウム−タンタルオキサイド膜（ＢＳＴ膜），アルミナ膜
を用いることができる。
サイド膜，チタンオキサイド膜，ビスマス−ストロンチ
ウム−タンタルオキサイド膜（ＢＳＴ膜），アルミナ膜
を用いることができる。
【００２４】本発明の半導体装置の製造方法によれば、
例えば第１の基板表面露出工程で素子形成領域の絶縁膜
を除去して不純物ドープ工程が実施される場合、シリコ
ン基板の酸化を行いゲート酸化膜を形成しても、酸化す
るシリコン基板内にノッキングした酸素原子を含まない
状態で熱酸化によりゲート酸化膜形成が行われるため、
安定した酸化膜厚制御性及びゲート酸化膜耐圧が得られ
る。
例えば第１の基板表面露出工程で素子形成領域の絶縁膜
を除去して不純物ドープ工程が実施される場合、シリコ
ン基板の酸化を行いゲート酸化膜を形成しても、酸化す
るシリコン基板内にノッキングした酸素原子を含まない
状態で熱酸化によりゲート酸化膜形成が行われるため、
安定した酸化膜厚制御性及びゲート酸化膜耐圧が得られ
る。
【００２５】或いは、第２の犠牲膜形成工程で形成され
る第２の薄膜が素子形成領域上にシリコン酸化膜のよう
に酸素を構成要素として含み、この第２の薄膜を介して
不純物導入工程が実施される場合、イオン注入後に第３
の基板表面露出工程で素子形成領域のこの第２の薄膜を
除去し、シリコン膜を堆積してこのシリコン膜を全て酸
化してゲート絶縁膜を形成しているので、やはりゲート
酸化膜形成領域にはノッキングした酸素原子が存在しな
い状態でゲート酸化膜形成が行われるため、安定した酸
化膜厚制御性及びゲート酸化膜耐圧が得られる。また、
シリコン膜を全て酸化する結果として、素子間のショー
ト問題も抑制することができる。
る第２の薄膜が素子形成領域上にシリコン酸化膜のよう
に酸素を構成要素として含み、この第２の薄膜を介して
不純物導入工程が実施される場合、イオン注入後に第３
の基板表面露出工程で素子形成領域のこの第２の薄膜を
除去し、シリコン膜を堆積してこのシリコン膜を全て酸
化してゲート絶縁膜を形成しているので、やはりゲート
酸化膜形成領域にはノッキングした酸素原子が存在しな
い状態でゲート酸化膜形成が行われるため、安定した酸
化膜厚制御性及びゲート酸化膜耐圧が得られる。また、
シリコン膜を全て酸化する結果として、素子間のショー
ト問題も抑制することができる。
【００２６】本発明による半導体装置の製造方法は、特
に酸化するシリコン基板内のノッキングした酸素原子が
関与する酸化膜の影響が見えてくる２．５ｎｍより薄い
ゲート酸化膜を有する半導体装置においてその効果が顕
著であり、ゲート絶縁膜形成のための熱酸化時に酸化前
のプロセスに起因する酸化速度の変化を抑え、安定した
膜厚及び耐圧特性のゲート絶縁膜を得ることができる。
に酸化するシリコン基板内のノッキングした酸素原子が
関与する酸化膜の影響が見えてくる２．５ｎｍより薄い
ゲート酸化膜を有する半導体装置においてその効果が顕
著であり、ゲート絶縁膜形成のための熱酸化時に酸化前
のプロセスに起因する酸化速度の変化を抑え、安定した
膜厚及び耐圧特性のゲート絶縁膜を得ることができる。
【００２７】
【発明の実施の形態】本発明の上記目的、特徴及び利点
を明確にすべく、添付した図面を参照しながら、本発明
の実施形態を以下に詳述する。尚、図１〜図３において
共通する要素はできるだけ同じ参照符号を用いて説明を
簡略化する。
を明確にすべく、添付した図面を参照しながら、本発明
の実施形態を以下に詳述する。尚、図１〜図３において
共通する要素はできるだけ同じ参照符号を用いて説明を
簡略化する。
【００２８】まず本発明の第１の実施形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【００２９】図１（ａ）〜（ｅ）は、本実施形態半導体
装置の製造方法の主要部を説明するための工程順断面図
である。
装置の製造方法の主要部を説明するための工程順断面図
である。
【００３０】図１を参照すると、本実施形態の半導体装
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板２の一主表面に素子分離絶縁膜１により選択的
に画定された素子形成領域１８，１９の表面にシリコン
面を露出させた状態でイオン注入マスクとなるレジスト
１６を塗布しｐウェル１２となる部分のレジストを除去
・開口して第１のイオン注入工程を実施し、ｐウェル１
２を形成する不純物（例えばボロン（Ｂ））をイオン注
入する。引き続いてＮ型ＦＥＴに対応した第２のイオン
注入工程を実施しＮ型ＦＥＴのしきい値電圧を制御する
ための注入イオン１４（例えばボロン（Ｂ））を直接ｐ
ウェル１２へ注入してしきい値電圧制御用不純物層３を
形成（図１（ｂ））する。
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板２の一主表面に素子分離絶縁膜１により選択的
に画定された素子形成領域１８，１９の表面にシリコン
面を露出させた状態でイオン注入マスクとなるレジスト
１６を塗布しｐウェル１２となる部分のレジストを除去
・開口して第１のイオン注入工程を実施し、ｐウェル１
２を形成する不純物（例えばボロン（Ｂ））をイオン注
入する。引き続いてＮ型ＦＥＴに対応した第２のイオン
注入工程を実施しＮ型ＦＥＴのしきい値電圧を制御する
ための注入イオン１４（例えばボロン（Ｂ））を直接ｐ
ウェル１２へ注入してしきい値電圧制御用不純物層３を
形成（図１（ｂ））する。
【００３１】次にレジスト１６を除去後、レジスト１７
を塗布しｎウェル１３となる部分のレジスト１７を除去
・開口して再度第１のイオン注入工程を実施し、ｎウェ
ル１３を形成する不純物（例えば燐（Ｐ））をイオン注
入する。引き続いてＰ型ＦＥＴに対応した第２のイオン
注入工程を実施してＰ型ＦＥＴのしきい値電圧を制御す
るための注入イオン１５（例えば砒素（Ａｓ））を直接
ｎウェル１３へ注入してしきい値電圧制御用不純物層４
を形成（図１（ｃ））する。
を塗布しｎウェル１３となる部分のレジスト１７を除去
・開口して再度第１のイオン注入工程を実施し、ｎウェ
ル１３を形成する不純物（例えば燐（Ｐ））をイオン注
入する。引き続いてＰ型ＦＥＴに対応した第２のイオン
注入工程を実施してＰ型ＦＥＴのしきい値電圧を制御す
るための注入イオン１５（例えば砒素（Ａｓ））を直接
ｎウェル１３へ注入してしきい値電圧制御用不純物層４
を形成（図１（ｃ））する。
【００３２】次にイオン注入マスク用レジスト１７を除
去してｐウェル１２，ｎウェル１３，しきい値電圧制御
用不純物層３，４各々の不純物を活性化する活性化熱処
理をランプアニールにより９００℃，３０秒の条件で実
施する。
去してｐウェル１２，ｎウェル１３，しきい値電圧制御
用不純物層３，４各々の不純物を活性化する活性化熱処
理をランプアニールにより９００℃，３０秒の条件で実
施する。
【００３３】尚、この活性化熱処理は、不純物の活性化
は行われるが、不純物分布の変化が生じない条件であれ
ば上記条件に限定されるものではない。（具体的には、
例えばランプアニールの場合、６００℃〜１１００℃，
５秒〜３分、またファーネスアニールの場合、窒素雰囲
気中で４００℃〜９００℃，５分〜１２０分の範囲の温
度と時間の組み合わせが好ましい。）次にゲート絶縁膜
形成工程で熱酸化によりゲート絶縁膜となるシリコン酸
化膜５を形成した後（図１（ｄ））、ゲート電極６，７
及びソース・ドレイン領域となる拡散層領域８，９，１
０，１１をそれぞれ形成して（図１（ｅ））、ＦＥＴが
形成される。
は行われるが、不純物分布の変化が生じない条件であれ
ば上記条件に限定されるものではない。（具体的には、
例えばランプアニールの場合、６００℃〜１１００℃，
５秒〜３分、またファーネスアニールの場合、窒素雰囲
気中で４００℃〜９００℃，５分〜１２０分の範囲の温
度と時間の組み合わせが好ましい。）次にゲート絶縁膜
形成工程で熱酸化によりゲート絶縁膜となるシリコン酸
化膜５を形成した後（図１（ｄ））、ゲート電極６，７
及びソース・ドレイン領域となる拡散層領域８，９，１
０，１１をそれぞれ形成して（図１（ｅ））、ＦＥＴが
形成される。
【００３４】尚、この後周知のコンタクト孔開孔，配線
工程等が続くが本発明には直接関係しないので説明は省
略する。（以下、他の各実施形態の説明も同じ。）本実
施形態の製造方法では、ｐウェル１２，ｎウェル１３の
素子形成領域１８，１９の表面にシリコン基板が露出し
た状態で第１のイオン注入工程及び第２のイオン注入工
程が実施されるため、素子形成領域１８，１９に酸素原
子がノックオンされることはなく、素子形成領域１８，
１９内にノッキングした酸素原子を含まない状態で熱酸
化を行い、ゲート絶縁膜となるシリコン酸化膜５を形成
することができる。
工程等が続くが本発明には直接関係しないので説明は省
略する。（以下、他の各実施形態の説明も同じ。）本実
施形態の製造方法では、ｐウェル１２，ｎウェル１３の
素子形成領域１８，１９の表面にシリコン基板が露出し
た状態で第１のイオン注入工程及び第２のイオン注入工
程が実施されるため、素子形成領域１８，１９に酸素原
子がノックオンされることはなく、素子形成領域１８，
１９内にノッキングした酸素原子を含まない状態で熱酸
化を行い、ゲート絶縁膜となるシリコン酸化膜５を形成
することができる。
【００３５】次に本発明の第２の実施形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【００３６】図２（ａ）〜（ｆ）は、本実施形態半導体
装置の製造方法の主要部を説明するための工程順断面図
である。
装置の製造方法の主要部を説明するための工程順断面図
である。
【００３７】図２を参照すると、本実施形態の半導体装
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板１２の一主表面に素子分離絶縁膜１で選択的に
画定された素子形成領域１８，１９の表面にシリコン面
を露出させて第１の犠牲膜形成工程を実施して構成要素
に酸素を含まない第１の薄膜であるシリコン窒化膜２０
を全面に形成（図２（ａ））する。
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板１２の一主表面に素子分離絶縁膜１で選択的に
画定された素子形成領域１８，１９の表面にシリコン面
を露出させて第１の犠牲膜形成工程を実施して構成要素
に酸素を含まない第１の薄膜であるシリコン窒化膜２０
を全面に形成（図２（ａ））する。
【００３８】次にイオン注入マスクとなるレジスト１６
を塗布してｐウェル１２となる部分のレジストを除去・
開口して第１のイオン注入工程を実施し、ｐウェル１２
を形成する不純物（例えばボロン（Ｂ））をイオン注入
する。引き続いてＮ型ＦＥＴに対応した第２のイオン注
入工程を実施しＮ型ＦＥＴのしきい値電圧を制御するた
めの注入イオン１４を直接ｐウェル１２へ注入してしき
い値電圧制御用不純物層３を形成（図２（ｂ））する。
を塗布してｐウェル１２となる部分のレジストを除去・
開口して第１のイオン注入工程を実施し、ｐウェル１２
を形成する不純物（例えばボロン（Ｂ））をイオン注入
する。引き続いてＮ型ＦＥＴに対応した第２のイオン注
入工程を実施しＮ型ＦＥＴのしきい値電圧を制御するた
めの注入イオン１４を直接ｐウェル１２へ注入してしき
い値電圧制御用不純物層３を形成（図２（ｂ））する。
【００３９】次にレジスト１６を除去してレジスト１７
を塗布し、ｎウェル１３となる部分のレジスト１７を除
去・開口して再度第１のイオン注入工程を実施し、ｎウ
ェル１３を形成する不純物（例えば燐（Ｐ））をイオン
注入する。引き続いてＰ型ＦＥＴに対応した第２のイオ
ン注入工程を実施しＰ型ＦＥＴのしきい値電圧を制御す
るための注入イオン１５を直接ｎウェル１３へ注入して
しきい値電圧制御用不純物層４を形成（図２（ｃ））す
る。
を塗布し、ｎウェル１３となる部分のレジスト１７を除
去・開口して再度第１のイオン注入工程を実施し、ｎウ
ェル１３を形成する不純物（例えば燐（Ｐ））をイオン
注入する。引き続いてＰ型ＦＥＴに対応した第２のイオ
ン注入工程を実施しＰ型ＦＥＴのしきい値電圧を制御す
るための注入イオン１５を直接ｎウェル１３へ注入して
しきい値電圧制御用不純物層４を形成（図２（ｃ））す
る。
【００４０】次にイオン注入マスク用レジスト１７を除
去して、ｐウェル１２，ｎウェル１３，しきい値電圧制
御用不純物層３，４各々の不純物を活性化する活性化熱
処理を第１の実施形態の場合と同様の条件で実施する。
去して、ｐウェル１２，ｎウェル１３，しきい値電圧制
御用不純物層３，４各々の不純物を活性化する活性化熱
処理を第１の実施形態の場合と同様の条件で実施する。
【００４１】次に第２の基板表面露出工程でシリコン窒
化膜２０を除去して素子形成領域１８，１９のシリコン
面を露出させ（図２（ｄ））、ゲート絶縁膜形成工程で
熱酸化によりゲート絶縁膜となるシリコン酸化膜５を形
成（図２（ｅ））した後、ゲート電極６，７及びソース
・ドレイン領域となる拡散層領域８，９，１０，１１を
それぞれ形成して（図２（ｆ））、ＦＥＴが形成され
る。
化膜２０を除去して素子形成領域１８，１９のシリコン
面を露出させ（図２（ｄ））、ゲート絶縁膜形成工程で
熱酸化によりゲート絶縁膜となるシリコン酸化膜５を形
成（図２（ｅ））した後、ゲート電極６，７及びソース
・ドレイン領域となる拡散層領域８，９，１０，１１を
それぞれ形成して（図２（ｆ））、ＦＥＴが形成され
る。
【００４２】本実施形態の製造方法では、シリコン窒化
膜２０を介して第１のイオン注入工程及び第２のイオン
注入工程を実施するので、素子形成領域１８，１９へ窒
素原子がノックオンされるが、熱酸化によりゲート絶縁
膜となるシリコン酸化膜５を形成する際に、このノッキ
ングした窒素原子が酸化膜膜厚へ与える影響は小さい。
言い換えると、本実施形態の製造方法では、素子形成領
域１８，１９の表面を構成要素に酸素を含まない第１の
薄膜で被覆した状態で第２のイオン注入工程を実施して
いるが、素子形成領域１８，１９へノッキングされる元
素に酸素を含まないのでゲート絶縁膜形成時においてゲ
ート絶縁膜厚の変動を低減する効果を奏する。
膜２０を介して第１のイオン注入工程及び第２のイオン
注入工程を実施するので、素子形成領域１８，１９へ窒
素原子がノックオンされるが、熱酸化によりゲート絶縁
膜となるシリコン酸化膜５を形成する際に、このノッキ
ングした窒素原子が酸化膜膜厚へ与える影響は小さい。
言い換えると、本実施形態の製造方法では、素子形成領
域１８，１９の表面を構成要素に酸素を含まない第１の
薄膜で被覆した状態で第２のイオン注入工程を実施して
いるが、素子形成領域１８，１９へノッキングされる元
素に酸素を含まないのでゲート絶縁膜形成時においてゲ
ート絶縁膜厚の変動を低減する効果を奏する。
【００４３】本実施形態の説明では、第１の薄膜の例と
してシリコン窒化膜２０を用いて説明したが、構成要素
に酸素を含まないＳｉＣ膜，ＢＮ膜，ポリシリコン膜，
アモルファスシリコン膜等を第１の薄膜として用いても
同様の効果が得られる。
してシリコン窒化膜２０を用いて説明したが、構成要素
に酸素を含まないＳｉＣ膜，ＢＮ膜，ポリシリコン膜，
アモルファスシリコン膜等を第１の薄膜として用いても
同様の効果が得られる。
【００４４】次に、本発明の第３の実施形態の半導体装
置の製造方法を説明する。
置の製造方法を説明する。
【００４５】図３（ａ）〜（ｆ）は、本実施形態半導体
装置の製造方法の主要部を説明するための工程順断面図
である。
装置の製造方法の主要部を説明するための工程順断面図
である。
【００４６】図３を参照すると、本実施形態の半導体装
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板２の一主表面に素子分離絶縁膜１で選択的に画
定された素子形成領域１８，１９の表面にシリコン面を
を露出させて第２の犠牲膜形成工程を実施し、素子形成
領域１８，１９の表面に第２の薄膜であるシリコン酸化
膜３０を熱酸化により形成（図３（ａ））する。
置の製造方法では、まず第１の基板表面露出工程でシリ
コン基板２の一主表面に素子分離絶縁膜１で選択的に画
定された素子形成領域１８，１９の表面にシリコン面を
を露出させて第２の犠牲膜形成工程を実施し、素子形成
領域１８，１９の表面に第２の薄膜であるシリコン酸化
膜３０を熱酸化により形成（図３（ａ））する。
【００４７】次にイオン注入マスクとなるレジスト１６
を塗布してｐウェル１２となる部分のレジストを除去・
開口して第１のイオン注入工程を実施し、ｐウェル１２
を形成する不純物（例えばボロン（Ｂ））をイオン注入
する。引き続いてＮ型ＦＥＴに対応した第２のイオン注
入工程を実施しＮ型ＦＥＴのしきい値電圧を制御するた
めの注入イオン１４を直接ｐウェル１２へ注入してしき
い値電圧制御用不純物層３を形成（図３（ｂ））する。
を塗布してｐウェル１２となる部分のレジストを除去・
開口して第１のイオン注入工程を実施し、ｐウェル１２
を形成する不純物（例えばボロン（Ｂ））をイオン注入
する。引き続いてＮ型ＦＥＴに対応した第２のイオン注
入工程を実施しＮ型ＦＥＴのしきい値電圧を制御するた
めの注入イオン１４を直接ｐウェル１２へ注入してしき
い値電圧制御用不純物層３を形成（図３（ｂ））する。
【００４８】次にレジスト１６を除去してレジスト１７
を塗布しｎウェル１３となる部分のレジスト１７を除去
・開口して再度第１のイオン注入工程を実施し、ｎウェ
ル１３を形成する不純物（例えば燐（Ｐ））をイオン注
入する。引き続いてＰ型ＦＥＴに対応した第２のイオン
注入工程を実施しＰ型ＦＥＴのしきい値電圧を制御する
ための注入イオン１５を直接ｎウェル１３へ注入してし
きい値電圧制御用不純物層４を形成（図３（ｃ））す
る。
を塗布しｎウェル１３となる部分のレジスト１７を除去
・開口して再度第１のイオン注入工程を実施し、ｎウェ
ル１３を形成する不純物（例えば燐（Ｐ））をイオン注
入する。引き続いてＰ型ＦＥＴに対応した第２のイオン
注入工程を実施しＰ型ＦＥＴのしきい値電圧を制御する
ための注入イオン１５を直接ｎウェル１３へ注入してし
きい値電圧制御用不純物層４を形成（図３（ｃ））す
る。
【００４９】次にイオン注入マスク用レジスト１７を除
去して、ｐウェル１２，ｎウェル１３，しきい値電圧制
御用不純物層３，４各々の不純物を活性化する活性化熱
処理をやはり第１の実施形態の場合と同様の条件で実施
する。
去して、ｐウェル１２，ｎウェル１３，しきい値電圧制
御用不純物層３，４各々の不純物を活性化する活性化熱
処理をやはり第１の実施形態の場合と同様の条件で実施
する。
【００５０】次に第２の基板表面露出工程でシリコン酸
化膜３０を除去した後、素子形成領域１８，１９の表面
にシリコン面を露出させた状態でシリコン膜堆積工程を
実施してシリコン膜３１を所望の膜厚だけエピタキシャ
ル成長により堆積し（図３（ｄ））、ゲート絶縁膜形成
工程でこのエピタキシャル成長により堆積したシリコン
膜３１を全て熱酸化により酸化してゲート絶縁膜となる
シリコン酸化膜３２を形成する（図３（ｅ））。この
後、ゲート電極６，７及びソース・ドレイン領域となる
拡散層領域８，９，１０，１１をそれぞれ形成して（図
３（ｆ））、ＦＥＴが形成される。
化膜３０を除去した後、素子形成領域１８，１９の表面
にシリコン面を露出させた状態でシリコン膜堆積工程を
実施してシリコン膜３１を所望の膜厚だけエピタキシャ
ル成長により堆積し（図３（ｄ））、ゲート絶縁膜形成
工程でこのエピタキシャル成長により堆積したシリコン
膜３１を全て熱酸化により酸化してゲート絶縁膜となる
シリコン酸化膜３２を形成する（図３（ｅ））。この
後、ゲート電極６，７及びソース・ドレイン領域となる
拡散層領域８，９，１０，１１をそれぞれ形成して（図
３（ｆ））、ＦＥＴが形成される。
【００５１】尚、シリコン膜堆積工程で堆積されるシリ
コン膜は、後のゲート絶縁膜形成工程で形成されるシリ
コン酸化膜３２の膜厚をｔoxとすると、その膜厚ｔsiが
ｔox／４＜ｔsi＜ｔox／３となるように堆積される。
コン膜は、後のゲート絶縁膜形成工程で形成されるシリ
コン酸化膜３２の膜厚をｔoxとすると、その膜厚ｔsiが
ｔox／４＜ｔsi＜ｔox／３となるように堆積される。
【００５２】本発明による製造方法では、エピタキシャ
ル成長したシリコン膜３１が、素子形成領域１８，１９
のゲート絶縁膜形成のために酸化する領域から酸素原子
を除去するという役目を果たしている。更に、前記エピ
タキシャル成長したシリコン膜３１を全て酸化した結果
として、シリコン基板上とシリコン酸化膜上へのシリコ
ン成長の選択性が十分に得られない場合に生じ易い素子
間のショート問題も抑制するという効果が得られる。ま
た、前記エピタキシャル成長したシリコン膜３１の代わ
りにポリシリコン膜又はアモルファスシリコン膜を用い
ても、このポリシリコン膜又はアモルファスシリコン膜
も全て酸化するために同様の効果が得られる。
ル成長したシリコン膜３１が、素子形成領域１８，１９
のゲート絶縁膜形成のために酸化する領域から酸素原子
を除去するという役目を果たしている。更に、前記エピ
タキシャル成長したシリコン膜３１を全て酸化した結果
として、シリコン基板上とシリコン酸化膜上へのシリコ
ン成長の選択性が十分に得られない場合に生じ易い素子
間のショート問題も抑制するという効果が得られる。ま
た、前記エピタキシャル成長したシリコン膜３１の代わ
りにポリシリコン膜又はアモルファスシリコン膜を用い
ても、このポリシリコン膜又はアモルファスシリコン膜
も全て酸化するために同様の効果が得られる。
【００５３】尚、上述の各実施形態の説明においては、
不純物ドープ工程であるウェル形成のための不純物をイ
オン注入する第１のイオン注入工程とＦＥＴのしきい値
電圧を制御するための不純物をイオン注入する第２のイ
オン注入工程とがｐウェル１２，ｎウェル１３それぞれ
で連続して実施される場合で説明したが、第１のイオン
注入工程の後で再度レジスト処理を施し、しきい値電圧
を制御するための不純物をイオン注入する第２のイオン
注入工程の開口部を別途定めても良い。
不純物ドープ工程であるウェル形成のための不純物をイ
オン注入する第１のイオン注入工程とＦＥＴのしきい値
電圧を制御するための不純物をイオン注入する第２のイ
オン注入工程とがｐウェル１２，ｎウェル１３それぞれ
で連続して実施される場合で説明したが、第１のイオン
注入工程の後で再度レジスト処理を施し、しきい値電圧
を制御するための不純物をイオン注入する第２のイオン
注入工程の開口部を別途定めても良い。
【００５４】次に、本発明の半導体装置の製造方法によ
る効果について具体的に説明する。
る効果について具体的に説明する。
【００５５】図５，６は、それぞれ本発明の半導体装置
の製造方法を用いてＮ型ＦＥＴ，Ｐ型ＦＥＴを製造した
ときのゲート酸化膜の膜厚と耐圧のシリコン基板表面近
傍におけるしきい値電圧制御用不純物濃度依存性を示す
図である。具体的な条件は、Ｎ型ＦＥＴのしきい値電圧
制御のイオン注入条件に、注入イオン種をボロン、加速
エネルギーを３０ｋｅＶ、しきい値電圧制御のためのド
ーズを１×１０12ｃｍ -2〜５×１０13ｃｍ-2、注入角度
を７度で行い、Ｐ型ＦＥＴのしきい値電圧制御のイオン
注入条件に、注入イオン種を砒素、加速エネルギーを１
００ｋｅＶ、しきい値電圧制御のためのドーズを１×１
０12ｃｍ-2〜３×１０13ｃｍ-2、注入角度を７度で行っ
た後、８００℃でのドライ酸化により不純物を含まない
シリコン基板において１．５ｎｍの酸化膜が形成される
条件でゲート酸化膜を形成した。図中、ボロンを注入し
た場合の結果を▲で、砒素を注入した場合の結果を●で
示した。
の製造方法を用いてＮ型ＦＥＴ，Ｐ型ＦＥＴを製造した
ときのゲート酸化膜の膜厚と耐圧のシリコン基板表面近
傍におけるしきい値電圧制御用不純物濃度依存性を示す
図である。具体的な条件は、Ｎ型ＦＥＴのしきい値電圧
制御のイオン注入条件に、注入イオン種をボロン、加速
エネルギーを３０ｋｅＶ、しきい値電圧制御のためのド
ーズを１×１０12ｃｍ -2〜５×１０13ｃｍ-2、注入角度
を７度で行い、Ｐ型ＦＥＴのしきい値電圧制御のイオン
注入条件に、注入イオン種を砒素、加速エネルギーを１
００ｋｅＶ、しきい値電圧制御のためのドーズを１×１
０12ｃｍ-2〜３×１０13ｃｍ-2、注入角度を７度で行っ
た後、８００℃でのドライ酸化により不純物を含まない
シリコン基板において１．５ｎｍの酸化膜が形成される
条件でゲート酸化膜を形成した。図中、ボロンを注入し
た場合の結果を▲で、砒素を注入した場合の結果を●で
示した。
【００５６】また、比較のために示した従来法の一実施
例は、犠牲酸化膜として２０ｎｍの膜厚の熱酸化膜を用
い、イオン注入条件及びゲート酸化膜形成条件は、上述
の本発明の製造方法の場合の条件と同じである。尚、従
来法の例については、注入イオン種ボロン，砒素に対応
してそれぞれ△，○で結果を示した。
例は、犠牲酸化膜として２０ｎｍの膜厚の熱酸化膜を用
い、イオン注入条件及びゲート酸化膜形成条件は、上述
の本発明の製造方法の場合の条件と同じである。尚、従
来法の例については、注入イオン種ボロン，砒素に対応
してそれぞれ△，○で結果を示した。
【００５７】図５を参照すると、本発明の半導体装置の
製造方法を用いた場合、●，▲で示されるとおり、注入
する不純物イオン種や注入量による酸化速度の変化を抑
え、ゲート酸化膜形成時に格段に安定した膜厚の酸化膜
を得ることがでる。
製造方法を用いた場合、●，▲で示されるとおり、注入
する不純物イオン種や注入量による酸化速度の変化を抑
え、ゲート酸化膜形成時に格段に安定した膜厚の酸化膜
を得ることがでる。
【００５８】また、図６を参照すると、●，▲で示され
るとおり、犠牲酸化膜からシリコン基板内への酸素のノ
ッキングを抑えたことにより、ゲート酸化膜の耐圧も格
段に向上していることが分かる。
るとおり、犠牲酸化膜からシリコン基板内への酸素のノ
ッキングを抑えたことにより、ゲート酸化膜の耐圧も格
段に向上していることが分かる。
【００５９】すなわち、本発明の半導体装置の製造法
は、例えばゲート絶縁膜としてシリコン基板の熱酸化を
行いシリコン酸化膜を形成する際に、このシリコン基板
内の酸化する領域にノッキングした酸素原子を含まない
状態で熱酸化が行われるので、熱酸化時に酸化前のプロ
セスに起因する酸化速度の変化を抑え、安定した酸化膜
厚及び酸化膜の耐圧特性を得るという効果がもたらされ
る。
は、例えばゲート絶縁膜としてシリコン基板の熱酸化を
行いシリコン酸化膜を形成する際に、このシリコン基板
内の酸化する領域にノッキングした酸素原子を含まない
状態で熱酸化が行われるので、熱酸化時に酸化前のプロ
セスに起因する酸化速度の変化を抑え、安定した酸化膜
厚及び酸化膜の耐圧特性を得るという効果がもたらされ
る。
【００６０】また、本発明の効果は、形成するゲート酸
化膜厚が薄いほど（具体的には、ほぼ２．５ｎｍ以
下）、ノッキングした酸素が関与して形成したゲート酸
化膜がノッキングした酸素が関与せずに形成したゲート
酸化膜に対して占める割合が大きくなり、顕著に現れ
る。
化膜厚が薄いほど（具体的には、ほぼ２．５ｎｍ以
下）、ノッキングした酸素が関与して形成したゲート酸
化膜がノッキングした酸素が関与せずに形成したゲート
酸化膜に対して占める割合が大きくなり、顕著に現れ
る。
【００６１】例えば、ゲート酸化膜膜厚が２．５ｎｍ以
下になると、しきい値電圧制御用不純物濃度は通常５×
１０17ｃｍ-3より高くなり、この濃度まで従来の犠牲酸
化膜を介してしきい値電圧制御用不純物イオン注入を行
った場合、ノッキングした酸素が関与して形成した酸化
膜の増加分は０．１ｎｍ以上となりゲート酸化膜膜厚全
体に占める割合が４％以上と大きくなり、ＦＥＴの電気
特性にも影響が顕在化してくる。
下になると、しきい値電圧制御用不純物濃度は通常５×
１０17ｃｍ-3より高くなり、この濃度まで従来の犠牲酸
化膜を介してしきい値電圧制御用不純物イオン注入を行
った場合、ノッキングした酸素が関与して形成した酸化
膜の増加分は０．１ｎｍ以上となりゲート酸化膜膜厚全
体に占める割合が４％以上と大きくなり、ＦＥＴの電気
特性にも影響が顕在化してくる。
【００６２】尚、上述の各実施形態の説明では、ゲート
絶縁膜として熱酸化により形成したシリコン酸化膜を例
として説明したが、ゲート絶縁膜としてシリコン酸窒化
膜、シリコン酸化膜をシリコン基板側に形成した高誘電
率膜とシリコン酸化膜の積層構造、シリコン酸窒化膜を
シリコン基板側に形成した高誘電率膜とシリコン酸窒化
膜の積層構造を用いた場合においても同様の効果があ
る。
絶縁膜として熱酸化により形成したシリコン酸化膜を例
として説明したが、ゲート絶縁膜としてシリコン酸窒化
膜、シリコン酸化膜をシリコン基板側に形成した高誘電
率膜とシリコン酸化膜の積層構造、シリコン酸窒化膜を
シリコン基板側に形成した高誘電率膜とシリコン酸窒化
膜の積層構造を用いた場合においても同様の効果があ
る。
【００６３】高誘電率膜としては、例えば、タンタルオ
キサイド膜，チタンオキサイド膜，ビスマス−ストロン
チウム−タンタルオキサイド膜，アルミナ膜等がある
が、これらに限定されるものではない。
キサイド膜，チタンオキサイド膜，ビスマス−ストロン
チウム−タンタルオキサイド膜，アルミナ膜等がある
が、これらに限定されるものではない。
【００６４】尚、本発明は上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。
【００６５】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、例えばゲート絶縁膜としてシリ
コン基板の熱酸化を行いシリコン酸化膜を形成する際
に、このシリコン基板内の酸化する領域にノッキングし
た酸素原子を含まない状態で熱酸化が行われるので、熱
酸化時に酸化前のプロセスに起因する酸化速度の変化を
抑え、安定した酸化膜厚及び酸化膜の耐圧特性を得ると
いう効果がもたらされる。特に、ゲート絶縁膜として、
２．５ｎｍ以下の薄いシリコン酸化膜を用いる場合に、
その効果が顕著になる。
置の製造方法によれば、例えばゲート絶縁膜としてシリ
コン基板の熱酸化を行いシリコン酸化膜を形成する際
に、このシリコン基板内の酸化する領域にノッキングし
た酸素原子を含まない状態で熱酸化が行われるので、熱
酸化時に酸化前のプロセスに起因する酸化速度の変化を
抑え、安定した酸化膜厚及び酸化膜の耐圧特性を得ると
いう効果がもたらされる。特に、ゲート絶縁膜として、
２．５ｎｍ以下の薄いシリコン酸化膜を用いる場合に、
その効果が顕著になる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法の主要部を説明するための工程順断面図である。
法の主要部を説明するための工程順断面図である。
【図２】本発明の第２の実施形態の半導体装置の製造方
法の主要部を説明するための工程順断面図である。
法の主要部を説明するための工程順断面図である。
【図３】本発明の第３の実施形態の半導体装置の製造方
法の主要部を説明するための工程順断面図である。
法の主要部を説明するための工程順断面図である。
【図４】従来の犠牲酸化膜を用いた半導体装置の製造方
法の主要部を説明するための工程順断面図である。
法の主要部を説明するための工程順断面図である。
【図５】ゲート酸化膜膜厚としきい値電圧制御用不純物
濃度との関係を示す図である。図中、本発明の製造方法
による結果を●、▲で示し、図４の従来の犠牲酸化膜を
用いた製造方法による結果を○、△で示す。
濃度との関係を示す図である。図中、本発明の製造方法
による結果を●、▲で示し、図４の従来の犠牲酸化膜を
用いた製造方法による結果を○、△で示す。
【図６】ゲート酸化膜の耐圧としきい値電圧制御用不純
物濃度との関係を示す図である。図中、本発明の製造方
法による結果を●、▲で示し、図４の従来の犠牲酸化膜
を用いた製造方法による結果を○、△で示す。
物濃度との関係を示す図である。図中、本発明の製造方
法による結果を●、▲で示し、図４の従来の犠牲酸化膜
を用いた製造方法による結果を○、△で示す。
１ 素子分離絶縁膜 ２，４０２ シリコン基板 ３，４，４０３，４０４ しきい値電圧制御用不純物
層 ５，３０，３２，４０５ シリコン酸化膜 ６，７，４０６，４０７ ゲート電極 ８，９，１０，１１ 拡散層領域 １２，４１２ ｐウェル １３，４１３ ｎウェル １４，１５，４１４，４１５ 注入イオン １６，１７，４１６，４１７ レジスト １８，１９ 素子形成領域 ２０ シリコン窒化膜 ３１ シリコン膜 ４０１ 素子分離酸化膜 ４２０ 犠牲酸化膜
層 ５，３０，３２，４０５ シリコン酸化膜 ６，７，４０６，４０７ ゲート電極 ８，９，１０，１１ 拡散層領域 １２，４１２ ｐウェル １３，４１３ ｎウェル １４，１５，４１４，４１５ 注入イオン １６，１７，４１６，４１７ レジスト １８，１９ 素子形成領域 ２０ シリコン窒化膜 ３１ シリコン膜 ４０１ 素子分離酸化膜 ４２０ 犠牲酸化膜
Claims (13)
- 【請求項１】 複数の電界効果トランジスタ（以下、Ｆ
ＥＴという）を含む半導体装置の製造方法であって、半
導体基板の一主表面に前記ＦＥＴを形成する素子形成領
域を素子分離絶縁膜により選択的に画定する素子分離工
程と、前記素子形成領域に所望の不純物をイオン注入に
より導入する不純物ドープ工程と、前記ＦＥＴのゲート
絶縁膜を形成するゲート絶縁膜形成工程とを少なくとも
有し、前記ゲート絶縁膜形成工程は少なくとも前記素子
形成領域に前記不純物ドープ工程により導入される不純
物のみが存在する状態で実施することを特徴とする半導
体装置の製造方法。 - 【請求項２】 複数のＦＥＴを含む半導体装置の製造方
法であって、半導体基板の一主表面に素子分離絶縁膜に
より選択的に画定された素子形成領域の表面の絶縁膜を
除去してこの素子形成領域の半導体基板表面を露出させ
る第１の基板表面露出工程と、前記素子形成領域に所望
の不純物をイオン注入により導入する不純物ドープ工程
と、前記ＦＥＴのゲート絶縁膜を形成するゲート絶縁膜
形成工程とを少なくとも有し、前記不純物ドープ工程は
前記第１の基板表面露出工程で前記素子形成領域の前記
半導体基板表面を露出させた状態で実施し、前記ゲート
絶縁膜形成工程は前記不純物ドープ工程の後に実施する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 複数のＦＥＴを含む半導体装置の製造方
法であって、半導体基板の一主表面に素子分離絶縁膜に
より選択的に画定された素子形成領域の表面の絶縁膜を
除去しこの素子形成領域の半導体基板表面を露出させる
第１の基板表面露出工程と、構成要素として酸素を含ま
ない第１の薄膜を形成する第１の犠牲膜形成工程と、前
記素子形成領域に所望の不純物をイオン注入により導入
する不純物ドープ工程と、前記第１の薄膜を除去して前
記素子形成領域の前記半導体基板表面を露出させる第２
の基板表面露出工程と、ゲート絶縁膜を形成するゲート
絶縁膜形成工程とを少なくとも有し、前記第１の犠牲膜
形成工程は前記第１の基板表面露出工程で前記素子形成
領域の前記半導体基板表面を露出させた状態で実施し、
前記不純物ドープ工程工程は前記第１の薄膜を介して実
施し、前記ゲート絶縁膜形成工程は前記第２の基板表面
露出工程の後に実施することを特徴とする半導体装置の
製造方法。 - 【請求項４】 第１の薄膜が、シリコン窒化膜，シリコ
ンカーバイト（ＳｉＣ）膜，窒化ボロン（ＢＮ）膜，ポ
リシリコン膜又はアモルファスシリコン膜のいずれか或
いはこれらの積層膜である請求項３記載の半導体装置の
製造方法。 - 【請求項５】 複数のＦＥＴを含む半導体装置の製造方
法であって、半導体基板の一主表面に素子分離絶縁膜に
より選択的に画定された素子形成領域の表面の絶縁膜を
除去してこの素子形成領域の半導体基板表面を露出させ
る第１の基板表面露出工程と、第２の薄膜を形成する第
２の犠牲膜形成工程と、前記素子形成領域に所望の不純
物をイオン注入により導入する不純物ドープ工程と、前
記第２の薄膜を除去して前記素子形成領域の前記半導体
基板表面を露出させる第３の基板表面露出工程と、シリ
コン膜を所望の膜厚だけ堆積させるシリコン膜堆積工程
と、ゲート絶縁膜を形成するゲート絶縁膜形成工程とを
少なくとも有し、前記第２の犠牲膜形成工程は前記第１
の基板表面露出工程で前記素子形成領域の前記半導体基
板表面を露出させた状態で実施し、前記不純物ドープ工
程は前記第２の薄膜を介して実施し、前記シリコン膜堆
積工程は前記第３の基板表面露出工程で前記素子形成領
域の前記半導体基板表面を露出させた状態で実施し、前
記ゲート絶縁膜形成工程は前記シリコン膜堆積工程で堆
積されたシリコン膜を全て酸化させる処理を含むことを
特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板がシリコン基板又はＳＯＩ基
板であり、第２の薄膜が素子形成領域表面を酸化して形
成されたシリコン酸化膜である請求項５記載の半導体装
置の製造方法。 - 【請求項７】 シリコン膜堆積工程で堆積されるシリコ
ン膜が、エピタキシャル成長したシリコン膜，ポリシリ
コン膜又はアモルファスシリコン膜のいずれかである請
求項５又は６記載の半導体装置の製造方法。 - 【請求項８】 シリコン膜堆積工程で堆積されるシリコ
ン膜の所望の膜厚が、前記シリコン膜を全て酸化したと
きに所望の膜厚のゲート絶縁膜となる膜厚である請求項
５乃至７いずれか１項に記載の半導体装置の製造方法。 - 【請求項９】 ゲート絶縁膜の膜厚が２．５ｎｍ以下で
ある請求項１乃至８いずれか１項に記載の半導体装置の
製造方法。 - 【請求項１０】 ゲート絶縁膜が、シリコン酸窒化膜
（ＳｉＯＮ膜）、シリコン酸化膜とこの上に積層された
高誘電率膜の積層膜又はシリコン酸窒化膜とこの上に積
層された高誘電率膜の積層膜のいずれかである請求項１
乃至８いずれか１項に記載の半導体装置の製造方法。 - 【請求項１１】 不純物ドープ工程が、半導体基板の一
主表面にウェルを形成するためのイオン注入を行う第１
のイオン注入工程又はＦＥＴのしきい値電圧を制御する
ためのイオン注入を行う第２のイオン注入工程のいずれ
かである請求項１乃至１０いずれか１項に記載の半導体
装置の製造方法。 - 【請求項１２】 不純物ドープ工程が、半導体基板の一
主表面にウェルを形成するためのイオン注入を行う第１
のイオン注入工程及びＦＥＴのしきい値電圧を制御する
ためのイオン注入を行う第２のイオン注入工程である請
求項１乃至１０いずれか１項に記載の半導体装置の製造
方法。 - 【請求項１３】 半導体装置がＮチャネル型ＦＥＴ及び
Ｐチャネル型ＦＥＴ双方を含む請求項１乃至１０いずれ
か１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163871A JP2000353670A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163871A JP2000353670A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353670A true JP2000353670A (ja) | 2000-12-19 |
Family
ID=15782367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163871A Pending JP2000353670A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000353670A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198786A (ja) * | 2007-02-13 | 2008-08-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100881017B1 (ko) | 2007-05-17 | 2009-01-30 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| JP2009182289A (ja) * | 2008-02-01 | 2009-08-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| DE102010008642A1 (de) | 2010-02-15 | 2011-08-18 | Bayer Schering Pharma Aktiengesellschaft, 13353 | Zyklische Ketoenole zur Therapie |
| WO2011158534A1 (ja) * | 2010-06-16 | 2011-12-22 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US8815673B2 (en) | 2011-06-01 | 2014-08-26 | Samsung Electronics Co., Ltd. | Methods of forming MOSFET devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses |
-
1999
- 1999-06-10 JP JP11163871A patent/JP2000353670A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198786A (ja) * | 2007-02-13 | 2008-08-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100881017B1 (ko) | 2007-05-17 | 2009-01-30 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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| US8642476B2 (en) | 2010-06-16 | 2014-02-04 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
| US8815673B2 (en) | 2011-06-01 | 2014-08-26 | Samsung Electronics Co., Ltd. | Methods of forming MOSFET devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020702 |