JPH04223616A

JPH04223616A - 半導体論理回路

Info

Publication number: JPH04223616A
Application number: JP2406042A
Authority: JP
Inventors: Takayasu Sakurai; 貴康櫻井; Hiroyuki Hara; 浩幸原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-12-25
Filing date: 1990-12-25
Publication date: 1992-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＥＣＬ（Ｅｍｉｔｔｅ
ｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）論理回路とＣＭＯＳ
論理回路とが混載された半導体論理回路に関する。

【０００２】

【従来の技術】バイポーラトランジスタを使用したＥＣ
Ｌ論理回路は、高速な論理回路として知られている。し
かし、これは消費電力が大きく、集積回路化する際に占
有面積が大きくなるという問題がある。一方、ＣＭＯＳ
論理回路は消費電力が小さく、集積回路化する際に占有
面積が小さくなるという特長を有する。しかし、動作速
度はＥＣＬ論理回路に劣っている。

【０００３】そこで、システム上、高速動作が要求され
る箇所はＥＣＬ論理回路で構成し、その他の部分はＣＭ
ＯＳ論理回路で構成することにより、高速性と大集積密
度性を両立させようという手法が考えられている。

【０００４】従来、このようなＥＣＬ論理回路とＣＭＯ
Ｓ論理回路とを混載した論理回路では、ＥＣＬ論理回路
とＣＭＯＳ論理回路との間に論理振幅／レベル変換回路
を挿入する必要があった。これはＥＣＬ論理回路の論理
振幅が０．５Ｖ〜０．８Ｖであるのに対し、ＣＭＯＳ論
理回路の論理振幅は電源電圧であり、現在では５Ｖ程度
のためである。また、両論理回路では論理レベルの“Ｈ
”と“Ｌ”の電圧レベルも異なるために、論理振幅／レ
ベル変換回路が必要になる。

【０００５】図７は従来のＥＣＬ／ＣＭＯＳ論理回路混
載の論理回路の一例を示す回路図である。図において、
１１０　はＥＣＬ論理回路部、１２０　はこのＥＣＬ論
理部１１０　の出力段に設けられたエミッタフォロワ回
路部、１３０　はこのエミッタフォロワ回路部１２０　
からの出力信号をＣＭＯＳの論理レベルに変換する論理
振幅／レベル変換回路、１４０　はこの論理振幅／レベ
ル変換回路１３０　で変換された信号を受けるＣＭＯＳ
論理回路部である。

【０００６】上記ＥＣＬ論理回路部１１０　は例えば、
互いにエミッタが結合された一対のバイポーラトランジ
スタ１１１　，１１２　と、この一対のバイポーラトラ
ンジスタ１１１　，１１２　のエミッタ共通接続ノード
と低電位側の電源電圧ＶＥＥとの間に挿入された定電流
源１１３　と、上記一対のバイポーラトランジスタ１１
１　，１１２　のコレクタと高電位側の電源電圧ＶＣＣ
の間に挿入された負荷用の抵抗１１４　，１１５　とか
ら構成されており、上記一方のバイポーラトランジスタ
１１２　のコレクタと上記一方の抵抗１１５　との直列
接続ノードであるノード１１６　から信号が出力される
。

【０００７】上記エミッタフォロワ回路部１２０　は、
ベースが上記ノード１１６　に、コレクタが上記電源電
圧ＶＣＣにそれぞれ接続されたバイポーラトランジスタ
１２１　と、このバイポーラトランジスタ１２１　のエ
ミッタと上記電源電圧ＶＥＥとの間に挿入されたエミッ
タフォロワ用の抵抗１２２　とから構成されている。そ
して、上記バイポーラトランジスタ１２１　のエミッタ
と上記抵抗１２２　との直列接続ノードであるノード１
２３　から信号が出力される。

【０００８】ＣＭＯＳ論理回路部１４０　は例えば、ソ
ースが高電位側の電源電圧ＶＤＤに接続されゲートに上
記論理振幅／レベル変換回路１３０　の出力信号を受け
るＰチャネルのＭＯＳトランジスタ１４１　と、ドレイ
ンが上記ＰチャネルのＭＯＳトランジスタ１４１　のド
レインに接続され、ソースが低電位側の電源電圧ＶＳＳ
に接続され、ゲートに上記論理振幅／レベル変換回路１
３０　の出力信号を受けるＮチャネルのＭＯＳトランジ
スタ１４２　とから構成されている。すなわち、このＣ
ＭＯＳ論理回路部１４０　はＣＭＯＳインバータである
。そして、上記両ＭＯＳトランジスタ１４１　，１４２
　のドレイン共通接続ノードであるノード１４３　から
信号が出力される。

【０００９】上記従来回路において、ＥＣＬ論理回路部
１１０　の高電位側の電源電圧ＶＣＣの値と、ＣＭＯＳ
論理回路部１４０　の高電位側の電源電圧ＶＤＤの値は
同一か、異なったとしてもわずかである。また、ＥＣＬ
論理回路部１１０　の低電位側の電源電圧ＶＥＥの値と
、ＣＭＯＳ論理回路部１４０　の低電位側の電源電圧Ｖ
ＳＳの値も同一か、異なったとしてもわずかである。例
えば、ＶＣＣとＶＤＤの値が５Ｖ、ＶＥＥとＶＳＳの値
が０Ｖにされているとする。このとき、ＥＣＬ論理回路
部１１０　の出力段に設けられたエミッタフォロワ回路
部１２０　のノード１２３　における論理振幅は例えば
４．１Ｖから３．１Ｖの間の１．０Ｖ程度である。この
とき、もし論理振幅／レベル変換回路１３０　を介さず
にノード１２３　の信号がＣＭＯＳ論理回路部１４０　
に入力信号として供給されと、ノード１２３　の信号が
“０”レベル（３．１Ｖ）のときにＮチャネルのＭＯＳ
トランジスタ１４２　がオンしてしまう。この場合、Ｃ
ＭＯＳ論理回路部１４０　の出力ノード１４３　には“
１”レベルの信号が出力されるべきところが、ＶＤＤと
ＶＳＳの中間の電圧値を持つ信号が出力されてしまう。そのため、論理振幅／レベル変換回路１３０　によって
、“０”レベルが３．１Ｖ、“１”レベルが４．１Ｖの
論理振幅を、ＣＭＯＳ論理回路部１４０　の入力に適合
する“０”レベルが０Ｖ、“１”レベルが５Ｖの論理振
幅に増幅すると共に、レベル変換を行う必要がある。

【００１０】しかし、上記のような論理振幅／レベル変
換には通常、多大な時間が必要となる。このため、せっ
かく高速のＥＣＬ論理回路を使用しても、全体としては
高速にならないという問題がある。また、たとえ、論理
振幅／レベル変換回路を使用しても、ＣＭＯＳ論理回路
部を構成する各ＭＯＳトランジスタのゲート・ソース間
及びソース・ドレイン間には、ＶＤＤ・ＶＳＳ間の５Ｖ
程度の電圧が印加されるので、特に、ゲート長が０．５
μｍ以下のＭＯＳトランジスタを使用すると、ホットキ
ャリアの影響で信頼性上、問題が起こる。

【００１１】さらに従来では、ＥＣＬ論理回路部とＣＭ
ＯＳ論理回路部とが交互に配置されるような場合には、
図７に示すように、ＥＣＬ論理回路部１１０　とＣＭＯ
Ｓ論理回路部１４０　との間に論理振幅／レベル変換回
路１３０　を設ける必要があることはもちろんであるが
、ＣＭＯＳ論理回路部１４０　と他のＥＣＬ論理回路部
１１０　との間にも論理振幅／レベル変換回路１５０　
を設けなければならない。その理由は、ＣＭＯＳ論理回路部の出力論理振幅である
ＶＤＤ〜ＶＳＳの電圧振幅をＥＣＬ論理回路部に直接に
入力することができないからである。このため、論理振
幅／レベル変換回路を各所に挿入する必要が生じ、これ
ら論理振幅／レベル変換回路による信号遅延の増大及び
回路面積の増大は避けられない。

【００１２】

【発明が解決しようとする課題】上記のように、ＥＣＬ
論理回路とＣＭＯＳ論理回路とが設けられた従来の論理
回路では異種の論理回路の相互間に論理振幅／レベル変
換回路を設ける必要があり。これによって信号遅延の増
大及び回路面積の増大が生じるという欠点がある。

【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、従来、必要としていた
論理振幅／レベル変換回路を設けることなく、動作の高
速化、大集積密度化及び高信頼性化を達成することがで
きる半導体論理回路を提供することにある。

【００１４】

【課題を解決するための手段】この発明の半導体論理回
路は、エミッタが共通に接続された一対のバイポーラト
ランジスタ、上記一対のバイポーラトランジスタのエミ
ッタ共通接続ノードに接続された電流源、上記一対のバ
イポーラトランジスタの少なくとも一方のコレクタに接
続された負荷素子を有し、上記一方のバイポーラトラン
ジスタのコレクタと負荷素子との接続ノードを信号出力
ノードとする第１の論理回路部と、Ｐチャネル及びＮチ
ャネルのＭＯＳトランジスタからなり、上記第１の論理
回路部からの出力信号が入力信号として供給され、この
入力信号の高電位側の論理レベルによってＰチャネルの
ＭＯＳトランジスタのゲートがしきい値以下にバイアス
され、かつ入力信号の低電位側の論理レベルによってＮ
チャネルのＭＯＳトランジスタのゲートがしきい値以下
にバイアスされる第２の論理回路部とを具備したことを
特徴とする。

【００１５】

【作用】上記の構成において、第１の論理回路部からの
出力信号の論理が“１”レベルのとき、第２の論理回路
部のＰチャネルのＭＯＳトランジスタのゲートがしきい
値以下にバイアスされることによってこのＰチャネルの
ＭＯＳトランジスタがオフする。このとき、第２の論理
回路部のＮチャネルのＭＯＳトランジスタはオンし、第
２の論理回路部からは入力信号に応じた論理レベルの信
号が出力される。このとき電源間には直流貫通電流は流
れない。一方、第１の論理回路部からの出力信号の論理
が“０”レベルのときは第２の論理回路部のＮチャネル
のＭＯＳトランジスタのゲートがしきい値以下にバイア
スされることによってこのＮチャネルのＭＯＳトランジ
スタがオフする。このとき、第２の論理回路部のＰチャ
ネルのＭＯＳトランジスタはオンし、第２の論理回路部
からは入力信号に応じた論理レベルの信号が出力される
。このときも電源間には直流貫通電流は流れない。

【００１６】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００１７】図１はこの発明に係る半導体論理回路の一
実施例による構成を示す回路図である。この実施例回路
は、バイポーラトランジスタを使用したＥＣＬ論理回路
部１０と、このＥＣＬ論理部１０からの出力信号を受け
るＣＭＯＳ論理回路部３０及びこのＣＭＯＳ論理回路部
３０からの出力信号を受け、バイポーラトランジスタを
使用したＥＣＬ論理回路部４０とから構成されている。

【００１８】上記ＥＣＬ論理回路部１０は例えば、互い
にエミッタが結合された一対のＮＰＮ型のバイポーラト
ランジスタ１１，１２と、この一対のバイポーラトラン
ジスタ１１，１２のエミッタ共通接続ノードと低電位側
の電源電圧ＶＥＥとの間に挿入された定電流源１３と、
上記一対のバイポーラトランジスタ１１，１２の各コレ
クタと高電位側の電源電圧ＶＣＣの間に挿入された負荷
用の抵抗１４，１５と、エミッタフォロワ回路部２０と
から構成されている。

【００１９】上記一方のバイポーラトランジスタ１２の
ベースには、図示しない他のＥＣＬ論理回路部からの論
理出力信号が入力される。また、他方のバイポーラトラ
ンジスタ１２のベースには、ＥＣＬ論理回路部の論理出
力信号の“１”レベル電位と“０”レベル電位の中間の
電位が入力される。そして、上記一方のバイポーラトラ
ンジスタ１２のコレクタと上記一方の抵抗１５との直列
接続ノードであるノード１６から論理信号が出力される
。

【００２０】上記エミッタフォロワ回路部２０は例えば
、ベースが上記ノード１６に、コレクタが上記電源電圧
ＶＣＣにそれぞれ接続されたＮＰＮ型のバイポーラトラ
ンジスタ２１と、このバイポーラトランジスタ２１のエ
ミッタと上記電源電圧ＶＥＥとの間に挿入されたエミッ
タフォロワ用の抵抗２２とから構成されている。そして
、上記バイポーラトランジスタ２１のエミッタと上記抵
抗２２との直列接続ノードであるノード２３から論理信
号が出力される。

【００２１】上記ＣＭＯＳ論理回路部３０は例えば、ソ
ースが高電位側の電源電圧ＶＤＤに接続されゲートに上
記ノード２３の信号を受けるＰチャネルのＭＯＳトラン
ジスタ３１と、ドレインが上記ＰチャネルのＭＯＳトラ
ンジスタ３１のドレインに接続され、ソースが低電位側
の電源電圧ＶＳＳに接続され、ゲートに上記ノード２３
の信号を受けるＮチャネルのＭＯＳトランジスタ３２と
から構成されている。すなわち、このＣＭＯＳ論理回路
部３０はＣＭＯＳインバータであり、両ＭＯＳトランジ
スタの共通ドレインであるノード３３から論理信号が出
力される。また、上記両ＭＯＳトランジスタはゲート長
が例えば０．５μｍ以下のものが使用されている。

【００２２】上記ＥＣＬ論理回路部４０は例えば、互い
にエミッタが結合された一対のＮＰＮ型のバイポーラト
ランジスタ４１，４２と、この一対のバイポーラトラン
ジスタ４１，４２のエミッタ共通接続ノードと低電位側
の電源電圧ＶＥＥとの間に挿入された定電流源４３と、
上記一対のバイポーラトランジスタ４１，４２の各コレ
クタと高電位側の電源電圧ＶＣＣの間に挿入された負荷
用の抵抗４４，４５とから構成されている。そして、上
記ノード３３の信号が上記一方のバイポーラトランジス
タ４１のベースに入力され、ＥＣＬ論理回路部の論理出
力信号の“１”レベル電位と“０”レベル電位の中間の
電位が上記他方のバイポーラトランジスタ４２のベース
に入力される。そして、上記両バイポーラトランジスタ
４１，４２の各コレクタと上記両抵抗４４，４５それぞ
れの直列接続ノードであるノード４６，４７のいずれか
一方もしくは両方から論理信号が出力される。

【００２３】上記実施例回路において、図２に示すよう
にＥＣＬ論理回路部１０，４０及びエミッタフォロワ回
路部２０それぞれに供給される高電位側の電源電圧ＶＣ
Ｃの値が例えば４．５Ｖ（Ｌ１）、低電位側の電源電圧
ＶＥＥの値が０Ｖ（Ｌ８）にそれぞれ設定され、ＣＭＯ
Ｓ論理回路部３０に供給される高電位側の電源電圧ＶＤ
Ｄの値がＶＣＣよりも小さい例えば４．２Ｖ（Ｌ２）に
、低電位側の電源電圧ＶＳＳの値がＶＥＥよりも大きい
２．０Ｖ（Ｌ７）にそれぞれ設定されているとする。

【００２４】上記構成でなる実施例回路において、いま
、ＥＣＬ論理回路部１０に“１”レベルの論理信号が入
力されたとする。なお、ＥＣＬレベルの“１”レベルの
信号電圧は図２のＬ３に示すように３．６Ｖであり、“
０”レベルの信号電圧は図２のＬ６に示すように２．６
Ｖであるとする。また、ＥＣＬ論理回路部１０，４０の
各トランジスタ１１，４２のベースには、上記論理“１
”レベルの３．６Ｖと論理“０”レベルの２．６Ｖの中
間電圧である例えば３．１Ｖの電圧が入力されている。

【００２５】ＥＣＬ論理回路部１０に“１”レベルの論
理信号が入力されることにより、トランジスタ１１がオ
ンし、トランジスタ１２はオフする。ここで各ＮＰＮト
ランジスタのベース・エミッタ間電圧が例えば０．９Ｖ
であると仮定すると、エミッタフォロワ回路部２０のノ
ード２３には４．５Ｖから０．９Ｖだけ低下した３．６
Ｖの“１”レベル信号電圧が得られる。一方、ＥＣＬ論
理回路部１０に“０”レベル（２．６Ｖ）の論理信号が
入力されたときは、トランジスタ１１がオフし、トラン
ジスタ１２がオンする。これにより、定電流源１３の電
流が抵抗１５及びトランジスタ１２を介して流れ、ＥＣ
Ｌ論理回路部１０のノード１６には“０”レベルの論理
信号が出力される。このとき、予め抵抗１５における降
下電圧が１．０Ｖとなるように、定電流源１３の電流値
及び抵抗１５の抵抗値が設定しておけば、ノード１６に
おける“０”レベルの論理信号電圧は３．５Ｖになる。そして、このときのエミッタフォロワ回路部２０のノー
ド２３には、３．５Ｖから０．９Ｖだけ低下した２．６
Ｖの“０”レベル信号が得られる。

【００２６】ＣＭＯＳ論理回路部３０において、Ｐチャ
ネルのＭＯＳトランジスタ３１のしきい値の絶対値｜Ｖ
ＴＰ｜及びＮチャネルＭＯＳトランジスタ３２のしきい
値ＶＴＮがそれぞれ０．９Ｖであると仮定すると、Ｐチ
ャネルのＭＯＳトランジスタ３１はソース電圧（ＶＤＤ
）からＰチャネルのしきい値電圧の絶対値を差し引いた
電圧ＶＤＤ−｜ＶＴＰ｜（＝３．３Ｖ）以下の電圧（図
２のＬ４）がゲートに与えられないとオンせず、一方、
ＮチャネルのＭＯＳトランジスタ３２はソース電圧（Ｖ
ＳＳ）にＮチャネルのしきい値電圧を加えた電圧ＶＳＳ
＋ＶＴＮ（＝２．９Ｖ）以上の電圧（図２のＬ５）がゲ
ートに与えられなければオンしない。

【００２７】従って、エミッタフォロワ回路部２０のノ
ード２３の信号が“１”レベル（３．６Ｖ）のとき、Ｐ
チャネルのＭＯＳトランジスタ３１がオフする。このと
き、ＮチャネルのＭＯＳトランジスタ３１がオンする。従って、入力信号が“１”レベルのとき、ＣＭＯＳ論理
回路部３０のノード３３からはＣＭＯＳ論理レベルで“
０”レベル（２．０Ｖ）の信号が出力される。一方、エ
ミッタフォロワ回路部２０のノード２３の信号が“０”
レベル（２．６Ｖ）のときはＰチャネルのＭＯＳトラン
ジスタ３１がオンし、ＮチャネルのＭＯＳトランジスタ
３１はオフする。従って、入力信号が“０”レベルのと
き、ＣＭＯＳ論理回路部３０のノード３３からはＣＭＯ
Ｓ論理レベルで“１”レベル（４．２Ｖ）の信号が出力
される。

【００２８】さらに上記ＣＭＯＳ論理回路部３０のノー
ド３３の信号が“０”レベル（２．０Ｖ）のとき、ＥＣ
Ｌ論理回路部４０ではトランジスタ４１がオフ、トラン
ジスタ４２がオンとなり、ノード４６，４７からは“０
”，“１”レベルの信号がそれぞれ出力される。上記と
は逆にＣＭＯＳ論理回路部３０のノード３３の信号が“
１”レベル（４．２Ｖ）のときは、ＥＣＬ論理回路部４
０ではトランジスタ４１がオン、トランジスタ４２がオ
フとなり、ノード４６，４７からは“１”，“０”レベ
ルの信号がそれぞれ出力される。

【００２９】このようにＥＣＬ論理回路部１０の出力信
号が入力されるＣＭＯＳ論理回路部３０では、ＥＣＬレ
ベルの出力信号に応じてＰチャネルもしくはＮチャネル
のいずれか一方のみがオンするため、電源電圧ＶＤＤと
ＶＳＳとの間には定常的な直流貫通電流が流れることな
く、従来、必要としていた論理振幅／レベル変換回路を
設けなくとも正常な動作が行われる。また、ＣＭＯＳ論
理回路部３０とＥＣＬ論理回路部４０との間にも論理振
幅／レベル変換回路を設ける必要はない。

【００３０】また、ＣＭＯＳ論理回路部３０に供給され
る電源電圧ＶＤＤとＶＳＳの値を上記のように設定する
ことにより、この論理回路部３０における高電位側と低
電位側との間の電圧差はＥＣＬ論理回路部１０，４０の
それよりもかなり小さくなる。ＥＣＬ論理回路部１０，
４０では、高電位側と低電位側との間の電源電圧差を上
記のように４．５Ｖ程度とらないと、バイポーラトラン
ジスタを縦積みした場合等は正常動作しないことは良く
知られている。そのために、電源電圧ＶＣＣとＶＥＥの
電圧差は小さくすることはできない。一方、ＣＭＯＳ論
理回路部３０において、両ＭＯＳトランジスタ３１，３
２のソース・ドレイン間に加わる電圧は４．２Ｖ（ＶＤ
Ｄ）−２．０Ｖ（ＶＳＳ）＝２．２Ｖである。この電圧
が大きいと、０．５μｍ以下のゲート長の短チャネルの
ＭＯＳトランジスタではホットキャリア問題やゲート酸
化膜の破壊等が起こり、十分な信頼性が確保できなくな
る。このように上記実施例回路では、ＥＣＬ論理回路部
１０，４０には高い電源電圧を与えることができる共に
、ＣＭＯＳ論理回路部３０では電源電圧を比較的小さく
できるので、０．５μｍ以下のゲート長の短チャネルの
ＭＯＳトランジスタを使用した場合でも十分な信頼性を
確保することができる。これにより動作の高速化、大集
積密度化及び高信頼性化を達成することができる。

【００３１】ところで、図１の実施例回路を集積回路化
する場合、ＣＭＯＳ論理回路部３０に供給される電源電
圧ＶＤＤ及びＶＳＳは、ＥＣＬ論理回路部１０，４０に
供給される電源電圧ＶＣＣ及びＶＥＥとは独立に集積回
路チップの外部から供給してもよい。しかし、図３に示
すように、ＥＣＬ論理回路部１０，４０及びＣＭＯＳ論
理回路部３０が集積されている同一の集積回路チップ内
に、電源電圧ＶＤＤ及びＶＳＳを発生する電源変換回路
部５０を設けるようにしてもよい。

【００３２】この電源変換回路部５０は、ＥＣＬ論理回
路部１０，４０に供給される電源電圧ＶＣＣ及びＶＥＥ
から電源電圧ＶＤＤ及びＶＳＳを発生するものであり、
その一具体例を図４に示す。すなわち、ＣＭＯＳ論理回
路部で使用される高電位側の電源電圧ＶＤＤは、ＥＣＬ
論理回路部の電源電圧ＶＣＣを１段のダイオード５１を
通過させることによって得られる。すなわち、電源電圧
ＶＣＣの値はＶＤＤ（４．５Ｖ）からダイオード１個分
の順方向降下電圧（０．３Ｖ）分だけ低下したものとな
る。一方、ＣＭＯＳ論理回路部で使用される低電位側の
電源電圧ＶＳＳは、電源電圧ＶＥＥの経路に直列接続さ
れた２段のダイオード５２，５３を通過させることによ
って得られる。また、電源電圧ＶＳＳの値はＶＥＥ（０
Ｖ）からダイオード２個分の順方向降下電圧（２．０Ｖ
、この場合の順方向降下電圧は１．０Ｖ）分だけ上昇し
たものとなる。なお、２個の抵抗５４，５５は、上記ダ
イオード５１もしくは直列接続された２段のダイオード
５２，５３に常時、電流を流すことにより、電源電圧Ｖ
ＤＤ及びＶＳＳのノードが電位的にフローティング状態
にならないようにするために設けられている。

【００３３】なお、上記図１の実施例回路において、高
電位側の電源電圧ＶＣＣ，ＶＤＤ及び低電位側の電源電
圧ＶＥＥ，ＶＳＳのそれぞれ値はいずれの場合も一例で
あり、上記以外の種々の値に設定してもよいことはもち
ろん、上記電源変換回路部５０も種々の構成のものが使
用可能である。

【００３４】図５は上記実施例の変形例に係るＥＣＬ論
理回路部１０の構成を示している。上記図１の実施例回
路ではＥＣＬ論理回路部１０において、エミッタが互い
に結合されたＮＰＮ型のバイポーラトランジスタ１１，
１２の各コレクタと高電位側の電源電圧ＶＣＣの間には
負荷用の抵抗１４，１５がそれぞれ挿入されている。と
ころが、この変形例回路の場合には、他のＥＣＬ論理回
路部からの出力信号がベースに供給される方のトランジ
スタ１１のコレクタは、前記負荷用の抵抗１４を介在さ
せることなく、直接に電源電圧ＶＣＣに接続されている
。

【００３５】このような構成とすることにより、トラン
ジスタ１１のベースに“１”レベルの信号が入力され、
オン状態になるときに、このトランジスタ１１が飽和し
にくくなるという特長がある。このため、高速動作が実
現できる。

【００３６】次にこの発明の他の実施例について説明す
る。上記実施例では、ＣＭＯＳ論理回路部３０に供給さ
れる電源電圧ＶＤＤとＶＳＳとの間の電圧差を、ＥＣＬ
論理回路部１０，４０のそれよりも小さく設定したこと
により、ＥＣＬ論理回路部１０とＣＭＯＳ論理回路部３
０との間の論理振幅／レベル変換回路を省略するように
している。しかし、これはＣＭＯＳ論理回路部３０にお
けるＭＯＳトランジスタのしきい値の調整によっても実
現である。すなわち、ＣＭＯＳ論理回路部３０にもＥＣ
Ｌ論理回路部に供給される高電位側の電源電圧ＶＣＣを
供給する。低電位側の電源電圧は前記と同様に値が２．
０ＶのＶＳＳを供給する。しかしこのまではＰチャネル
側のＭＯＳトランジスタ３１はオフしなくなるので、こ
のＰチャネル側のＭＯＳトランジスタ３１のしきい値の
絶対値を前記０．８Ｖ以上に調整する。すなわち、電源
電圧ＶＣＣ（ソース電圧）の値が４．５Ｖのとき、ゲー
トにＥＣＬレベルで“１”レベルの信号電圧である３．
６Ｖが入力されたときにオフするように、０．９Ｖ以上
となるように設定される。このしきい値の調整は、Ｐチ
ャネルのＭＯＳトランジスタのチャネル領域に対して通
常、行われるしきい値制御のための不純物導入を行わな
い、もしくは不純物濃度を制限する、等の手段より実現
される。

【００３７】図６はこの発明のさらに他の実施例に係る
半導体論理回路の構成を示す回路図である。この実施例
回路は、バイポーラトランジスタを使用したＥＣＬ論理
回路部６０と、このＥＣＬ論理回路部６０からの出力信
号を受けるＣＭＯＳ論理回路部７０と、このＣＭＯＳ論
理回路部７０からの出力信号を受けるバイポーラトラン
ジスタを使用したエミッタフォロワ回路部８０及びこの
エミッタフォロワ部８０からの出力信号を受けるバイポ
ーラトランジスタを使用したＥＣＬ論理回路部９０とか
ら構成されている。

【００３８】上記ＥＣＬ論理回路部６０は例えば、互い
にエミッタが結合された３個のＮＰＮ型のバイポーラト
ランジスタ６１，６２，６３と、これら３個のバイポー
ラトランジスタのエミッタ共通接続ノードと低電位側の
電源電圧ＶＥＥとの間に挿入された定電流源６４と、上
記２個のバイポーラトランジスタ６１，６２の共通コレ
クタと高電位側の電源電圧ＶＣＣの間に挿入された負荷
用の抵抗６５と、上記バイポーラトランジスタ６３のコ
レクタと高電位側の電源電圧ＶＣＣの間に挿入された負
荷用の抵抗６６とから構成されている。

【００３９】上記２個のバイポーラトランジスタ６１，
６２の各ベースには、他のＥＣＬ論理回路部からの論理
出力信号がそれぞれ入力される。また、残りのバイポー
ラトランジスタ６３のベースにはＥＣＬ論理回路部の論
理出力信号の“１”レベル電圧と“０”レベル電圧の中
間の電圧が入力される。そして、上記バイポーラトラン
ジスタ６３のコレクタと上記一方の抵抗６６との直列接
続ノードであるノード６７から論理信号が出力される。すなわち、このＥＣＬ論理回路部６０は出力段のエミッ
タフォロワ回路部が省略された２入力のＯＲ回路となっ
ている。

【００４０】上記ＣＭＯＳ論理回路部７０は、ソースが
高電位側の電源電圧ＶＤＤに接続されゲートに上記ノー
ド６７の信号を受けるＰチャネルのＭＯＳトランジスタ
７１と、ソースが高電位側の電源電圧ＶＤＤに接続され
、ドレインが上記ＭＯＳトランジスタ７１と共通に接続
され、ゲートに他のＥＣＬ論理回路部の出力信号を受け
るＰチャネルのＭＯＳトランジスタ７２と、ドレインが
上記ＰチャネルのＭＯＳトランジスタ７１，７２の共通
ドレインに接続され、ゲートに上記ノード６７の信号を
受けるＮチャネルのＭＯＳトランジスタ７３と、ドレイ
ンが上記ＮチャネルのＭＯＳトランジスタ７３のソース
に接続され、かつソースが低電位側の電源電圧ＶＳＳに
接続され、ゲートに上記ＰチャネルのＭＯＳトランジス
タ７２のゲート入力信号と同じ信号を受けるＮチャネル
のＭＯＳトランジスタ７４とから構成されている。

【００４１】すなわち、上記ＣＭＯＳ論理回路部７０は
２入力のＣＭＯＳ型のＮＡＮＤ回路であり、トランジス
タ７１，７２及び７３の共通ドレインであるノード７５
から論理信号が出力される。

【００４２】上記エミッタフォロワ回路部８０は、ベー
スが上記ノード７５に、コレクタが上記電源電圧ＶＣＣ
にそれぞれ接続されたＮＰＮ型のバイポーラトランジス
タ８１と、このバイポーラトランジスタ８１のエミッタ
と上記電源電圧ＶＥＥとの間に挿入されたエミッタフォ
ロワ用の抵抗８２とから構成されている。そして、上記
バイポーラトランジスタ８１のエミッタと上記抵抗８２
との直列接続ノードであるノード８３から論理信号が出
力される。

【００４３】ＥＣＬ論理回路部９０は、互いにエミッタ
が結合された一対のＮＰＮ型のバイポーラトランジスタ
９１，９２と、この一対のバイポーラトランジスタ９１
，９２のエミッタ共通接続ノードと低電位側の電源電圧
ＶＥＥとの間に挿入された定電流源９３と、上記一対の
バイポーラトランジスタ９１，９２の各コレクタと高電
位側の電源電圧ＶＣＣの間に挿入された負荷用の抵抗９
４，９５とから構成されている。そして、上記ノード８
３の信号が上記一方のバイポーラトランジスタ９１のベ
ースに入力され、ＥＣＬ論理回路部の論理出力信号の“
１”レベル電圧と“０”レベル電圧の中間の電圧が上記
他方のバイポーラトランジスタ９２のベースに入力され
る。

【００４４】また、上記両バイポーラトランジスタ９１
，９２の各コレクタと上記両抵抗９４，９５それぞれの
直列接続ノードであるノード９６，９７のいずれか一方
もしくは両方から論理信号が出力される。

【００４５】さらに上記ＥＣＬ論理回路部６０の出力信
号は他のＥＣＬ論理回路部もしくは他のＣＭＯＳ論理回
路部に供給され、上記ＣＭＯＳ論理回路部７０の出力信
号は他のＣＭＯＳ論理回路部もしくは他のＥＣＬ論理回
路部に供給される。

【００４６】ここで図１の実施例の場合と同様に、高電
位側の電源電圧ＶＣＣの値が例えば４．５Ｖに、低電位
側の電源電圧ＶＥＥの値が０Ｖにそれぞれ設定されてい
るとする。

【００４７】このような構成において、ＥＣＬ論理回路
部６０の出力のノード６７における論理“１”レベルの
電圧は電源電圧ＶＣＣの４．５Ｖであり、論理“０”レ
ベルの電圧は電源電圧ＶＣＣの４．５Ｖから抵抗６６の
降下電圧１．０Ｖを引いた３．５Ｖになる。そして、こ
のような信号電圧がＣＭＯＳ論理回路部７０に入力され
ることにより、その出力のノード７５には入力信号に応
じて“１”レベルがＶＣＣ（４．５Ｖ）で、“０”レベ
ルがＶＥＥ（０Ｖ）の信号が出力される。ＣＭＯＳ論理
回路部７０の出力のノード７５における信号が４．５Ｖ
の“１”レベルのとき、エミッタフォロワ回路部８０の
トランジスタ８１がオンし、ノード８３には３．６Ｖの
“１”レベル電圧が得られる。

【００４８】一方、ＣＭＯＳ論理回路部７０の出力のノ
ード７５における信号が０Ｖの“０”レベルのときはエ
ミッタフォロワ回路部８０のトランジスタ８１がオフし
、ノード８３には０Ｖの“０”レベル電圧が得られる。すなわち、エミッタフォロワ回路部８０の論理出力信号
の振幅は０Ｖと３．６Ｖである。このエミッタフォロワ
回路部８０の出力信号を受けるＥＣＬ論理回路部９０の
トランジスタ９２のベースには上記０Ｖと３．６Ｖとの
間の電圧である３．１Ｖの電圧が供給されている。この
ため、エミッタフォロワ回路部８０からの出力信号に応
じてこのＥＣＬ論理回路部９０の２個のトランジスタ９
１，９２のいずれか一方がオンし、ノード９６，９７か
らは“１”レベルが４．５Ｖ、“０”レベルが３．５Ｖ
の論理信号が出力される。

【００４９】このように上記実施例では、ＣＭＯＳ論理
回路部とＥＣＬ論理回路部との間にバイポーラトランジ
スタを用いたエミッタフォロワ回路部を挿入することに
より、従来のように論理振幅／レベル変換回路を設ける
ことなく両回路部を結合させることができる。これによ
り動作の高速化、大集積密度化及び高信頼性化を達成す
ることができる。

【００５０】また、上記実施例では前記図１の実施例の
場合と同様に、ＣＭＯＳ論理回路部７０に供給される高
電位側及び低電位側の電源電圧をＥＣＬ論理回路部６０
に供給されるものは異ならせるようにしてもよい。また
、ＥＣＬ論理回路部６０，９０において、エミッタが結
合された一対のトランジスタの一方の負荷抵抗、例えば
ＥＣＬ論理回路部６０では抵抗６５を、ＥＣＬ論理回路
部９０では抵抗９４をそれぞれ省略することにより、飽
和動作することが防止でき、高速動作が実現できる。

【００５１】

【発明の効果】以上説明したように、この発明によれば
従来、必要としていた論理振幅／レベル変換回路を設け
ることなく、動作の高速化、大集積密度化及び高信頼性
化を達成することができる半導体論理回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す回路図。

【図２】図１の実施例回路の各部における電圧の関係を
示す図。

【図３】図１の実施例回路の全体の構成を示すブロック
図。

【図４】図３中の一部回路の具体的構成を示す回路図。

【図５】図１の実施例回路の変形例の構成を示す回路図
。

【図６】この発明の他の実施例の構成を示す回路図。

【図７】従来の回路図。

【図８】従来のブロック図。

【符号の説明】

１０…ＥＣＬ論理回路部、１１，１２…ＮＰＮ型のバイ
ポーラトランジスタ、１３…定電流源、１４，１５…負
荷用の抵抗、２０…エミッタフォロワ回路部、２１…Ｎ
ＰＮ型のバイポーラトランジスタ，２２…抵抗、３０…
ＣＭＯＳ論理回路部、３１…ＰチャネルのＭＯＳトラン
ジスタ、３２…ＮチャネルのＭＯＳトランジスタ、４０
…ＥＣＬ論理回路部、４１，４２…ＮＰＮ型のバイポー
ラトランジスタ、４３…定電流源、４４，４５…負荷用
の抵抗、５０…電源変換回路部、５１，５２，５３…ダ
イオード、６０…ＥＣＬ論理回路部、６１，６２，６３
…ＮＰＮ型のバイポーラトランジスタ、６４…定電流源
、６５，６６…負荷用の抵抗、７０…ＣＭＯＳ論理回路
部、７１，７２…ＰチャネルのＭＯＳトランジスタ、７
３，７４…ＮチャネルのＭＯＳトランジスタ、８０…エ
ミッタフォロワ回路部、８１…ＮＰＮ型のバイポーラト
ランジスタ、８２…抵抗、９０…ＥＣＬ論理回路部、９
１，９２…ＮＰＮ型のバイポーラトランジスタ、９３…
定電流源、９４，９５…負荷用の抵抗。

Claims

【特許請求の範囲】

【請求項１】　　エミッタが共通に接続された一対のバ
イポーラトランジスタ、上記一対のバイポーラトランジ
スタのエミッタ共通接続ノードに接続された電流源、上
記一対のバイポーラトランジスタの少なくとも一方のコ
レクタに接続された負荷素子を有し、上記一方のバイポ
ーラトランジスタのコレクタと上記負荷素子との接続ノ
ードを信号出力ノードとする第１の論理回路部と、Ｐチ
ャネル及びＮチャネルのＭＯＳトランジスタからなり、
上記第１の論理回路部からの出力信号が入力信号として
供給され、この入力信号の高電位側の論理レベルによっ
てＰチャネルのＭＯＳトランジスタのゲートがしきい値
以下にバイアスされ、かつ入力信号の低電位側の論理レ
ベルによってＮチャネルのＭＯＳトランジスタのゲート
がしきい値以下にバイアスされる第２の論理回路部とを
具備したことを特徴とする半導体論理回路。
【請求項２】　　前記第２の論理回路部に供給される電
源電圧の値を前記第１の論理回路部に供給される電源電
圧の値と異ならせることにより、前記第２の論理回路部
の入力信号の高電位側の論理レベルによってＰチャネル
のＭＯＳトランジスタのゲートがしきい値以下にバイア
スされ、かつ入力信号の低電位側の論理レベルによって
ＮチャネルのＭＯＳトランジスタのゲートがしきい値以
下にバイアスされるように構成したことを特徴とする請
求項１に記載の半導体論理回路。
【請求項３】　　前記第２の論理回路部のＰチャネル及
びＮチャネルのＭＯＳトランジスタのいずれか一方のし
きい値の調整により、前記第２の論理回路部の入力信号
の高電位側の論理レベルによってＰチャネルのＭＯＳト
ランジスタのゲートがしきい値以下にバイアスされ、か
つ入力信号の低電位側の論理レベルによってＮチャネル
のＭＯＳトランジスタのゲートがしきい値以下にバイア
スされるように構成したことを特徴とする請求項１に記
載の半導体論理回路。
【請求項４】　　前記第２の論理回路部のＰチャネル及
びＮチャネルのＭＯＳトランジスタのゲート長が０．５
μｍ以下にされていることを特徴とする請求項１に記載
の半導体論理回路。
【請求項５】　　前記第１の論理回路部の前記一対のバ
イポーラトランジスタの一方のコレクタにのみ前記負荷
素子が接続されていることを特徴とする請求項１に記載
の半導体論理回路。
【請求項６】　　エミッタが共通に接続された一対のバ
イポーラトランジスタ、上記一対のバイポーラトランジ
スタのエミッタ共通接続ノードに接続された電流源、上
記一対のバイポーラトランジスタの少なくとも一方のコ
レクタに接続された負荷素子を有し、上記一方のバイポ
ーラトランジスタのコレクタと上記負荷素子との接続ノ
ードを信号出力ノードとし、高電位側の第１の電源電圧
及び低電位側の第２の電源電圧によって動作する第１の
論理回路部と、Ｐチャネル及びＮチャネルのＭＯＳトラ
ンジスタからなり、上記第１の論理回路部からの出力信
号が入力信号として供給され、上記第１の電源電圧より
も値が小さい高電位側の第３の電源電圧及び上記第２の
電源電圧よりも値が大きい低電位側の第４の電源電圧に
よって動作する第２の論理回路部と、上記第１及び第２
の電源電圧から上記第３及び第４の電源電圧を発生する
電源電圧変換回路部とを具備したことを特徴とする半導
体論理回路。
【請求項７】　　前記第１の論理回路部、前記第２の論
理回路部及び前記電源電圧変換回路部が同一集積回路チ
ップ内に形成されている請求項６に記載の半導体論理回
路。
【請求項８】　　前記電圧変換回路部が１段もしくは複
数段直列に接続されたダイオードで構成されている請求
項６もしくは７に記載の半導体論理回路。
【請求項９】　　前記第２の論理回路部のＰチャネル及
びＮチャネルのＭＯＳトランジスタのゲート長が０．５
μｍ以下にされていることを特徴とする請求項６に記載
の半導体論理回路。
【請求項１０】　　前記第１の論理回路部の前記一対の
バイポーラトランジスタの一方のコレクタにのみ前記負
荷素子が接続されていることを特徴とする請求項６に記
載の半導体論理回路。
【請求項１１】　　エミッタが共通に接続された一対の
バイポーラトランジスタ、上記一対のバイポーラトラン
ジスタのエミッタ共通接続ノードに接続された電流源、
上記一対のバイポーラトランジスタの少なくとも一方の
コレクタに接続された負荷素子を有し、上記一方のバイ
ポーラトランジスタのコレクタと上記負荷素子との接続
ノードを信号出力ノードとする第１の論理回路部と、上
記第１の論理回路部からの出力信号をベースに受けるバ
イポーラトランジスタを含むエミッタフォロワ回路と、
Ｐチャネル及びＮチャネルのＭＯＳトランジスタからな
り、上記エミッタフォロワ回路からの出力信号が入力信
号として供給され、この入力信号の高電位側の論理レベ
ルによってＰチャネルのＭＯＳトランジスタのゲートが
しきい値以下にバイアスされ、かつ入力信号の低電位側
の論理レベルによってＮチャネルのＭＯＳトランジスタ
のゲートがしきい値以下にバイアスされる第２の論理回
路部とを具備したことを特徴とする半導体論理回路。
【請求項１２】　　前記第２の論理回路部に供給される
電源電圧の値を前記第１の論理回路部に供給される電源
電圧の値と異ならせることにより、前記第２の論理回路
部の入力信号の高電位側の論理レベルによってＰチャネ
ルのＭＯＳトランジスタのゲートがしきい値以下にバイ
アスされ、かつ入力信号の低電位側の論理レベルによっ
てＮチャネルのＭＯＳトランジスタのゲートがしきい値
以下にバイアスされるように構成したことを特徴とする
請求項１１に記載の半導体論理回路。
【請求項１３】　　前記第２の論理回路部のＰチャネル
及びＮチャネルのＭＯＳトランジスタのいずれか一方の
しきい値の調整により、前記第２の論理回路部の入力信
号の高電位側の論理レベルによってＰチャネルのＭＯＳ
トランジスタのゲートがしきい値以下にバイアスされ、
かつ入力信号の低電位側の論理レベルによってＮチャネ
ルのＭＯＳトランジスタのゲートがしきい値以下にバイ
アスされるように構成したことを特徴とする請求項１１
に記載の半導体論理回路。
【請求項１４】　　前記第２の論理回路部のＰチャネル
及びＮチャネルのＭＯＳトランジスタのゲート長が０．
５μｍ以下にされていることを特徴とする請求項１１に
記載の半導体論理回路。
【請求項１５】　　前記第１の論理回路部の前記一対の
バイポーラトランジスタの一方のコレクタにのみ前記負
荷素子が接続されていることを特徴とする請求項１１に
記載の半導体論理回路。
【請求項１６】　　エミッタが共通に接続された第１及
び第２のバイポーラトランジスタ、上記第１及び第２の
バイポーラトランジスタのエミッタ共通接続ノードに接
続された電流源、上記第１及び第２のバイポーラトラン
ジスタの少なくとも一方のコレクタに接続された負荷素
子を有し、上記一方のバイポーラトランジスタのコレク
タと負荷素子との接続ノードを信号出力ノードとする第
１の論理回路部と、Ｐチャネル及びＮチャネルのＭＯＳ
トランジスタからなり、上記第１の論理回路部からの出
力信号が入力信号として供給され、この入力信号の高電
位側の論理レベルによってＰチャネルのＭＯＳトランジ
スタのゲートがしきい値以下にバイアスされ、かつ入力
信号の低電位側の論理レベルによってＮチャネルのＭＯ
Ｓトランジスタのゲートがしきい値以下にバイアスされ
る第２の論理回路部と、上記第２の論理回路部からの出
力信号をベースに受けるバイポーラトランジスタを含む
エミッタフォロワ回路と、エミッタが共通に接続された
第３及び第４のバイポーラトランジスタ、上記第３及び
第４のバイポーラトランジスタのエミッタ共通接続ノー
ドに接続された電流源、上記第３及び第４のバイポーラ
トランジスタの少なくとも一方のコレクタに接続された
負荷素子を有し、上記第３及び第４のバイポーラトラン
ジスタの一方のコレクタと負荷素子との接続ノードを信
号出力ノードとし、上記エミッタフォロワ回路からの出
力信号が上記第３及び第４のバイポーラトランジスタの
いずれか一方のベースに入力される第３の論理回路部と
を具備したことを特徴とする半導体論理回路。
【請求項１７】　　前記第２の論理回路部に供給される
電源電圧の値を前記第１の論理回路部に供給される電源
電圧の値と異ならせることにより、前記第２の論理回路
部の入力信号の高電位側の論理レベルによってＰチャネ
ルのＭＯＳトランジスタのゲートがしきい値以下にバイ
アスされ、かつ入力信号の低電位側の論理レベルによっ
てＮチャネルのＭＯＳトランジスタのゲートがしきい値
以下にバイアスされるように構成したことを特徴とする
請求項１６に記載の半導体論理回路。
【請求項１８】　　前記第２の論理回路部のＰチャネル
及びＮチャネルのＭＯＳトランジスタのいずれか一方の
しきい値の調整により、前記第２の論理回路部の入力信
号の高電位側の論理レベルによってＰチャネルのＭＯＳ
トランジスタのゲートがしきい値以下にバイアスされ、
かつ入力信号の低電位側の論理レベルによってＮチャネ
ルのＭＯＳトランジスタのゲートがしきい値以下にバイ
アスされるように構成したことを特徴とする請求項１６
に記載の半導体論理回路。
【請求項１９】　　前記第２の論理回路部のＰチャネル
及びＮチャネルのＭＯＳトランジスタのゲート長が０．
５μｍ以下にされていることを特徴とする請求項１６に
記載の半導体論理回路。
【請求項２０】　　前記第１の論理回路部の前記第１及
び第２のバイポーラトランジスタの一方のコレクタ及び
に前記第３の論理回路部の前記第３及び第４のバイポー
ラトランジスタの一方のコレクタのみそれぞれ前記各負
荷素子が接続されていることを特徴とする請求項１６に
記載の半導体論理回路。