JPH0431205B2 - - Google Patents
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- JPH0431205B2 JPH0431205B2 JP59198811A JP19881184A JPH0431205B2 JP H0431205 B2 JPH0431205 B2 JP H0431205B2 JP 59198811 A JP59198811 A JP 59198811A JP 19881184 A JP19881184 A JP 19881184A JP H0431205 B2 JPH0431205 B2 JP H0431205B2
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- type mis
- transistors
- impedance element
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、PNPトランジスタとNPNトランジ
スタとを有する回路において、両者が同時にオン
したときに流れるラツシユ電流の量を制御し、さ
らにはラツシユ電流をほとんど０にするととも
に、３ステート回路を実現し、かつハイインピー
ダンス状態において回路内を流れる電流も除去す
ることにより、低消費電力化を図れる相補型MIS
バイポーラ混在３ステートゲート回路に関する。
スタとを有する回路において、両者が同時にオン
したときに流れるラツシユ電流の量を制御し、さ
らにはラツシユ電流をほとんど０にするととも
に、３ステート回路を実現し、かつハイインピー
ダンス状態において回路内を流れる電流も除去す
ることにより、低消費電力化を図れる相補型MIS
バイポーラ混在３ステートゲート回路に関する。
(2) 技術の背景
PMISトランジスタ（以下PMOSトランジスタ
と称す）とNMISトランジスタ（以下NMOSト
ランジスタと称す）とからなるCMIS回路（以下
CMOS回路と称す）は、消費電力が小であるの
で、半導体集積回路としての用途が拡大してい
る。また、PNPトランジスタとNPNトランジス
タとを電源VDDとVSSの間にコレクタ同志を共通
にして直列接続する回路はバイポーラトランジス
タからなるため、出力電流を大とできるから、駆
動能力大で出力バツフアに好適するものである。
と称す）とNMISトランジスタ（以下NMOSト
ランジスタと称す）とからなるCMIS回路（以下
CMOS回路と称す）は、消費電力が小であるの
で、半導体集積回路としての用途が拡大してい
る。また、PNPトランジスタとNPNトランジス
タとを電源VDDとVSSの間にコレクタ同志を共通
にして直列接続する回路はバイポーラトランジス
タからなるため、出力電流を大とできるから、駆
動能力大で出力バツフアに好適するものである。
また３ステート回路は、低レベル、高レベル、
ハイインピーダンスの３出力状態をとるもので、
例えば１本のバスに複数の回路素子を接続し、そ
の回路素子の内で必要なものだけにバスからアク
セスするような場合に用いられる回路である。
ハイインピーダンスの３出力状態をとるもので、
例えば１本のバスに複数の回路素子を接続し、そ
の回路素子の内で必要なものだけにバスからアク
セスするような場合に用いられる回路である。
(3) 従来技術と問題点
しかし係るバイポーラトランジスタ回路におい
てCMOS回路との組合せで３ステート回路を実
現した場合、入力信号が高レベルから低レベルあ
るいは低レベルから高レベルへ遷移するとき、出
力段のPNPトランジスタとNPNトランジスタが
同時にオンし、ラツシユ電流が電源VDDとVSSと
の間に流れるという問題があつた。さらに、この
ラツシユ電流のために、バイポーラトランジスタ
回路を出力段に設けたにもかかわらず、大きな出
力電流も流せないという欠点があつた。
てCMOS回路との組合せで３ステート回路を実
現した場合、入力信号が高レベルから低レベルあ
るいは低レベルから高レベルへ遷移するとき、出
力段のPNPトランジスタとNPNトランジスタが
同時にオンし、ラツシユ電流が電源VDDとVSSと
の間に流れるという問題があつた。さらに、この
ラツシユ電流のために、バイポーラトランジスタ
回路を出力段に設けたにもかかわらず、大きな出
力電流も流せないという欠点があつた。
(4) 発明の目的
本発明は、ラツシユ電流を制御することによつ
て消費電力を減少させ、かつ大きな出力電流も流
せるので出力バツフアに好適すると共に、３ステ
ート回路を実現できる相補型MISバイポーラ混在
３ステートゲート回路を提供することを目的とす
る。
て消費電力を減少させ、かつ大きな出力電流も流
せるので出力バツフアに好適すると共に、３ステ
ート回路を実現できる相補型MISバイポーラ混在
３ステートゲート回路を提供することを目的とす
る。
(5) 発明の構成
上記目的は本発明によれば、高電位電源側に接
続された第１のＰ型MISトランジスタと、低電位
電源側に接続された第１のＮ型MISトランジスタ
と該両トランジスタの間に設けられた第１のイン
ピーダンス素子とを有し、該第１のＰ型およびＮ
型MISトランジスタのゲートに共通に入力信号を
うける第１の相補形MISゲート回路と、高電位電
源側に接続された第２のＰ型MISトランジスタ
と、低電位電源側に接続された第２のＮ型MISト
ランジスタと該両トランジスタの間に設けられた
第２のインピーダンス素子とを有し、該第２のＰ
型およびＮ型MISトランジスタのゲートに共通に
入力信号を受ける第２の相補形MISゲート回路
と、ベースが前記第１のＰ型MISトランジスタと
第１のインピーダンス素子との接続点に接続され
たプルアツプ用バイポーラトランジスタとベース
が前記第２のＮ型MISトランジスタと第２のイン
ピーダンス素子との接続点に接続されたプルダウ
ン用バイポーラトランジスタとを有し、該プルア
ツプ用バイポーラトランジスタと該プルダウン用
バイポーラトランジスタとは該第１のインピーダ
ンス素子と第２のインピーダンス素子とで別々に
独立して制御され、バイポーラトランジスタの接
続点を出力端とするバイポーラ回路と、高電位電
源と前記プルアツプ用バイポーラトランジスタの
ベース間に接続された第３のＰ型MISトランジス
タと、低電位電源と前記プルダウン用バイポーラ
トランジスタのベース間に接続された第３のＮ型
MISトランジスタを有し該第３のＰ型およびＮ型
MISトランジスタのゲートにはそれぞれイネーブ
ル信号とその反転信号が加えられてなることを特
徴とする相補形BiMIS3ステート回路を提供する
ことで達成される。
続された第１のＰ型MISトランジスタと、低電位
電源側に接続された第１のＮ型MISトランジスタ
と該両トランジスタの間に設けられた第１のイン
ピーダンス素子とを有し、該第１のＰ型およびＮ
型MISトランジスタのゲートに共通に入力信号を
うける第１の相補形MISゲート回路と、高電位電
源側に接続された第２のＰ型MISトランジスタ
と、低電位電源側に接続された第２のＮ型MISト
ランジスタと該両トランジスタの間に設けられた
第２のインピーダンス素子とを有し、該第２のＰ
型およびＮ型MISトランジスタのゲートに共通に
入力信号を受ける第２の相補形MISゲート回路
と、ベースが前記第１のＰ型MISトランジスタと
第１のインピーダンス素子との接続点に接続され
たプルアツプ用バイポーラトランジスタとベース
が前記第２のＮ型MISトランジスタと第２のイン
ピーダンス素子との接続点に接続されたプルダウ
ン用バイポーラトランジスタとを有し、該プルア
ツプ用バイポーラトランジスタと該プルダウン用
バイポーラトランジスタとは該第１のインピーダ
ンス素子と第２のインピーダンス素子とで別々に
独立して制御され、バイポーラトランジスタの接
続点を出力端とするバイポーラ回路と、高電位電
源と前記プルアツプ用バイポーラトランジスタの
ベース間に接続された第３のＰ型MISトランジス
タと、低電位電源と前記プルダウン用バイポーラ
トランジスタのベース間に接続された第３のＮ型
MISトランジスタを有し該第３のＰ型およびＮ型
MISトランジスタのゲートにはそれぞれイネーブ
ル信号とその反転信号が加えられてなることを特
徴とする相補形BiMIS3ステート回路を提供する
ことで達成される。
(6) 発明の実施例
次に本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明のCMOSバイポーラ混在３ス
テートゲート回路の一実施例である。第１，第２
のPMOSトランジスタP1，P2のソースは電源VDD
に接続され、第１，第２のNMOSトランジスタ
N1，N2のソースは電源VSSに接続され、第１，第
２のPMOSトランジスタP1，P2及び第１，第２
のNMOSトランジスタN1，N2のゲートは共通に
入力端INに接続される。そして、第１のPMOS
トランジスタP1と第１のNMOSトランジスタN1
とは第１のCMOSトランジスタ回路を構成し、
第２のPMOSトランジスタP2と第２のNMOSト
ランジスタN2とは第２のCMOSトランジスタ回
路を構成する。また、PNPトランジスタT1及び
NPNトランジスタT2のエミツタはそれぞれ電源
VDD，VSSに接続され、プルアツプ用トランジス
タ、プルダウン用トランジスタを構成し、互いの
コレクタは共通に出力端OUTに接続される。さ
らに、第３のPMOSトランジスタP3と第３の
NMOSトランジスタN3のソースは、それぞれ電
源VDD，VSSに接続され、この第３のPMOSトラ
ンジスタP3のゲートには、イネーブル信号TCが
加えられ、第３のNMOSトランジスタN3のゲー
トにはイネーブル信号TCがインバータＩを介し
て加えられ、出力端をハイインピーダンス状態に
するための制御を行う。
テートゲート回路の一実施例である。第１，第２
のPMOSトランジスタP1，P2のソースは電源VDD
に接続され、第１，第２のNMOSトランジスタ
N1，N2のソースは電源VSSに接続され、第１，第
２のPMOSトランジスタP1，P2及び第１，第２
のNMOSトランジスタN1，N2のゲートは共通に
入力端INに接続される。そして、第１のPMOS
トランジスタP1と第１のNMOSトランジスタN1
とは第１のCMOSトランジスタ回路を構成し、
第２のPMOSトランジスタP2と第２のNMOSト
ランジスタN2とは第２のCMOSトランジスタ回
路を構成する。また、PNPトランジスタT1及び
NPNトランジスタT2のエミツタはそれぞれ電源
VDD，VSSに接続され、プルアツプ用トランジス
タ、プルダウン用トランジスタを構成し、互いの
コレクタは共通に出力端OUTに接続される。さ
らに、第３のPMOSトランジスタP3と第３の
NMOSトランジスタN3のソースは、それぞれ電
源VDD，VSSに接続され、この第３のPMOSトラ
ンジスタP3のゲートには、イネーブル信号TCが
加えられ、第３のNMOSトランジスタN3のゲー
トにはイネーブル信号TCがインバータＩを介し
て加えられ、出力端をハイインピーダンス状態に
するための制御を行う。
そして、第１のインピーダンス素子として例え
ば抵抗R1を第１，第３のPMOSトランジスタP1，
P3のドレインと、第１のNMOSトランジスタN1
のドレインとの間に介挿接続し、この抵抗R1の
第１のPMOSトランジスタのドレインとの接続
点ＢはPNPトランジスタT1のベースに接続され
る。また、第２のインピーダンス素子としてたと
えば抵抗R2を第２のPMOSトランジスタのドレ
インと、第２，第３のNMOSトランジスタのド
レインとの間に介挿接続し、この抵抗R2と第２
のNMOSトランジスタN2のドレインとの接続点
ＣはNPNトランジスタT2のベースに接続され
る。
ば抵抗R1を第１，第３のPMOSトランジスタP1，
P3のドレインと、第１のNMOSトランジスタN1
のドレインとの間に介挿接続し、この抵抗R1の
第１のPMOSトランジスタのドレインとの接続
点ＢはPNPトランジスタT1のベースに接続され
る。また、第２のインピーダンス素子としてたと
えば抵抗R2を第２のPMOSトランジスタのドレ
インと、第２，第３のNMOSトランジスタのド
レインとの間に介挿接続し、この抵抗R2と第２
のNMOSトランジスタN2のドレインとの接続点
ＣはNPNトランジスタT2のベースに接続され
る。
上記のように構成された本発明にかかる相補型
CMOSバイポーラ混在の３ステートゲート回路
の実施例の動作を以下に説明する。
CMOSバイポーラ混在の３ステートゲート回路
の実施例の動作を以下に説明する。
まず、イネーブル信号が低レベルの場合につい
てみると、第３のPMOSトランジスタP3と
NMOSトランジスタN3が共にオフとなるので、
先に出願の特願昭59−130438号に記載されバイポ
ーラCMOS回路と同一構成となり、入力信号の
高レベル、低レベルに対応して出力信号が高レベ
ル、低レベルに変化するバイポーラCMOSゲー
ト回路動作を行うものである。
てみると、第３のPMOSトランジスタP3と
NMOSトランジスタN3が共にオフとなるので、
先に出願の特願昭59−130438号に記載されバイポ
ーラCMOS回路と同一構成となり、入力信号の
高レベル、低レベルに対応して出力信号が高レベ
ル、低レベルに変化するバイポーラCMOSゲー
ト回路動作を行うものである。
すなわち、かかる構成のバイポーラCMOSゲ
ート回路の動作を第２図、第３図の電圧伝達特性
図を用いて説明する。特に第３図は入力信号電圧
ViNとＢ点電位VB、Ｃ点電位VC間の電圧伝達特性
であつて、その実線で示した特性について説明す
る。まず入力端INの入力電圧ViNが低レベルの場
合を述べる。入力電圧ViNが低レベル（ほぼ0V）
のとき、PMOSトランジスタP1，P2はオン、
NMOSトランジスタN1，N2はオフであるので、
接続点Ｂ点は高レベル（ほぼVDD＝5V）となり、
一方接続点Ｃ点については、抵抗R2にNPNトラ
ンジスタT2のベース電流が流れてVSS＝0Vより
NPNトランジスタT2のベース・エミツタ間順方
向電圧降下VBE（0.8V）の分だけ高レベルにクラ
ンプされる。したがつて、PNPトランジスタT1
はオフ、NPNトランジスタT2はオンとなる。
ート回路の動作を第２図、第３図の電圧伝達特性
図を用いて説明する。特に第３図は入力信号電圧
ViNとＢ点電位VB、Ｃ点電位VC間の電圧伝達特性
であつて、その実線で示した特性について説明す
る。まず入力端INの入力電圧ViNが低レベルの場
合を述べる。入力電圧ViNが低レベル（ほぼ0V）
のとき、PMOSトランジスタP1，P2はオン、
NMOSトランジスタN1，N2はオフであるので、
接続点Ｂ点は高レベル（ほぼVDD＝5V）となり、
一方接続点Ｃ点については、抵抗R2にNPNトラ
ンジスタT2のベース電流が流れてVSS＝0Vより
NPNトランジスタT2のベース・エミツタ間順方
向電圧降下VBE（0.8V）の分だけ高レベルにクラ
ンプされる。したがつて、PNPトランジスタT1
はオフ、NPNトランジスタT2はオンとなる。
すなわち、入力電圧ViN＝Ｌレベルつまりほぼ
VSS＝0VのときにはＢ点の電位VBがほぼVDD
（5V）、Ｃ点の電位VCはVSS＋VBEである。
VSS＝0VのときにはＢ点の電位VBがほぼVDD
（5V）、Ｃ点の電位VCはVSS＋VBEである。
逆に、入力電圧ViNが高レベルのときには、
PMOSトランジスタP1はオフ、NMOSトランジ
スタN1はオン、PMOSトランジスタP2はオフ、
NMOSトランジスタN2はオン状態であるから、
Ｃ点は低レベル（ほぼ0V）となり、NPNトラン
ジスタT2はオフ状態である。Ｂ点はPNPトラン
ジスタT1がオンしてPNPトランジスタT1のベー
ス電流がR1、NMOSトランジスタN1を流れるの
でVDD−VBE（PNPトランジスタT1のベース・エ
ミツタ間順方向電圧降下VBEは約0.8V）にクラン
プされる。すなわち、Ｂ点の電圧VBは、入力電
圧ViN＝VDDのときにはＣ点はVC＝VDD−VBE＝
4.2Vになつている。
PMOSトランジスタP1はオフ、NMOSトランジ
スタN1はオン、PMOSトランジスタP2はオフ、
NMOSトランジスタN2はオン状態であるから、
Ｃ点は低レベル（ほぼ0V）となり、NPNトラン
ジスタT2はオフ状態である。Ｂ点はPNPトラン
ジスタT1がオンしてPNPトランジスタT1のベー
ス電流がR1、NMOSトランジスタN1を流れるの
でVDD−VBE（PNPトランジスタT1のベース・エ
ミツタ間順方向電圧降下VBEは約0.8V）にクラン
プされる。すなわち、Ｂ点の電圧VBは、入力電
圧ViN＝VDDのときにはＣ点はVC＝VDD−VBE＝
4.2Vになつている。
次に、動作を容易に理解するために便宜上入力
電圧ViNが第２図に示すように低レベルから高レ
ベルへと、すなわち、，，，の順に変化
する場合についてを説明する。
電圧ViNが第２図に示すように低レベルから高レ
ベルへと、すなわち、，，，の順に変化
する場合についてを説明する。
まず、前述のように入力電圧ViNが低レベルの
とき、PMOSトランジスタP1とP2がオンで
NMOSトランジスタN1とN2がオフであるから、
Ｂ点の電位VBはほぼVDDレベル、Ｃ点の電位VCは
NPNトランジスタT2がオンであるからVSS＋VBE
にクランプされている。入力電圧ViNが上昇して、
第２図のに示すようにNMOSトランジスタ
N1，N2の閾値電圧Vth（Ｎ）に達すると、
NMOSトランジスタN1はオンとなるからVBは第
３図のに図示の如く徐々に降下する。しかし、
VCは、NMOSトランジスタN2はオンであるがま
だ十分に深いオンではないので、NPNトランジ
スタT2の順方向電圧VBEで決り、VSS＋VBEにクラ
ンプされている。
とき、PMOSトランジスタP1とP2がオンで
NMOSトランジスタN1とN2がオフであるから、
Ｂ点の電位VBはほぼVDDレベル、Ｃ点の電位VCは
NPNトランジスタT2がオンであるからVSS＋VBE
にクランプされている。入力電圧ViNが上昇して、
第２図のに示すようにNMOSトランジスタ
N1，N2の閾値電圧Vth（Ｎ）に達すると、
NMOSトランジスタN1はオンとなるからVBは第
３図のに図示の如く徐々に降下する。しかし、
VCは、NMOSトランジスタN2はオンであるがま
だ十分に深いオンではないので、NPNトランジ
スタT2の順方向電圧VBEで決り、VSS＋VBEにクラ
ンプされている。
次に、さらに入力電圧ViNが上昇すると、
NMOSトランジスタN1が深くオンするようにな
るので、VBはさらに降下する。このときNMOS
トランジスタN2も深くオンとなるので、VCは
で示す点でNMOSトランジスタN2のインピーダ
ンスの影響をNPNトランジスタT2のベース・エ
ミツタ間のインピーダンスよりも強くうけるよう
になるので、NPNトランジスタT2のベース電位
はVSS＋VBEよりも低くなる。このためNPNトラ
ンジスタT2はオフとなり、VCは徐々に下降をは
じめる。の点ではPNPトランジスタT1のベー
ス電位は、オン状態のPMOSトランジスタP1に
より高電源VDD側の高いレベルとなり、ベースエ
ミツタ間がVBE以上にならないのでPNPトランジ
スタT1はオフのままである。
NMOSトランジスタN1が深くオンするようにな
るので、VBはさらに降下する。このときNMOS
トランジスタN2も深くオンとなるので、VCは
で示す点でNMOSトランジスタN2のインピーダ
ンスの影響をNPNトランジスタT2のベース・エ
ミツタ間のインピーダンスよりも強くうけるよう
になるので、NPNトランジスタT2のベース電位
はVSS＋VBEよりも低くなる。このためNPNトラ
ンジスタT2はオフとなり、VCは徐々に下降をは
じめる。の点ではPNPトランジスタT1のベー
ス電位は、オン状態のPMOSトランジスタP1に
より高電源VDD側の高いレベルとなり、ベースエ
ミツタ間がVBE以上にならないのでPNPトランジ
スタT1はオフのままである。
そして、さらに入力電圧ViNが上昇すると、
の点で示すようにNMOSトランジスタN1が十分
に深くオンとなるので、抵抗R1を介してＢ点の
電位も十分低くなつて、VDD−VBE以下となり
PNPトランジスタT1をオンさせる。したがつて、
VBはVDD−VBEの電圧にクランプされてしまう。
の点で示すようにNMOSトランジスタN1が十分
に深くオンとなるので、抵抗R1を介してＢ点の
電位も十分低くなつて、VDD−VBE以下となり
PNPトランジスタT1をオンさせる。したがつて、
VBはVDD−VBEの電圧にクランプされてしまう。
したがつて、ではPNPトランジスタT1がオ
ンからオフになり、ではNPNトランジスタT2
がオフからオンになるので、との間では、
PNPトランジスタT1およびNPNトランジスタ
T2ともにオフとなる。
ンからオフになり、ではNPNトランジスタT2
がオフからオンになるので、との間では、
PNPトランジスタT1およびNPNトランジスタ
T2ともにオフとなる。
そして、さらに入力電圧ViNが上昇してPMOS
トランジスタP1，P2の閾値電圧Vth（Ｐ）を越え
ると（第２図の点）PMOSトランジスタP2は
完全にオフとなりNMOSトランジスタN2は十分
にオンとなつているので、VCはで示すように
VSSとなる。このとき、NMOSトランジスタN1も
十分にオンとなつているので、NPNトランジス
タT1もオンであり、VBはVDD−VBEにクランプさ
れたままである。
トランジスタP1，P2の閾値電圧Vth（Ｐ）を越え
ると（第２図の点）PMOSトランジスタP2は
完全にオフとなりNMOSトランジスタN2は十分
にオンとなつているので、VCはで示すように
VSSとなる。このとき、NMOSトランジスタN1も
十分にオンとなつているので、NPNトランジス
タT1もオンであり、VBはVDD−VBEにクランプさ
れたままである。
そして入力電圧ViNがVth（Ｐ）より上昇して
VDDに達するときは（第２図の）、VBはVDD−
VBEにクランプされたままであり、、VCはVSSに保
持される。
VDDに達するときは（第２図の）、VBはVDD−
VBEにクランプされたままであり、、VCはVSSに保
持される。
次に、入力電圧ViNが今度は逆にVDDから、，
，の順に下降する場合を説明する。入力電圧
ViNがVth（Ｐ）まで下降すると、の点でPMOS
トランジスタP2は徐々に導通を開始するので、
VCはに示すようにVSSからVSS＋VBEに向かつて
上昇する。このときPNPトランジスタT1のベー
ス電位は、NMOSトランジスタN1がオンであ
り、PMOSトランジスタP1の導通はまだ十分で
はないので低レベルにある。このためPNPトラ
ンジスタT1は導通しているからVBはVDD−VBEに
クランプされたままである。
，の順に下降する場合を説明する。入力電圧
ViNがVth（Ｐ）まで下降すると、の点でPMOS
トランジスタP2は徐々に導通を開始するので、
VCはに示すようにVSSからVSS＋VBEに向かつて
上昇する。このときPNPトランジスタT1のベー
ス電位は、NMOSトランジスタN1がオンであ
り、PMOSトランジスタP1の導通はまだ十分で
はないので低レベルにある。このためPNPトラ
ンジスタT1は導通しているからVBはVDD−VBEに
クランプされたままである。
さらに入力電圧ViNが低下すると、PMOSトラ
ンジスタP1の導通が充分深くなるのでＢ点の電
位が上昇しの点でPNPトランジスタT1をオフ
とする。このためVBは、図示の如く上昇を開始
する。このとき、PMOSトランジスタP2も導通
状態が深くなつていくので、VCの電位は上昇を
続ける。
ンジスタP1の導通が充分深くなるのでＢ点の電
位が上昇しの点でPNPトランジスタT1をオフ
とする。このためVBは、図示の如く上昇を開始
する。このとき、PMOSトランジスタP2も導通
状態が深くなつていくので、VCの電位は上昇を
続ける。
次に、さらに入力電圧ViNが低下していきVCが
NPNトランジスタT2の閾値VBEを越えると、
NPNトランジスタT2がオンとなり、で示すよ
うにVCはVSS＋VBEにクランプされる。
NPNトランジスタT2の閾値VBEを越えると、
NPNトランジスタT2がオンとなり、で示すよ
うにVCはVSS＋VBEにクランプされる。
すなわち、より入力電圧ViNが高いときは
PNPトランジスタT1がオン、より入力電圧ViN
が低いときはPNPトランジスタT2がオンとなり、
からの間では、PNPトランジスタT1とNPN
トランジスタT2がともにオフとなつている。こ
のため、両者がともにオンとなることがないから
ラツシユ電流が流れることはない。
PNPトランジスタT1がオン、より入力電圧ViN
が低いときはPNPトランジスタT2がオンとなり、
からの間では、PNPトランジスタT1とNPN
トランジスタT2がともにオフとなつている。こ
のため、両者がともにオンとなることがないから
ラツシユ電流が流れることはない。
次に、さらに入力電圧ViNが低下するとNMOP
トランジスタN1，N2の閾値Vth（Ｎ）以下になろ
うとすると、の点でNMOSトランジスタN1が
オフとなる。このとき、PMOSトランジスタP2
はオンであるので、VCはVSS＋VBEにクランプさ
れたままである。
トランジスタN1，N2の閾値Vth（Ｎ）以下になろ
うとすると、の点でNMOSトランジスタN1が
オフとなる。このとき、PMOSトランジスタP2
はオンであるので、VCはVSS＋VBEにクランプさ
れたままである。
第３図において、１点鎖線VB′，VC′は抵抗R1，
R2が大なるときであつて、PNPトランジスタT1
が導通し、VBがVDD−VBEにクランプされるため
にはより大なる入力電圧ViNを必要とし、また、
NPNトランジスタT2が導通しVCがVSS＋VBEにク
ランプされるために、より小なる入力電圧ViNを
必要とする。したがつて、トランジスタT1，T2
を同時にオフとする入力電圧の範囲が大となる。
R2が大なるときであつて、PNPトランジスタT1
が導通し、VBがVDD−VBEにクランプされるため
にはより大なる入力電圧ViNを必要とし、また、
NPNトランジスタT2が導通しVCがVSS＋VBEにク
ランプされるために、より小なる入力電圧ViNを
必要とする。したがつて、トランジスタT1，T2
を同時にオフとする入力電圧の範囲が大となる。
また、第３図において、２点鎖線VB″，VC″は
前記と反対に抵抗R1，R2が小なる場合であつて、
PNPトランジスタT1とNPNトランジスタT2が
オンとなる入力電圧が接近する。抵抗R1，R2が
より小のときたとえば０のとき、PNPトランジ
スタT1，NPNトランジスタT2が同時にオンする
入力電圧の範囲が生じ、従来の如く、PNPトラ
ンジスタT1、NPNトランジスタT2を通つてラツ
シユが流れてしまう。
前記と反対に抵抗R1，R2が小なる場合であつて、
PNPトランジスタT1とNPNトランジスタT2が
オンとなる入力電圧が接近する。抵抗R1，R2が
より小のときたとえば０のとき、PNPトランジ
スタT1，NPNトランジスタT2が同時にオンする
入力電圧の範囲が生じ、従来の如く、PNPトラ
ンジスタT1、NPNトランジスタT2を通つてラツ
シユが流れてしまう。
以上、詳述したように、本実施例によれば、
CMOSトランジスタと、バイポーラトランジス
タと、抵抗とを組み合せることにより、バイポー
ラトランジスタがオフ、オフ状態となる入力電圧
の範囲を調整でき、バイポーラトランジスタがオ
ン、オン状態となることを完全になくすことがで
きる。
CMOSトランジスタと、バイポーラトランジス
タと、抵抗とを組み合せることにより、バイポー
ラトランジスタがオフ、オフ状態となる入力電圧
の範囲を調整でき、バイポーラトランジスタがオ
ン、オン状態となることを完全になくすことがで
きる。
次に、イネーブル信号TCが低レベルになると、
PMOSトランジスタP3とNMOSトランジスタN3
が共にオンとなるので、PNPトランジスタT1の
ベース電位は高レベルとなり、NPNトランジス
タT2のベース電位は低レベルとなる。このため、
PNPトランジスタT1及びNPNトランジスタT2
は、共に、強制的にオフとなるので、入力信号
ViNが高レベル或いは低レベルに変化出力OUTは
ハイインピーダンス状態に保持される。
PMOSトランジスタP3とNMOSトランジスタN3
が共にオンとなるので、PNPトランジスタT1の
ベース電位は高レベルとなり、NPNトランジス
タT2のベース電位は低レベルとなる。このため、
PNPトランジスタT1及びNPNトランジスタT2
は、共に、強制的にオフとなるので、入力信号
ViNが高レベル或いは低レベルに変化出力OUTは
ハイインピーダンス状態に保持される。
従つて、イネーブル信号TCの高、低レベルに
応じて、第１図の実施例は３ステートゲート回路
として動作することになる。
応じて、第１図の実施例は３ステートゲート回路
として動作することになる。
ところで、イネーブル信号TCが低レベルにな
つてトランジスタP3，N3が共にオンとなり、出
力がハイインピーダンスの状態になつている時、
いま仮に入力INが低レベルとするとPMOSトラ
ンジスタP1，P2が共にオンとなるため、電源VDD
−P2−R2−N3−VSSの経路で電流が流れる。しか
し抵抗R2は入力INが高レベルと低レベルの中間
レベルでトランジスタP2，N2共にオンになつた
ときのラツシユカレントを十分抑えられる適度の
インピーダンスを有しているので、上記の如き電
流はそれほど大きな電流消費とはならない。
つてトランジスタP3，N3が共にオンとなり、出
力がハイインピーダンスの状態になつている時、
いま仮に入力INが低レベルとするとPMOSトラ
ンジスタP1，P2が共にオンとなるため、電源VDD
−P2−R2−N3−VSSの経路で電流が流れる。しか
し抵抗R2は入力INが高レベルと低レベルの中間
レベルでトランジスタP2，N2共にオンになつた
ときのラツシユカレントを十分抑えられる適度の
インピーダンスを有しているので、上記の如き電
流はそれほど大きな電流消費とはならない。
一方同様にハイインピーダンス状態で入力IN
が高レベルとすると、今度は電源VDD−P3−R1−
N1−VSSの電流が流れるがインピーダンス素子R1
のため電流消費は十分抑えられる。
が高レベルとすると、今度は電源VDD−P3−R1−
N1−VSSの電流が流れるがインピーダンス素子R1
のため電流消費は十分抑えられる。
このようにR1，R2の存在は、単に出力側の
PNPトランジスタT1とNPNトランジスタT2と
の同時オンの状態を防止すると共に、出力がハイ
インピーダンスの場合において流れるようとする
電流消費をも抑制する働きをもつのである。
PNPトランジスタT1とNPNトランジスタT2と
の同時オンの状態を防止すると共に、出力がハイ
インピーダンスの場合において流れるようとする
電流消費をも抑制する働きをもつのである。
第４図に示した本発明の他の実施例は、上記出
力のハイインピーダンス時に流れる電流はほぼ完
全になくすことができる例である。
力のハイインピーダンス時に流れる電流はほぼ完
全になくすことができる例である。
この実施例は、第１図に示した実施例に加え
て、第４のPMOSトランジスタP4をPMOSトラ
ンジスタP2のドレインと抵抗R2の間に接続し、
第４のNMOSトランジスタN4を抵抗R1とNMOS
トランジスタN1のドレイン間2接続し、PMOSト
ランジスタP4のゲートには制御信号TCの反転信
号を加えNMOSトランジスタN4のゲートには制
御信号を加えるようにしたものである。
て、第４のPMOSトランジスタP4をPMOSトラ
ンジスタP2のドレインと抵抗R2の間に接続し、
第４のNMOSトランジスタN4を抵抗R1とNMOS
トランジスタN1のドレイン間2接続し、PMOSト
ランジスタP4のゲートには制御信号TCの反転信
号を加えNMOSトランジスタN4のゲートには制
御信号を加えるようにしたものである。
本実施例において、いまイネーブル信号TCが
低レベルで出力OUTがハイインピーダンス状態
にあるとする。ところが本実施例ではPMOSト
ランジスタP4とNMOSトランジスタN4とが共に
オフとなるので、入力信号INの低レベル、高レ
ベルに応じて第１図の実施例で形成された電流パ
スをいずれもなくすことができるのである。
低レベルで出力OUTがハイインピーダンス状態
にあるとする。ところが本実施例ではPMOSト
ランジスタP4とNMOSトランジスタN4とが共に
オフとなるので、入力信号INの低レベル、高レ
ベルに応じて第１図の実施例で形成された電流パ
スをいずれもなくすことができるのである。
(7) 発明の効果
上述したように本発明によれば出力段にバイポ
ーラトランジスタを用い、、前段にCMOS回路を
用い、駆動電流の大なるバイポーラトランジスタ
はトランジエント時に同時にオンして多大なラツ
シユ電流が流れることがないようにし、低消費電
力化が図れるとともに、出力電流を大とできるの
で出力バツフアゲートに好適である。そしてさら
に３ステートゲートバツフアとしても使用するこ
とができ、かつハイインピーダンス状態において
回路内部に流れる電流を小さく抑えることがで
き、３ステートにすることによる余分な消費電力
を発生することもないのである。
ーラトランジスタを用い、、前段にCMOS回路を
用い、駆動電流の大なるバイポーラトランジスタ
はトランジエント時に同時にオンして多大なラツ
シユ電流が流れることがないようにし、低消費電
力化が図れるとともに、出力電流を大とできるの
で出力バツフアゲートに好適である。そしてさら
に３ステートゲートバツフアとしても使用するこ
とができ、かつハイインピーダンス状態において
回路内部に流れる電流を小さく抑えることがで
き、３ステートにすることによる余分な消費電力
を発生することもないのである。
第１図は本発明の一実施例を示す回路図、第２
図及び第３図は本発明の上記実施例の電圧伝達特
性を示す特性図、第４図は本発明の他の実施例を
示す回路図である。 P1，P2，P3，P4……PMOSトランジスタ、
N1，N2，N3，N4……NMOSトランジスタ、T1
……PNPトランジスタ、T2……NPNトランジス
タ、R1，R2……抵抗、TC……イネーブル信号、
Ｉ……インバータ。
図及び第３図は本発明の上記実施例の電圧伝達特
性を示す特性図、第４図は本発明の他の実施例を
示す回路図である。 P1，P2，P3，P4……PMOSトランジスタ、
N1，N2，N3，N4……NMOSトランジスタ、T1
……PNPトランジスタ、T2……NPNトランジス
タ、R1，R2……抵抗、TC……イネーブル信号、
Ｉ……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 高電位電源側に接続された第１のＰ型MISト
ランジスタと、低電位電源側に接続された第１の
Ｎ型MISトランジスタと該両トランジスタの間に
設けられた第１のインピーダンス素子とを有し、
該第１のＰ型およびＮ型MISトランジスタのゲー
トに共通に入力信号をうける第１の相補形MISゲ
ート回路と、 高電位電源側に接続された第２のＰ型MISトラ
ンジスタと、低電位電源側に接続された第２のＮ
型MISトランジスタと該両トランジスタの間に設
けられた第２のインピーダンス素子とを有し、該
第２のＰ型およびＮ型MISトランジスタのゲート
に共通に入力信号を受ける第２の相補形MISゲー
ト回路と、 ベースが前記第１のＰ型MISトランジスタと第
１のインピーダンス素子との接続点に接続された
プルアツプ用バイポーラトランジスタとベースが
前記第２のＮ型MISトランジスタと第２のインピ
ーダンス素子との接続点に接続されたプルダウン
用バイポーラトランジスタとを有し、該プルアツ
プ用バイポーラトランジスタと該プルダウン用バ
イポーラトランジスタとは該第１のインピーダン
ス素子と第２のインピーダンス素子とで別々に独
立して制御され、バイポーラトランジスタの接続
点を出力端とするバイポーラ回路と、 高電位電源と前記プルアツプ用バイポーラトラ
ンジスタのベース間に接続された第３のＰ型MIS
トランジスタと、低電位電源と前記プルダウン用
バイポーラトランジスタのベース間に接続された
第３のＮ型MISトランジスタを有し該第３のＰ型
およびＮ型MISトランジスタのゲートにはそれぞ
れイネーブル信号とその反転信号が加えられてな
ることを特徴とする相補形BiMIS3ステート回
路。 ２ 前記第１のインピーダンス素子と第１のＮ型
MISトランジスタとの間には第４のＮ型MISトラ
ンジスタが介挿接続され、前記第２のインピーダ
ンス素子と第２のＰ型MISトランジスタとの間に
は第４のＰ型MISトランジスタが介挿接続され該
第４のＮ型およびＰ型MISトランジスタのゲート
にはそれぞれ前記イネーブル信号とその反転信号
とが加えられてなることを特徴とする特許請求の
範囲第１項記載の相補形BiMIS3ステート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198811A JPS6175618A (ja) | 1984-09-21 | 1984-09-21 | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 |
| KR1019850003729A KR900000830B1 (ko) | 1984-06-25 | 1985-05-29 | 상보형(相補型) Bi-MIS 게이트 회로 |
| DE8585107427T DE3573970D1 (de) | 1984-06-25 | 1985-06-14 | Complementary bi-mis gate circuit |
| EP85107427A EP0172350B1 (en) | 1984-06-25 | 1985-06-14 | Complementary bi-mis gate circuit |
| US06/746,625 US4751410A (en) | 1984-06-25 | 1985-06-19 | Complementary bi-mis gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198811A JPS6175618A (ja) | 1984-09-21 | 1984-09-21 | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175618A JPS6175618A (ja) | 1986-04-18 |
| JPH0431205B2 true JPH0431205B2 (ja) | 1992-05-25 |
Family
ID=16397301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198811A Granted JPS6175618A (ja) | 1984-06-25 | 1984-09-21 | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175618A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296815A (ja) * | 1988-05-25 | 1989-11-30 | Canon Inc | 半導体集積回路 |
| JPH0490619A (ja) * | 1990-08-03 | 1992-03-24 | Toyota Motor Corp | トライステート出力回路 |
| US5025181A (en) * | 1990-08-31 | 1991-06-18 | Advanced Micro Devices, Inc. | Apparatus for generating digital gating signals in response to a digital data signal |
| US5025182A (en) * | 1990-08-31 | 1991-06-18 | Advanced Micro Devices, Inc. | Digital apparatus for generating gating signals in response to a data signal |
| JP5067463B2 (ja) * | 2010-09-24 | 2012-11-07 | 富士電機株式会社 | ドライブ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 | ||
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
-
1984
- 1984-09-21 JP JP59198811A patent/JPS6175618A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175618A (ja) | 1986-04-18 |
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