JPH04225457A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置と周辺回
路を含んで１チップ化されたマイクロコンピュータ、こ
とに既存の回路モジュールに新たな回路モジュールを組
み合わせて成るマイクロコンピュータに関し、例えばシ
ステム評価用チップと実チップとの共通化に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路の開発コスト低減や開発
期間の短縮などを目的としたＡＳＩＣ（アプリケーショ
ン・スペシフィク・インテグレーテッド・サーキット）
もしくはスタンダードセルのような手法に鑑み、独立し
た半導体集積回路としても構成可能な、若しくはもとも
と独立した１個の半導体集積回路として構成可能なマク
ロセルを複数個組合せて、又は標準品として提供されて
いるマクロセルと共に、ユーザの個別仕様に応じて設計
されるカスタムモジュールを同一半導体基板に形成して
新たな半導体集積回路を形成する試みが本発明者によっ
てなされた。

【０００３】例えば、株式会社日立製作所製のネットワ
ークプロセッサ（ＨＤ６４１８０Ｓ）をコアユニットと
して、同ユニットと共にカスタムモジュールを付加し、
更に同コアユニットに含まれる一部の周辺回路機能を別
モジュールで機能拡張するようにして、マイクロコンピ
ュータを構成する。

【０００４】尚、ＨＤ６４１８０Ｓについて記載された
文献の例としては「日経データプロ・マイクロプロセッ
サ」ＭＣ１−１０４−５０１〜５０５（１９８９年７月
）の８ビットマイクロプロセッサがある。

【０００５】

【発明が解決しようとする課題】しかしながら、コアユ
ニットにカスタムモジュールや機能拡張モジュールを組
み合わせてユーザの要求仕様を満足させるとき、そのマ
イクロコンピュータの機能若しくは種類は多岐に亘り、
１種類毎にエミュレーション等によるシステム評価用チ
ップを新たに設計して提供していたのでは、評価チップ
の開発に時間がかかり、システム評価のための環境整備
が遅れてしまう。そうかといって、評価専用信号の入力
又は出力用外部ピンを予め配置するように実チップを構
成するなら、システム・オンチップ化若しくは集積規模
の増大という傾向にあって、パッケージの外部端子数の
制約から実質的にそれを実現することは不可能であり、
その上使い勝手も悪くなる。

【０００６】また、ユーザカスタム論理を反映して、コ
アユニットに含まれる一部の周辺回路の機能を、高機能
拡張モジュールに代替させるように、マイクロコンピュ
ータを構成するとき、当該コアユニットと外部とのイン
タフェースが、同コアユニット単体で半導体集積回路化
されたマイクロコンピュータと相違されると、ユーザカ
スタム論理を反映したマイクロコンピュータの機能診断
において、既に提供されているコアユニットのテストパ
ターンを流用することが難しくなり、ＬＳＩそれ自体の
テストパターン作成にも多大の労力が必要になる。

【０００７】本発明の目的は、パッケージの外部端子を
無駄に占有することなく実チップと評価チップとを兼用
することができるマイクロコンピュータを提供すること
にある。

【０００８】本発明の別の目的は、他のマイクロコンピ
ュータから流用した論理部分の診断に、当該他のマイク
ロコンピュータ用に開発されたテストパターンを容易に
流用することができるマイクロコンピュータを提供する
ことにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、評価チップと実チップの兼用と
いう観点からは、チップ外に接続される所定の外部端子
を、中央処理装置のシステム評価専用信号端子又は周辺
回路の個別信号端子の何れか一方に選択接続可能な、選
択回路を設けて、中央処理装置及び周辺回路を１チップ
に含んだマイクロコンピュータを構成するものである。

【００１２】評価チップと実チップの兼用、並びに、他
のマイクロコンピュータから流用した論理部分の診断に
当該他のマイクロコンピュータ用テストパターンを流用
可能にするという観点に立って、コアユニットにカスタ
ムモジュールなどを組み合わせてユーザ要求仕様を満足
させるマイクロコンピュータを構成するときは、前記コ
アユニットに含まれる所定周辺回路の個別信号端子、コ
アユニット外に配置された周辺回路の個別信号端子、又
は中央処理装置のシステム評価専用信号端子の何れかに
、チップ外部に接続される所定の外部端子を選択接続す
る、選択回路を設けて、中央処理装置及び周辺回路を１
チップに含んだマイクロコンピュータを構成するもので
ある。

【００１３】他のマイクロコンピュータから流用した論
理部分の診断に当該他のマイクロコンピュータ用テスト
パターンを流用可能にするという観点に立って、コアユ
ニットにカスタムモジュールなどを組み合わせてユーザ
要求仕様を満足させるマイクロコンピュータを構成する
ときは、前記コアユニットに含まれる所定周辺回路の個
別信号端子、又はコアユニット外に配置された周辺回路
の個別信号端子の何れかに、チップ外部に接続される所
定の外部端子を選択接続する、選択回路を設けて、中央
処理装置及び周辺回路を１チップに含んだマイクロコン
ピュータを構成するものである。

【００１４】

【作用】上記した手段によれば、実チップとして利用さ
れる動作モードにおいて選択回路は、所定周辺回路の個
別信号端子を外部とインタフェースさせて所期のシステ
ム動作を可能にする。評価チップとして利用される動作
モードにおいて前記選択回路は、評価専用信号端子をエ
ミュレータなどとインタフェースさせてシステム評価を
サポート可能にする。

【００１５】ユーザカスタム論理を反映して、コアユニ
ットに含まれる一部の周辺回路の機能を、別の機能拡張
モジュールに代替させるようにして、カスタム論理を取
り込んでマイクロコンピュータが構成されるとき、実チ
ップとしてのシステム動作時における選択回路は、前記
機能拡張モジュールに含まれるような所定周辺回路の個
別信号端子を外部とインタフェースさせて所期のシステ
ム動作を可能にする。マイクロコンピュータの機能診断
時において前記選択回路は、前記機能拡張モジュールに
機能代替されたコアユニット内周辺回路の個別信号端子
を外部とインタフェースさせて、既に提供されているコ
アユニットのテストパターンを流用可能にする。

【００１６】

【実施例】図１には本発明の一実施例に係るネットワー
クプロセッサ１が示される。同図に示されるネットワー
クプロセッサ１は、プロセッシングコアモジュール２、
ユーザカスタムモジュール３、機能拡張モジュール４、
及び選択回路５を含み、それらは公知の半導体集積回路
製造技術によって単結晶シリコンのような１個の半導体
基板に形成される。

【００１７】前記プロセッシングコアモジュール（以下
単にコアモジュールとも記す）２は、それ自体で単体の
マイクロコンピュータとして既に提供されているシリア
ル・コミュニケーション・インタフェース機能を備えた
汎用マイクロコンピュータとしての機能を備え、特に制
限されないが、ＣＰＵ（セントラル・プロセッシング・
ユニット）２０を中心に、ＨＤＬＣなど複数の通信プロ
トコルをサポート可能なマルチプロトコル・シリアル・
コミュニケーション・インタフェース（以下単にＭＳＣ
Ｉとも記す）２１、調歩同期で通信制御を行うアシンク
ロナス・シリアル・コミュニケーション・インタフェー
ス（以下単にＡＳＣＩとも記す）２２、通信データのダ
イレクト・メモリ転送制御を行うためのダイレクト・メ
モリ・アクセス・コントローラ（以下単にＤＭＡＣとも
記す）２３，２４、２個のタイマ２５，２６、プロセッ
シングコアモジュール２内部の論理アドレスを物理アド
レスに変換するメモリ・マネージメント・ユニット２７
、及びコアモジュール２の外部との間で情報のやりとり
を行うための入出力回路２８が設けられ、それらはアド
レスバスＡＢＵＳとデータバスＤＢＵＳで代表されるよ
うな内部バスに共通接続される。

【００１８】前記機能拡張モジュール４は、例えば２個
のＭＳＣＩ４０，４１とされ、前記データバスＤＢＵＳ
及びアドレスバスＡＢＵＳ等の内部バスに共通接続され
て、ＣＰＵ２０の制御を受けるようになっている。

【００１９】前記ユーザカスタムモジュール３は、特に
制限されないが、図２に示されるようにコアモジュール
２との間で情報をやりとりするための入出力回路３０、
及びパッド電極のような外部端子群３４を介してチップ
外との間で情報をやりとりするための入出力回路３１を
有する。入出力回路３０，３１は、バススイッチ回路３
２を介して択一的にパッド電極のような外部端子群３５
に接続され、その接続制御は、入出力回路３０側からの
アクセス要求と、入出力回路３１側からのアクセス要求
を調停する調停回路３３がそのアクセス競合を回避する
ように行う。

【００２０】本実施例のネットワークプロセッサ１は、
コアモジュール２を中心にユーザカスタム論理を反映す
るように、ユーザカスタムモジュール３をオンチップ化
すると共に、コアモジュール２に含まれる一部の周辺回
路例えばＡＳＣＩ２２及びタイマー２６を不要とし、さ
らに同機能若しくは同回路を高機能な拡張モジュール４
に代替させるようにして、ユーザ要求仕様を満足するマ
イクロコンピュータとして構成される性質を有する。こ
のようにして、ユーザカスタム論理を反映させたマイク
ロコンピュータ１を構成するに当たり、前記ＡＳＣＩ２
２，タイマー２６はチップ上から削除してもよいが、既
にマスクパターン等が提供されているコアモジュール２
をそのまま採用してある。したがって、マイクロコンピ
ュータ１は、それが適用されるシステム上での動作（シ
ステム動作）では、ＡＳＣＩ２２，タイマー２６夫々の
個別信号は外部とインタフェースさせなくてもよいが、
機能拡張モジュール４に含まれるＭＳＣＩ４０，４１の
個別信号は外部とインタフェースさせる必要がある。

【００２１】ここで、周辺回路の前記個別信号は個々の
周辺回路がＬＳＩ外部の回路と個別的にやりとりするス
トローブ信号やタイミング信号などとされる。例えば、
ＭＳＣＩ２１，４０，４１並びにＡＳＣＩ２２において
は同期信号や送受信信号などとされ、タイマー２５，２
６の場合にはタイマー入力信号やタイマー出力信号とさ
れ、ＤＭＡＣ２３，２４にあってはＤＭＡリクエスト信
号やＤＭＡ完了信号などとされる。図１において夫々の
周辺回路における個別信号は、２１ａ，２２ａ，２３ａ
，２４ａ，４５ａ，２６ａ，４０ａ，４１ａとして図示
され、夫々の周辺回路における個別信号入力又は出力端
子群は、２１ｂ，２２ｂ，２３ｂ，２４ｂ，４５ｂ，２
６ｂ，４０ｂ，４１ｂとして図示されている。

【００２２】前記ＣＰＵ２０は、エミュレーションのた
めの評価専用信号を入出力する機能を予め備えている。 この評価専用信号は、特に制限されないが、図示しない
エミュレータがブレーク条件を検出したときにＣＰＵ２
０によるエミュレーション動作を停止させるためのブレ
ーク割り込み信号（入力信号）、ブレーク割り込みを受
け付けたことを外部に通知するためのブレーク・アクノ
レッジ信号（出力）、命令フェッチサイクルであること
を外部に知らせるための通常のロード・インストラクシ
ョン・レジスタ信号よりも早いタイミングで変化される
エミュレーション用ロード・インストラクション・レジ
スタ信号、メモリアクセスサイクルであることを外部に
知らせるための通常のメモリ・イネーブル信号よりも早
いタイミングで変化されるエミュレーション用メモリ・
イネーブル信号、及び論理アドレスなどとされる。この
評価専用信号は図１において２０ａで図示され、２０ｂ
で示される入力又は出力端子群（評価専用端子群）から
ＣＰＵ２０の外部に入出力される。

【００２３】前記選択回路５は、チップ外部に接続され
るパッド電極のような所定の外部端子群６０を、ＣＰＵ
２０の前記評価専用信号端子群２０ｂ、コアモジュール
２に配置されたＡＳＣＩ２２及びタイマー２６の個別信
号端子群２２ｂ，２６ｂ、又はコアモジュール２外に配
置されたＭＳＣＩ４０，４１の個別信号端子群４０ｂ，
４１ｂの何れかに選択接続するものであり、例えば第１
セレクタ５０と第２セレクタ５１を有する。第１セレク
タ５０は、ＡＳＣＩ２２及びタイマー２６を第２セレク
タ５１に導通させる第１状態、又はＭＳＣＩ４０，４１
を第２セレクタ５１に導通させる第２状態を択一的に選
択する。第２セレクタ５１は、ＣＰＵ２０を外部端子群
６０に導通させる第３状態、又は第１セレクタ５０を外
部端子群６０に導通させる第４状態を択一的に選択する
。第１セレクタ５０による状態選択は、適宜のレジスタ
例えばＭＳＣＩ４０に含まれるレジスタの１ビットに割
り当てられたコントロールビットの論理値に従って制御
される。また、第２セレクタ５１は、ＣＰＵ２０にエミ
ュレーションモードが設定されることにより第３状態を
選択し、ノーマルモードが設定されることにより第４状
態を選択する。ＣＰＵ２０の動作モードは、特に制限さ
れないが、パッド電極のような外部端子６１から供給さ
れる所定のモード信号６２のレベルによって決定される
。

【００２４】図３には本実施例のネットワークプロセッ
サ１を適用した通信制御システムが示される。

【００２５】図３において１０はシステムバスであり、
これに上位ＣＰＵ１１、メインメモリ１２、及び本実施
例のネットワークプロセッサ１などが結合されている。 このネットワークプロセッサ１は前記システムバス１０
のほかにローカルバス１３や共有メモリ１４ともインタ
フェースされる。このネットワークプロセッサ１もロー
カルな通信制御モジュールの一つとされ、ローカルバス
１３はユーザカスタムモジュール３とコアモジュール２
の双方に、外部端子群６２を介して共通接続される。こ
のローカルバス１３には例えばローカルメモリ１５やＩ
ＳＤＮ用コントローラ１６などが結合されている。前記
共有メモリ１４は前記コアモジュール２内ＣＰＵ２０と
上位ＣＰＵ１１とによって共有されるバッファメモリと
され、例えばコアモジュール２や機能拡張モジュール４
に含まれるシリアル・コミュニケーション・インタフェ
ースによる受信データや送信データの一時記憶領域など
として利用される。この共有メモリ１４は前記外部端子
群３５に接続され、共有メモリ１４をＣＰＵ２０にアク
セスさせるか上位ＣＰＵ１１にアクセスさせるかの調停
制御をユーザカスタムモジュール３が行う。

【００２６】本実施例のネットワークプロセッサ１が実
チップとして図３のようなシステム上で動作されるとき
、モード信号６２によりＣＰＵ２０にはノーマルモード
が設定される。これにより、外部端子群６０は第１セレ
クタ５０と導通される。そして、所定のコントロールビ
ットに例えば論理”０”を書き込むことによって第１セ
レクタ５０に第２状態を選択させて、機能拡張モジュー
ル４に含まれるＭＳＣＩ４０，４１の個別信号４０ａ，
４１ａを外部端子群６０を介してプロセッサ１の外部に
入力又は出力可能にする。これにより、ネットワークプ
ロセッサ１はユーザカスタム論理に従って動作可能にさ
れる。このとき、個別信号を外部とやりとりすることが
できなタイマー２６はチップ内部のタイミング検出など
に利用することができる。尚、前記所定のコントロール
ビットを論理”１”に設定すれば、機能拡張モジュール
４に代えてコアモジュール２内のＡＳＣＩ２２及びタイ
マー２６を直接外部とインタフェースさせて利用するこ
とも可能である。

【００２７】図３に示されるようなシステムのためのソ
フトウェア評価を行う場合には、モード信号６２により
ＣＰＵ２０にはエミュレーションモードが設定される。 これにより、外部端子群６０は第２セレクタ５１を介し
て評価専用信号を入出力可能にされる。このようなエミ
ュレーションモードが設定されたネットワークプロセッ
サ１は評価チップとして図示しないエミュレータ及び評
価対象システムに接続され、評価対象システムを代行制
御すると共に、その制御動作を追跡可能なトレース情報
などをエミュレータに出力する。このエミュレーション
によるシステム評価において、ＭＳＣＩ４０，４１は夫
々個別信号を端子群４０ｂ，４１ｂを介して直接外部と
やりとりすることはできないが、送信部と受信部とを接
続するような内部ループモードで動作させることによっ
て通信制御プログラムのソフトウェアデバッグを行うこ
とができる。タイマー２６やＡＳＣＩ２２を利用する場
合にもループモードを利用して通信制御プログラムのソ
フトウェアデバッグを行うことができる。

【００２８】ネットワークプロセッサ１の機能診断時に
は、ノーマルモードを設定すると共に第１セレクタ５０
に第１状態を選択させ、これによりプロセッシングコア
モジュール２に対しては、既に提供されているテストパ
ターンを流用することができる。機能拡張モジュール４
やユーザカスタムモジュール３に対しては個々のモジュ
ール専用テストパターンを利用して機能診断を行う。

【００２９】上記実施例によれば以下の作用効果を得る
ことができる。

【００３０】（１）本実施例のネットワークプロセッサ
１は、コアモジュール２を中心にユーザカスタム論理を
反映するように、ユーザカスタムモジュール３及び機能
拡張モジュール４をオンチップ化して、ユーザ要求仕様
を満足する構成を実現するが、実チップとして利用され
るノーマルモードにおいて選択回路５は、機能拡張モジ
ュール４の個別信号端子４０ｂ，４１ｂを外部とインタ
フェースさせて、ユーザの要求に適合する所期のシステ
ム動作を可能にし、また、評価チップとして利用される
エミュレーションモードにおいて前記選択回路５は、Ｃ
ＰＵ２０の評価専用信号端子２０ｂをエミュレータなど
とインタフェースさせてシステム評価をサポート可能に
する。したがって、多数の回路モジュールを集積したネ
ットワークプロセッサ１において、そのパッケージの外
部端子数が制約されるなかで、パッケージの外部端子を
無駄に占有することなく実チップと評価チップとを兼用
させることができる。

【００３１】（２）ユーザカスタム論理を反映して、コ
アモジュール２に含まれるＡＳＣＩ２２，タイマー２６
の個別信号利用機能を、機能拡張モジュール４に代替さ
せるようにして、コアモジュール２に機能拡張ジュール
４を組み合わせたネットワークプロセッサ１において、
実チップとしてのシステム動作時における選択回路５は
、前記機能拡張モジュール４の個別信号端子４０ｂ，４
１ｂを外部とインタフェースさせて所期のシステム動作
を可能にするが、プロセッサ１の機能診断時において前
記選択回路５は、コアモジュール２内のＡＳＣＩ２２，
タイマー２６の個別信号端子２２ｂ，２６ｂを外部とイ
ンタフェースさせることが可能であるから、既に提供さ
れているコアモジュール２のテストパターンを流用して
機能診断を行うことができる。したがって、新規開発に
係るプロセッサ１のテストパターン作成工数を低減する
ことができる。

【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３３】例えば、エミュレーションモードの設定に
は専用のモード信号６２を利用することに限定されず、
ＣＰＵにおける既存のストローブ信号などの信号レベル
の組み合わせでモード設定するようにしてもよい。また
、コアモジュール、機能拡張モジュール、並びにユーザ
カスタムモジュールに含まれる回路ブロックは上記実施
例に限定されず、適宜変更することができる。また、１
チップ化されたネットワークプロセッサ１をパッケージ
ングしたＬＳＩを実チップ専用とする場合には、外部端
子６１をパッケージのリード端子にボンディングせず、
ボンディングオプションで所定の電源端子に結合したり
、マスタスライスで所定の電源配線に接続しておくこと
ができる。また、評価チップとして専用化するには、外
部端子６１を上記とは逆の電位に固定すればよい。組立
完了されたＬＳＩを実チップ及び評価チップの双方に択
一的に利用可能にするには、外部端子６２をパッケージ
のリード端子にボンディングしておく。

【００３４】また、本発明はチップそれ自体を実チップ
に専用化する技術にも適用することができる。例えば図
１において、第１セレクタを直接外部端子群６０に結合
して、第２セレクタ５１を廃止する。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるネット
ワークプロセッサに適用した場合について説明したが、
本発明はそれに限定されるものではなく、各種マイクロ
コンピュータに広く適用することができる。

【００３６】本発明は少なくとも、部分的にカスタム論
理を反映して多様化される条件のものに広く適用するこ
とができる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、評価用信号端子と評価時には利
用しなくても済むような周辺回路個別信号端子を選択的
にチップ外とインタフェース可能にしたから、パッケー
ジの外部端子を無駄に占有することなく実チップと評価
チップとを兼用させることができるという効果がある。

【００３９】また、他のマイクロコンピュータから流用
した論理部分をそのまま動作させるための外部インタフ
ェース状態を選択的に採り得るから、他のマイクロコン
ピュータから流用した論理部分の診断に、当該他のマイ
クロコンピュータ用に開発されたテストパターンを容易
に流用することができ、ユーザカスタム論理を反映した
新規開発に係るマイクロコンピュータのテストパターン
作成工数を低減することができるという効果がある。

【図面の簡単な説明】

【図１】図１は本発明に係るマイクロコンピュータの一
実施例としてのネットワークプロセッサのブロック図で
ある。

【図２】図２はネットワークプロセッサに含まれるユー
ザカスタムモジュールの一例ブロック図である。

【図３】図３はネットワークプロセッサを適用した一例
システム構成ブロック図である。

【符号の説明】

１　　ネットワークプロセッサ ２　　プロセッシングコアモジュール ３　　ユーザカスタムモジュール ４　　機能拡張モジュール ５　　選択回路 ２０　　ＣＰＵ ２０ｂ　　評価専用信号端子 ２１　　ＭＳＣＩ ２１ｂ　　個別信号端子 ２２　　ＡＳＣＩ ２２ｂ　　個別信号端子 ２３　　ＤＭＡＣ ２３ｂ　　個別信号端子 ２４　　ＤＭＡＣ ２４ｂ　　個別信号端子 ２５　　タイマー ２５ｂ　　個別信号端子 ２６　　タイマー ２６ｂ　　個別信号端子 ４０　　ＭＳＣＩ ４０ｂ　　個別信号端子 ４１　　ＭＳＣＩ ４１ｂ　　個別信号端子 ５０　　第１セレクタ ５１　　第２セレクタ ６０　　外部端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　内部バスを共有する中央処理装置と周
   辺回路を含んで１チップ化されたマイクロコンピュータ
   であって、前記中央処理装置は、システム評価専用信号
   の入力又は出力端子を持ち、前記周辺回路の一部又は全
   部は、内部バスに非接続の個別信号入力又は出力用端子
   を有し、チップ外に接続される所定の外部端子を、中央
   処理装置の前記評価専用信号端子又は周辺回路の前記個
   別信号端子の何れか一方に選択接続可能な、選択回路を
   設けて、成るものであることを特徴とするマイクロコン
   ピュータ。
2. 【請求項２】　　内部バスを共有する中央処理装置と周
   辺回路を含んで１チップ化されたマイクロコンピュータ
   であって、前記中央処理装置と一部の周辺回路はコアユ
   ニットを成し、前記コアユニットに含まれる所定の周辺
   回路及びコアユニット外に配置された周辺回路は、夫々
   内部バスに非接続の個別信号入力又は出力用端子を有し
   、前記中央処理装置はシステム評価専用信号の入力又は
   出力端子を持ち、チップ外部に接続される所定の外部端
   子を、前記評価専用信号端子、コアユニット内周辺回路
   の個別信号端子、又はコアユニット外周辺回路の個別信
   号端子の何れかに選択接続する、選択回路を設けて、成
   るものであることを特徴とするマイクロコンピュータ。
3. 【請求項３】　　内部バスを共有する中央処理装置と周
   辺回路を含んで１チップ化されたマイクロコンピュータ
   であって、前記中央処理装置と一部の周辺回路はコアユ
   ニットを成し、前記コアユニットに含まれる所定の周辺
   回路及びコアユニット外に配置された周辺回路は、夫々
   内部バスに非接続の個別信号入力又は出力用端子を有し
   、チップ外部に接続される所定の外部端子を、コアユニ
   ット内周辺回路の個別信号端子、又はコアユニット外周
   辺回路の個別信号端子の何れか一方に選択接続する、選
   択回路を設けて、成るものであることを特徴とするマイ
   クロコンピュータ。